KR101035346B1 - 승압 회로 - Google Patents

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사토시 무라카미
마사히코 하야카와
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미츠아키 오사메
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 성막시간을 억제하면서 표면 평탄성을 얻을 수 있고, 수분 제거를 목적으로 한 가열 처리의 처리 시간을 억제할 수 있고, 층간절연막 내의 수분이 층간절연막에 인접한 막 또는 전극으로 방출되는 것을 방지할 수 있는 층간절연막을 가지는 반도체 표시장치를 제공하는 데 있다. TFT를 덮도록, 유기 수지에 비해 수분을 투과시키기 어려운 질소 함유 무기 절연막을 형성한 다음, 그 무기 절연막에, 감광성 아크릴 수지를 함유하는 유기 수지막을 도포하고, 그 유기 수지막을 부분적으로 노광하여 개구시킨다. 그 다음, 개구된 유기 수지막을 덮도록, 유기 수지에 비해 수분을 투과시키기 어려운 질소 함유 무기 절연막을 형성하고, 상기 유기 수지막의 개구부에서, 게이트 절연막과 질소를 함유하는 2층의 무기 절연막을 에칭에 의해 부분적으로 개구시켜, TFT의 활성층을 노출시킨다.

Description

승압 회로{Booster circuit}
본 발명은 승압 회로에 관한 것이다.
근년, 기판 위에 TFT를 형성하는 기술은 큰 발전을 이루었고, 이러한 기술을 반도체장치의 하나인 액티브 매트릭스형 표시장치에 응용하는 기술도 진전이 있어 왔다. 특히, 다결정 반도체막을 사용한 TFT는 비정질 반도체막을 사용한 종래의 TFT에 비해 전계효과 이동도가 높기 때문에 고속동작이 가능하다. 이에 따라, 종래에 기판의 외부에 제공된 구동회로에 의해 행해지던 화소의 제어를, 화소가 형성된 기판과 동일한 기판 위에 형성된 구동회로로 행하는 것이 가능하다.
TFT는, 반도체막에 일 도전형을 부여하는 불순물을 첨가하여 얻어지는 활성층과, 게이트 전극과, 그 활성층과 게이트 전극 사이에 형성된 게이트 절연막을 포함한다. 또한, 일반적으로, 절연막으로 이루어진 층간절연막이 TFT를 덮도록 형성되고, 그 층간절연막 위에는 TFT에 전기적으로 접속되는 배선이 형성된다.
TFT에 전기적으로 접속되는 배선을 층간절연막 위에 형성할 때, 그 층간절연막의 표면이 충분히 평탄화되어 있지 않으면, 배선의 단선이 유발되거나, 또는 배선이 일부에서 얇게 되어 배선 저항이 증가하게 된다. 또한, 층간절연막 위에 화소 전극이 형성되는 경우에는, 층간절연막의 표면의 요철로 인해 화소 전극의 표면에 요철이 형성되거나, 화소 전극의 두께가 균일하게 될 수 없게 되어, 표시 불균일이 발생하게 된다.
따라서, TFT 특유의 형상에 따라 층간절연막의 표면에 요철이 나타나는 것을 방지하기 위해 층간절연막을 충분히 두껍게, 예를 들어, 1∼5 ㎛ 정도의 두께로 형성하는 것이 필요하다.
층간절연막은 크게 나누어, 무기 절연막(이하, 무기 수지막이라 칭함)과, 절연성을 가지고 있는 유기 수지로 이루어진 절연막(이하, 유기 수지막이라 칭함)으로 분류된다.
무기 절연막은 CVD법 또는 스퍼터링법 등의 기상 성장법에 의해 형성된다. 따라서, 층간절연막으로서 무기 절연막을 사용하는 경우에는, 무기 절연막을 그의 표면이 평탄화되기에 충분히 두껍게 형성하여야 하기 때문에, 처리에 시간이 걸리는 단점이 있다.
한편, 유기 수지막을 사용하는 경우에는, TFT가 형성되는 기판에 유기 수지를 도포할 수 있기 때문에, 표면이 평탄화된 층간절연막을 용이하게 형성할 수 있다.
또한, 콘택트 홀이 개구되어 있는 층간절연막 위에 도전성을 가지는 막(이하, 도전막이라 칭함)을 형성한 후, 그 도전막을 에칭함으로써, TFT에 접속되는 배선을 형성한다.
이 경우, 도전막의 에칭으로서, 습식 에칭과 건식 에칭 모두를 사용할 수 있다. 그러나, 습식 에칭은 등방성 에칭이므로 3 ㎛ 이하의 배선 패턴의 미세화에 대처할 수 없다. 한편, 건식 에칭은 이방성 에칭이 가능하므로 배선 패턴의 미세화에 대처가 가능하다.
그러나, 건식 에칭의 문제점은, 유기 수지막으로 이루어진 층간절연막 위에 도전막을 형성할 때, 그 유기 수지막의 표면이 거칠어진다는 것이다. 유기 수지막의 표면이 거칠어지면, 유기 수지막 위에 형성되는 화소 전극의 표면의 평탄성이 손상되고, 그것이 화소에서의 표시에 영향을 미친다.
또한, 유기 수지는 흡수성이 높고, 현상에서 사용되는 알칼리성 수용액 중의 수분을 흡수하여 습윤된다. 따라서, 현상 후, 유기 수지막을 가열 처리하는 공정을 제공하여, 유기 수지막에 함유된 수분을 증발시키는 것이 필요하다. 그러나, 유기 수지막을 가열 처리하여 수분을 증발시키더라도, 이 막은 인접 막 또는 대기로부터 수분을 흡수하기 쉽고, 그 막 중의 수분이 유기 수지막에 접하여 형성된 배선을 시간 경과에 따라 부식시켜, 패널의 장기 신뢰성을 손상시킨다.
본 발명은 상기한 단점 및 다른 단점을 감안하여 이루어진 것으로, 본 발명의 목적은, 성막시간을 억제하면서 층간절연막의 표면의 평탄성을 얻을 수 있고, 층간절연막 내의 수분을 제거하기 위한 가열 처리의 처리 시간을 억제할 수 있고, 층간절연막에 인접한 막 또는 전극으로 수분이 방출되는 것을 방지할 수 있는 층간절연막을 가지는 반도체 표시장치의 승압 회로를 제공하는 데 있다.
또한, 박막트랜지스터를 포함하는 회로는 표면 위에 어느 정도의 요철을 가지고 있기 때문에, 그 위에 액정 소자 또는 발광 소자를 형성하는 데 있어 유기 수지막 등으로 표면을 평탄화시키는 것이 일반적으로 행해지고 있다. 그러나, 본 출원인의 연구에 의하면, 다음과 같은 사실이 판명되었다. 즉, 층간절연막으로서 수지막을 사용하고 건식 에칭 기술을 이용하여 콘택트 홀을 형성하는 경우, 완성된 박막트랜지스터의 스레시홀드 전압(Vth)이 크게 변동한다는 사실이 판명되었다. 예를 들어, 도 24(A) 및 도 24(B)에 나타낸 데이터는, SOI 기판 위에 형성된 박막트랜지스터의 스레시홀드 전압의 변동을 시험한 결과이다. 이들 도면에서, 검은색 원은 층간절연막으로서 질화규소(SiN)막과 아크릴막의 적층 구조를 사용한 경우를 나타내고, 흰색 삼각형은 층간절연막으로서 질화산화규소(SiNO)막과 산화질화규소(SiON)막의 적층 구조를 사용한 경우를 나타낸다. 또한, 양 경우 모두, 콘택트 홀의 개구에 건식 에칭 기술을 사용하였다. 여기서, "SiNO"와 "SiON"의 표기의 차이는, 전자(前者)는 산소보다 질소를 더 많이 함유하고, 후자는 질소보다 산소를 더 많이 함유한다는 의미로 구분된다.
도 24(A) 및 도 24(B)의 데이터는 스레시홀드 전압의 변동을 통계 처리에 따라 평가한 그래프이고, 수평축은 채널 길이(캐리어 이동 길이)를 나타내고, 수직축은 Vth의 변동을 나타낸다. 통계 처리로서는, "4분위 편차"(Quartile deviation)가 알려져 있다. 4분위 편차는 정규 확률 그래프에서의 25%의 값과 75%의 값과의 차이고, 이상치(abnormal value)에 의해 영향을 받지 않는 통계 처리로서 주목을 받고 있다. 본 출원인은 이러한 4분위 편차(25% 편차라고도 함)에 의거하여 16%의 값과 84%의 값과의 차를 16% 분위 편차로서 정의하고, 그 값을 "Vth 편차"로서 수직축에 플로트(plot)하였다. 또한, 16% 분위 편차는 정규 확률 분포에서 말하는 ±σ에 상당하기 때문에, 각각 계수를 곱하고, ±3σ로서 간주될 수 있는 값으로 변경한 값들을 데이터 플로트에 사용하였다. 이 데이터만으로 판단하면, 층간절연막으로서 아크릴막을 사용한 n채널형 TFT와 p채널형 TFT는 층간절연막으로서 SiNO막과 SiON막을 사용한 것들에 비해 변동이 각각 4배 및 2배 정도 더 크다. 아크릴막을 사용한 경우 변동이 더 크다는 것이 명백하다. 본 출원인은, 건식 에칭시의 플라즈마 데미지(damage)로 인해 아크릴막이 전하를 포획하게 되고, 그 결과로서 스레시홀드 전압의 변동이 나타나는 것은 아닌가 추측하고 있다.
본 발명은 상기 문제를 감안하여 이루어진 것으로서, 본 발명의 목적은, 층간절연막으로서 유기 수지막을 사용한 표시장치를 제조하는데 있어서 박막트랜지스터를 그의 스레시홀드 전압의 변동없이 제조하는 기술을 제공하여, 표시장치의 동작 성능의 안정성의 향상, 및 회로 설계에 있어서의 설계 마진(margin)의 확대를 달성하는 데 있다. 또한, 본 발명의 다른 목적은, 표시장치의 화질의 향상을 달성하는 데 있다.
유기 수지막으로 무기 절연막을 덮음으로써, 건식 에칭으로 인해 표면이 거칠어지는 것을 억제할 수 있다. 따라서, 후에 형성되는 화소 전극 등의 표면위에 요철이 나타나거나 화소 전극의 두께가 불균일하게 되는 것을 방지할 수 있어, 표시 불균일의 발생을 방지할 수 있다.
또한, 유기 수지막에 비해 수분을 투과시키기 어려운 질소 함유 무기 절연막으로 유기 수지막을 덮음으로써, 유기 수지막으로부터의 수분의 방출을 억제할 수 있고, 역으로 유기 수지막이 수분을 흡수하여 젖는 것을 방지할 수 있다. 따라서, 유기 수지막으로부터 방출되는 수분으로 인해 배선이 부식되는 것을 방지할 수 있다. 또한, 유기 발광 다이오드(OLED)로 대표되는 발광 소자를 사용한 발광장치의 경우에는, 유기 수지막으로부터 방출되는 수분으로 인해 발광 소자의 휘도가 열화되는 것을 방지할 수 있다.
또한, 유기 수지막이 노출되지 않도록 유기 수지막 전체를 무기 절연막으로 덮음으로써, 유기 수지막이 현상 시에 사용하는 알칼리성 용액 중의 수분을 흡수하여 젖는 것을 방지할 수 있고, 현상 후 수분을 제거할 목적으로 행하는 가열처리의 처리시간을 억제할 수 있다. 또한, 유기 수지막 중의 수분이 그 유기 수지막에 인접한 막 또는 전극으로 방출되는 것을 방지할 수 있고, 패널의 장기 신뢰성을 증대시킬 수 있다.
또한, 비감광성 유기 수지를 사용하는 경우에는, 층간절연막에 개구를 형성하기 위해 일반적으로 건식 에칭을 사용한다. 이 건식 에칭은 활성 라디칼 또는 반응 가스의 플라즈마를 사용하는 에칭법이다. 층간절연막은 게이트 절연막의 약 10배의 두께를 가지기 때문에, 개구시킬 목적으로 행하는 건식 에칭에는 시간이 걸린다. TFT가 형성되어 있는 기판이 플라즈마에 노출되는 시간이 길면, 게이트 절연막에 의해 정공이 트랩되는 소위 충전 데미지(charging damage)로 인해 TFT의 스레시홀드값이 정(positive)의 측으로 변동하는 경향이 있다.
따라서, 본 발명에서와 같이 감광성 유기 수지를 사용한 습식 에칭법으로 개구를 형성함으로써, 건식 에칭을 사용할 때의 시간을 대폭 감소시킬 수 있고, TFT의 스레시홀드값의 변동을 억제할 수 있다.
도 1(A)∼도 1(D)는 개구부에서의 감광성 아크릴막의 단면도,
도 2는 개구부에서의 감광성 포지티브형 폴리이미드막의 단면도,
도 3(A)∼도 3(C)는 콘택트 홀의 단면도,
도 4(A)∼도 4(D)는 콘택트 홀과 배선과의 위치 관계를 나타내는 도면,
도 5(A) 및 도 5(B)는 본 발명의 반도체 표시장치에 포함되는 TFT 및 유지 용량의 단면도,
도 6(A) 및 도 6(B)는 본 발명의 반도체 표시장치의 구동회로의 블록도 및 회로도,
도 7(A) 및 도 7(B)는 승압 회로의 마스크 도면 및 회로도,
도 8(A)∼도 8(C)는 본 발명의 반도체 표시장치의 제조방법을 나타내는 도면,
도 9(A)∼도 9(C)는 본 발명의 반도체 표시장치의 제조방법을 나타내는 도면,
도 10(A)∼도 10(C)는 본 발명의 반도체 표시장치의 제조방법을 나타내는 도면,
도 11(A)∼도 11(C)는 본 발명의 반도체 표시장치의 제조방법을 나타내는 도면,
도 12(A) 및 도 12(B)는 본 발명의 반도체 표시장치의 제조방법을 나타내는 도면,
도 13(A)∼도 13(D)는 본 발명의 반도체 표시장치의 단면도,
도 14(A) 및 도 14(B)는 본 발명의 반도체 표시장치의 단면도,
도 15(A) 및 도 15(B)는 본 발명의 반도체 표시장치의 제조방법을 나타내는 도면,
도 16은 본 발명의 반도체 표시장치의 상면도,
도 17은 발광장치의 콘트롤러의 구성을 나타내는 블록도,
도 18은 본 발명의 반도체 표시장치의 단면도,
도 19(A) 및 도 19(B)는 각각 본 발명의 반도체 표시장치의 구동회로의 블록도 및 회로도,
도 20(A) 및 도 20(B)는 본 발명의 반도체 표시장치에 포함되는 CPU 및 ASIC의 구성을 나타내는 블록도,
도 21은 본 발명의 반도체 표시장치의 단면도,
도 22(A)∼도 22(H)는 본 발명의 반도체 표시장치를 이용하는 전자 기기를 나타내는 도면,
도 23은 본 발명의 반도체 표시장치에 포함되는 승압 회로의 회로도,
도 24는 TFT의 채널 길이와 스레시홀드값의 관계를 나타내는 도면,
도 25(A) 및 도 25(B)는 TFT의 CV 특성을 나타내는 그래프,
도 26(A) 및 도 26(B)는 개구부에서의 비감광성 아크릴막의 단면도,
도 27(A) 및 도 27(B)는 개구부에서의 감광성 포지티브형 아크릴막의 단면도,
도 28(A) 및 도 28(B)는 개구부에서의 감광성 네거티브형 아크릴막의 단면도,
도 29(A) 및 도 29(B)는 개구부에서의 감광성 포지티브형 폴리이미드막의 단면도.
본 발명에서는, 포지티브형 감광성 아크릴 수지를 포함하는 유기 수지막의 둘레를 유기 수지에 비해 수분을 투과시키기 어려운 질소 함유 절연막으로 에워싸도록 하였다.
구체적으로는, TFT를 형성한 후, 이 TFT를 덮도록, 유기 수지에 비해 수분을 투과시키기 어려운 질소 함유 무기 절연막을 형성한다. 그 다음, 이 무기 절연막에, 감광성 아크릴 수지를 포함하는 유기 수지를 도포하여 유기 수지막을 형성하고, 이 유기 수지막을 부분적으로 노광하여 개구시킨다. 그 후, 개구된 유기 수지막을 덮도록, 유기 수지에 비해 수분을 투과시키기 어려운 질소 함유 무기 절연막을 형성하고, 이어서, 유기 수지막의 개구부에서, 게이트 절연막과 질소를 함유하는 2층 무기 절연막을 에칭하여 부분적으로 개구시킴으로써, TFT의 활성층을 노출시킨다.
이 에칭 시에, 후의 공정에서 표면에 배선 또는 화소 전극과 같은, 수분의 영향 및 막 표면의 요철의 영향을 회피하는 것이 바람직한 부분이 형성되는 영역에서 유기 수지막이 노출되는 것을 방지하는 것이 필수이다. 또한, 그 외의 영역은 무기 절연막으로 완전히 덮일 수도 있다.
일반적으로, 무기 절연막은 아크릴 수지로 대표되는 유기 수지막에 비해 건식 에칭으로 인한 에칭 데미지가 적기 때문에, 막 표면의 거치름(roughness)이 적다. 따라서, 후에 형성되는 화소 전극 등의 표면 위에 요철이 나타나는 것이 방지되거나, 화소 전극의 두께가 불균일하게 되는 것이 방지되기 때문에, 표시 시에 불균일이 발생하는 것이 방지될 수 있다.
또한, 유기 수지막이 유기 수지에 비해 수분을 투과시키기 어려운 질소 함유 무기 절연막으로 덮여 있기 때문에, 유기 수지막으로부터의 수분 방출을 억제할 수 있고, 역으로, 유기 수지막은 현상에서 사용되는 알칼리성 수용액을 흡수하여 습윤되는 것이 방지될 수 있고, 현상 후 수분을 제거하는 목적을 위해 가열 처리하는 시간을 억제할 수 있다. 이와 같이 하여, 유기 수지막의 수분이 인접 막 또는 전극으로 방출되는 것을 더욱 방지할 수 있고, 패널의 장기 신뢰성을 향상시킬 수 있다. 또한, 유기 발광 다이오드(OLED)로 대표되는 발광 소자를 사용하는 경우에는, 유기 수지막으로부터 방출되는 수분으로 인해 발광 소자의 휘도가 열화(劣化)되는 것을 방지할 수 있다.
본 발명에서는, 유기 수지막으로서 감광성 아크릴 수지를 사용한다. 이 감광성 유기 수지로서는, 광, 전자, 또는 이온 등의 에너지 빔에 노출된 부분이 제거되는 포지티브형 감광성 유기 수지와, 노출된 부분이 남게 되는 네거티브형 감광성 유기 수지를 들 수 있다. 도 1(A)∼도 1(D)는, 포지티브형 아크릴 수지의 개구부와 네거티브형 아크릴 수지의 개구부의 단면도를 나타낸다.
포지티브형 아크릴 수지의 경우에는, 도 1(A)에 도시된 바와 같이, 제1 무기 절연막(7000)이 형성된 후, 포지티브형 아크릴 유기 수지막을 형성하고, 그 유기 수지막의 개구될 부분을 노광시킨다. 그 후, 노광된 부분을 현상에 의해 제거하여 제1 무기 절연막(7000)을 노출시킨다. 그 다음, 개구부가 형성된 포지티브형 유기 수지막(7001)과 제1 무기 절연막(7000)의 노출된 부분을 덮도록 제2 무기 절연막(7002)을 형성한다.
도 1(B)는 개구된 포지티브형 유기 수지막(7001)의 단면의 확대도를 나타낸다. 도 1(B)에 도시된 바와 같이, 개구부의 단면은 곡선을 이루고 있고, 포지티브형 유기 수지막(7001)의 표면상의 각 부분에서의 법선의, 기판 방향(수평 방향)에 대한 기울기는 개구부로부터 멀어질수록 작게 되어 있다. 다시 말하면, 각 접점(R1, R2, R3)에서의 곡률 반경은 개구부로부터 멀어질수록 연속적으로 증가하고, 포물선을 이룬다. 그래서, 모든 접점(R1, R2, R3)의 곡률 중심은 포지티브형 유기 수지막(7001)측(기판측)에 존재한다.
포지티브형 아크릴 수지를 사용한 경우, 포지티브형 유기 수지막(7001)이 끊어져 있는 부분의 접점에서의 법선의, 기판에 대한 각도(θ)는 30°이상 65°이하로 할 수 있다.
이와 같이 하여, 포지티브형 유기 수지막의 경우에는, 개구부에서의 유기 수지막의 표면상의 곡률 중심 모두가 기판측에 존재하고, 에칭 불량으로 인해 막의 일부가, 개구되어야 할 부분에 남는 일이 적게 된다. 이에 따라, 콘택트 불량이 발생하는 것이 적게 되어, 수율의 증대로 이어진다.
네거티브형 아크릴 수지의 경우에는, 도 1(C)에 도시된 바와 같이, 제1 무기 절연막(7005)이 형성된 후, 네거티브형 아크릴 유기 수지막을 형성하고, 그 유기 수지막의 개구될 부분 이외의 부분을 노광시킨다. 그 후, 노광되지 않은 부분을 현상에 의해 제거하여 제1 무기 절연막(7005)을 노출시킨다. 그 다음, 개구부가 형성된 네거티브형 유기 수지막(7006)과 제1 무기 절연막(7005)의 노출된 부분을 덮도록 제2 무기 절연막(7007)을 형성한다.
도 1(D)는 개구된 네거티브형 유기 수지막(7006)의 단면의 확대도를 나타낸다. 도 1(D)에 도시된 바와 같이, 개부부의 단면은 곡선을 이루고 있고, 네거티브형 유기 수지막(7006)의 표면상의 각 부분에서의 법선의, 기판 방향(수평 방향)에 대한 기울기는 개구부의 접점(R0)으로부터 개구부의 외측 쪽으로 멀어질 수록 작게 되어 있다. 다시 말하면, 각 접점(R1, R2, R3)에서의 곡률 반경은 접점(R0)으로부터 개구부의 외측 쪽으로 멀어질수록 연속적으로 증가한다. 예를 들어, 포지티브형 감광성 아크릴 수지의 경우, 노광 조건에 따라 달라지기는 하지만, 최소 곡률 반경은 그의 단부에서 3∼30 ㎛ 정도로 된다. 법선의 기울기는 접점(R0)으로부터 개구부의 중심 쪽으로 갈수록 감소하고, 곡률 반경이 연속적으로 증가한다. 그래서, 접점(R0)으로부터 개구부의 외측에 위치하는 모든 접점(R1, R2, R3)의 곡률 중심은 네거티브형 유기 수지막(7006)측(기판측)에 존재한다. 접점(R0)으로부터 개구부의 중심측에 위치하는 접점(R-1)의 곡률 중심은 네거티브형 유기 수지막(7006)의 반대측(기판의 반대측)에 존재한다.
상기한 바와 같이, 네거티브형 유기 수지막의 경우에는, 개구부에서의 유기 수지막의 표면상의 곡률 중심이 접점(R0)으로부터 중심 쪽으로 기판의 반대측에 존재한다. 접점(R0)으로부터 네거티브형 유기 수지막(7006)이 끊어져 있는 부분까지의 거리가 길수록 개구부의 면적이 작게 되고, 콘택트 불량이 발생하기 쉽게 된다. 이 거리는 에칭 조건 또는 개구 전의 유기 수지막의 두께에 따라 변한다. 또한, 도 1(A)∼도 1(D)는 아크릴 수지의 경우를 예로 들어 나타내고 있으나, 아크릴 유기 수지막 이외의 유기 수지막을 사용하는 경우에는, 접점(R0)으로부터 유기 수지막이 끊어져 있는 부분까지의 거리는 수지의 조성에 따라서도 변한다. 그리하여, 네거티브형 감광성 유기 수지를 사용하여, 도 1(C) 및 도 1(D)에 나타낸 단면 형상을 형성하는 경우라도, 접점(R0)으로부터 네거티브형 유기 수지막(7006)이 끊어져 있는 부분까지의 거리를, 개구부의 면적을 충분히 확보할 수 있게 하는 정도까지 감소시킬 수만 있다면, 네거티브형 감광성 유기 수지를 사용하는 것도 가능하다.
그러나, 층간절연막의 일부로서 사용할 수지로서는, 도 1(A) 및 도 (1B)에 나타낸 단면 형상을 형성할 수 있는 유기 수지가 도 1(C) 및 도 1(D)에 나타낸 단면 형상을 형성하는 유기 수지보다 여전히 바람직하다. 그러나, 모든 포지티브형 감광성 유기 수지가 도 1(A) 및 도 1(B)에 나타낸 단면 형상을 항상 형성할 수 있는 것은 아니다. 포지티브형 아크릴이 도 1(A) 및 도 1(B)에 나타낸 단면 형상을 형성할 수 있지만, 포지티브형 폴리이미드는 그러한 단면 형상을 형성할 수 없다.
또한, 비감광성 유기 수지를 사용하는 경우에는, 층간절연막에 개구를 형성하기 위해 일반적인 건식 에칭을 사용한다. 이 건식 에칭은 활성 라디컬 또는 반응성 가스의 플라즈마를 사용하는 에칭법이다. 층간절연막은 게이트 절연막의 두께의 10배 정도의 두께를 가지기 때문에, 개구를 형성하는 목적의 건식 에칭은 시간이 걸린다. TFT가 형성되어 있는 기판이 장시간 플라즈마에 노출되면, 게이트 절연막에 정공이 트랩되는 소위 차징 데미지(charging damage)로 인해 TFT의 스레시홀드값이 정(正)의 값 측으로 변동하기 쉽게 된다. 그리하여, 본 발명에서와 같이 감광성 유기 수지를 사용하여 습식 에칭으로 개구를 형성함으로써, 건식 에칭에서 소요되는 시간을 대폭 감소시킬 수 있고, TFT의 스레시홀드값의 변동을 억제할 수 있다.
또한, 본 발명에서는, TFT의 게이트 전극과, 반도체 표시장치의 구동회로에 사용되는 용량의 한쪽 전극을 동시에 형성하고, TFT에 전기적으로 접속되는 배선과 용량의 다른 쪽 전극을 동시에 형성한다. 그 다음, 유기 수지막의 개구부에서, 2층의 무기 절연막들을 2개의 전극 사이에서 이들 전극과 서로 중첩시켜, 유지 용량을 형성한다.
반도체 표시장치는 그의 구동회로가 유기 기판위에 형성되기 때문에, FPC의 핀의 개수를 감소시킬 수 있고, 물리적 충격 저항을 증가시킬 수 있고, 반도체 표시장치 자체의 크기를 억제할 수 있다. 또한, FPC의 접속 불량으로 인한 수율 감소를 억제할 수 있다.
구동회로의 대표적인 예로서는, 화소부에 제공되어 있는 복수의 화소 중 하나 또는 수개의 화소를 차례로 선택하는 주사선 구동회로와, 선택된 화소(들)에 화상 정보를 가지는 신호(비디오 신호)를 입력하는 신호선 구동회로를 들 수 있다. 이들 구동회로는 모두 본 발명을 이용하여 형성될 수 있다. 특히, 본 발명을 이용하여 형성되는 용량은, 예를 들어, 신호선 구동회로의 용량 분할형 D/A 변환회로에 포함되는 용량으로서 사용하는 것이 가능하다.
또한, 규소 기판위에 형성되었던 콘트롤러 또는 CPU 등의, 반도체 표시장치에 사용되는 다른 반도체장치를 본 발명을 이용하여 유리 기판 위에 일체로 형성하는 것이 가능하다. 특히, 본 발명의 용량을 사용하여 제조되는 용량은 승압 회로, DRAM(Dynamic Random Access Memory), 아날로그 래치, 용량 분할형 D/A 변환회로, 정전기 대처용 보호회로 등의 모든 회로에 포함되는 용량으로서 사용될 수 있다.
반도체 표시장치에서 사용되는 콘트롤러 및 CPU 등의 다른 회로를 유리 기판위에 일체로 형성함으로써, FPC의 핀의 개수를 더욱 감소시킬 수 있고, 물리적 충격 저항을 증가시킬 수 있고, 반도체 표시장치 자체의 크기를 억제할 수 있다. 또한, FPC의 접속 불량으로 인한 수율 감소를 더욱 억제할 수 있다.
도 2는 포지티브형 감광성 폴리이미드를 사용하는 경우의 개구부의 단면의 확대도를 나타낸다. 도 2에 도시된 바와 같이, 포지티브형 아크릴을 사용하는 경우와 동일한 방식으로 제1 무기 절연막(7010)을 형성한 후 포지티브형 폴리이미드막을 형성한다. 그 다음, 개구시킬 부분을 노광한 후, 그 부분을 현상하여 개구부를 형성함으로써 제1 무기 절연막(7010)을 노출시킨다. 그 다음, 개구부가 형성되어 있는 포지티브형 폴리이미드막(7011)과, 제1 무기 절연막(7010)의 노출된 부분을 덮도록 제2 무기 절연막(7012)을 형성한다.
개구부가 형성되어 있는 포지티브형 폴리이미드막(7011)의 단부가 그 개구부에서 충분히 둥글게 되어 있지 않기 때문에, 제2 무기 절연막(7012) 위에 배선을 형성하는 경우, 단부에서 배선의 막 두께가 감소되어 배선 저항이 증가하게 된다. 또한, 기상 성장법에 의해 제2 무기 절연막(7012)을 형성하는 경우에는, 개구부에서의 포지티브형 폴리이미드막(7011)의 단부가 충분히 둥글게 되어 있지 않기 때문에, 제2 무기 절연막(7012)의 단부(7013)에서서의 두께가 다른 부분에서의 두께보다 두껍게 형성될 수 있다. 이는 박막을 구성하는 재료의 분자가 피형성면에 부착될 때, 재료 분자가 안정한 자리를 찾아 표면 위에서 이동하지만, 콘택트 홀의 상단부와 같이 예각을 가지는 형상(돌출부가 되는 형상)의 부분에 모이게 되는 경향이 있기 때문이다. 이러한 경향은, 특히 증착법에서 현저하다. 제2 무기 절연막(7012)이 단부(7013)에서 부분적으로 두껍게 형성되면, 배선의 막 두께가, 특히 단부에서 감소하여 배선 저항을 증가시킨다.
따라서, 본 발명의 층간절연막의 일부로서, 도 2에 도시된 바와 같이 개구부의 단부에서 곡선이 아닌 단면 형상을 형성하는 포지티브형 감광성 폴리이미드 또는 다른 유기 수지를 사용하는 것은 바람직하지 않다.
다음에, 무기 절연막을 개구시키기 위해 에칭에 의해 콘택트 홀을 형성할 때의 콘택트 홀 부근의 단면에 대하여 설명한다. 도 1(A)에 도시된 상태까지 막을 형성한 후, 도 3(A)에 도시된 바와 같이, 레지스트 마스크(7021)를 형성하고, 제1 무기 절연막(7000), 제2 무기 절연막(7002), 및 제1 무기 절연막(7000)과 반도체막 사이에 형성된 게이트 절연막(7022)에 대해 건식 에칭을 실시하여, 콘택트 홀(7023)을 형성한다.
도 3(B)는 기판의 상면에서 본 콘택트 홀 부근의 상태를 나타낸다. 도면을 보기 쉽게 하기 위해, 레지스트 마스크(7021)를 게거한 후의 상태를 나타낸다. 도 3(B)의 선 A-A'에 따른 단면도가 도 3(A)에 상당한다.
콘택트 홀(7023)이 포지티브형 유기 수지막(7001)에 형성된 개구부(7024)의 내측에 형성된다. 그 다음, 도 3(C)에 도시된 바와 같이, 콘택트 홀(7023)을 덮도록 제2 무기 절연막(7002) 위에 도전막(7025)을 형성한 다음, 도전막(7025)을 패터닝하여 배선을 형성한다.
도 4(A)∼도 4(D)는 포지티브형 유기 수지막(7001)의 개구부(7024)와 콘택트 홀(7023)과의 위치 관계를 나타낸다. 도 4(A)는 콘택트 홀(7023) 부근의 상면도를 나타내고, 도 4(B)는 도 4(A)의 선 A-A'에 따른 단면도를 나타낸다.
도전막(7025)을 패터닝하여 얻어진 배선(7026)이 개구부(7024)의 대체로 중심에 형성된 콘택트 홀(7023)을 통해 게이트 절연막(7022)의 아래에 형성된 반도체막(7300)과 접속되어 있다.
이와 같이 하여, 콘택트 홀(7023)은 항상 개구부(7024)내에 위치되도록 형성되고, 포지티브형 유기 수지막(7001)이 콘택트 홀(7023)의 형성으로 인해 콘택트 홀(7023)에서 노출되지 않도록 한다.
도 4(A) 및 도 4(B)에서는 콘택트 홀(7023)이 개구부(7024)의 대체로 중심에 위치되도록 레이아웃되어 있으나, 본 발명은 이러한 구성에 한정되지 않는다. 콘택트 홀(7023)은 개구부(7024)내에 위치하기만 하면 되고, 일 방향으로 치우쳐 있어도 좋다.
도 4(C)는 콘택트 홀(7023)이 개구부(7024)내에서 일 방향으로 치우쳐 있는 경우의 콘택트 홀(7023) 부근의 상면도를 나타낸다. 도 4(D)는 도 4(C)의 선 B-B'에 따른 단면도를 나타낸다.
도전막(7025)을 패터닝하여 얻어진 배선(7026)이, 개구부(7024)내에서 도면의 상측 방향으로 치우쳐 있는 콘택트 홀(7023)을 통해 게이트 절연막(7022) 아래에 형성된 반도체막(도시되지 않음)과 접속되어 있다.
다음에, 본 발명의 반도체 표시장치의 TFT 및 용량의 구조에 대하여 도 5(A) 및 도 5(B)를 참조하여 설명한다.
도 5(A)에서, 절연 표면(8000) 위에 TFT(8001)가 형성되어 있다. TFT(8001)는 탑 게이트형이고, 반도체막(8002), 그 반도체막(8002)과 접하여 있는 게이트 절연막(8003), 및 그 게이트 절연막(8003)과 접하여 있는 게이트 전극(8004)을 가지고 있다. 반도체막(8002)은 절연 표면(8000)과 접하여 있다. 반도체막(8002)은 채널 형성 영역(8005)과, 그 채널 형성 영역(8005)의 양측에 존재하는 불순물 영역(8006)을 가지고 있다.
한편, 게이트 절연막(8003) 위에 형성된 용량용 제1 전극(8007)은 게이트 전극(8004)과 동일한 도전막으로부터 형성될 수 있다.
그 다음, TFT(8001)와 용량용 제1 전극(8007)을 덮도록 제1 무기 절연막(8008)이 형성된다. 제1 무기 절연막(8008)은 질소를 함유하는 절연막이고, 후에 형성되는 유기 수지막에 비해 수분을 투과시키기 어려운 성질을 가지고 있다.
그 다음, 제1 무기 절연막(8008) 위에 감광성 유기 수지를 도포한 후, 그 감광성 유기 수지를 소성하고, 개구시킬 부분을 노광 및 현상함으로써, 개구부를 가지는 유기 수지막(8009)이 형성된다. 이때, 제1 무기 절연막(8008)의 일부가 개구부에서 노출된다.
그 다음, 유기 수지막(8009)과, 개구부에서 노출된 제1 무기 절연막(8008)의 일부를 덮도록, 제2 무기 절연막(8010)이 형성된다. 제1 무기 절연막(8008)과 마찬가지로, 제2 무기 절연막(8010)도 질소를 함유하는 절연막이고, 유기 수지막에 비해 수분을 투과시키기 어려운 성질을 가지고 있다.
제1 무기 절연막(8008)과 제2 무기 절연막(8010)이 용량의 유전체로서 사용되기 때문에, 이들 막이 너무 두꺼우면, 용량의 용량값이 감소하게 되고, 성막에 소요되는 처리 시간이 억제될 수 없다. 이와는 반대로, 상기 막들이 너무 얇으면, 수분 투과를 방지하는 효과가 약화된다. 제1 무기 절연막(8008)과 제2 무기 절연막(8010)은 10 nm∼200 nm 정도의 막 두께를 가지는 것이 바람직하고, 2개 막의 총 막 두께는 20 nm∼400 nm 정도가 바람직하다.
그 다음, 유기 수지막(8009)의 개구부에서, 반도체막의 일부를 노출시키도록 게이트 절연막(8003), 제1 무기 절연막(8008), 및 제2 무기 절연막(8010)에 대해 건식 에칭을 실시하여 콘택트 홀을 형성한다. 이 경우, 반도체막(8002)은 에칭 스토퍼로서의 기능을 가진다.
이때, 용량용 제1 전극(8007) 위에 존재하는 제1 무기 절연막(8008)과 제2 무기 절연막(8010)은 에칭되지 않도록 레지스트 마스크로 덮여 있다.
그 다음, 레지스트 마스크를 현상액으로 제거한다. 일반적으로, 현상액으로서는, 알칼리성 수용액이 사용되고, 이것은 다량의 수분을 함유하고 있다. 본 발명에서는, 유기 수지막(8009)이 제1 무기 절연막(8008)과 제2 무기 절연막(8010)으로 덮여 있기 때문에, 유기 수지막(8009)이 현상액에 직접 노출되는 일은 없다. 그리하여, 현상액의 수분이 유기 수지막(8009)에 침입하여 습윤시키는 일이 적게 된다. 따라서, 레지스트 마스크를 현상액으로 제거한 후, 수분을 제거할 목적으로 행하는 가열처리의 시간이 감소될 수 있다.
그 다음, 도전막이 콘택트 홀을 덮도록 제2 무기 절연막(8010) 위에 형성된 다음, 이 도전막을 에칭하여, 반도체막(8002)에 접속되는 배선(8011)과 용량용 제2 전극(8012)을 형성한다. 용량용 제2 전극(8012)은 제1 무기 절연막(8008) 및 제2 무기 절연막(8010)을 사이에 두고 용량용 제1 전극(8007)과 겹쳐 있다. 이와 같이 하여, 용량용 제2 전극(8012), 제1 무기 절연막(8008), 제2 무기 절연막(8010), 및 용량용 제1 전극(8007)에 의해 유지 용량(8013)이 형성되어 있다.
본 발명은 이 유지 용량(8013)을 반도체 표시장치의 구동회로, CPU, 콘트롤러, 또는 다른 회로에 포함되는 용량으로서 사용하는 것에 특징을 가지고 있다. TFT(8001)는 탑 게이트형일 수도 있고 보텀 게이트형일 수도 있다.
도 5(A)의 유지 용량 외에, 반도체막과 용량용 제1 전극(8007) 사이에 유지 용량이 추가로 형성될 수도 있다. 도 21은, 게이트 절연막(8052)을 사이에 두고 용량용 제1 전극(8051)과 용량용 반도체막(8050)을 서로 중첩시켜 제1 유지 용량(8053)을 형성한 예를 나타낸다. 또한, 도 5(A)와 마찬가지로, 제1 무기 절연막(8055) 및 제2 무기 절연막(8056)을 사이에 두고 용량용 제1 전극(8051)과 용량용 제2 전극(8054)을 서로 중첩시켜 제2 유지 용량(8057)을 형성한다. 이와 같이 하여, 용량들을 상하로 형성함으로써, 동일 면적에서의 용량값을 증대시킬 수 있다.
도 5(B)는 TFT가 보텀 게이트형인 경우의 본 발명의 반도체 표시장치의 구조를 나타낸다.
도 5(B)에서, 절연 표면(8100) 위에 TFT(8101)가 형성되어 있다. TFT(8101)는 보텀 게이트형이고, 반도체막(8102), 그 반도체막(8102)과 접하여 있는 게이트 절연막(8103), 및 그 게이트 절연막(8103)과 접하여 있는 게이트 전극(8104)을 가지고 있다. 게이트 전극(8104)은 절연 표면(8100)과 접하여 있다. 반도체막(8102)은 채널 형성 영역(8105)과, 그 채널 형성 영역(8105)의 양측에 존재하는 불순물 영역(8106)을 가지고 있다. 부호 8115는 반도체막에 불순물을 첨가할 때 마스크로서 사용되는 절연막으로서, 본 명세서에서는 채널 보호막이라 칭한다.
한편, 절연 표면(8100) 위에 형성된 용량용 제1 전극(8107)은 게이트 전극(8104)과 동일한 도전막으로부터 형성될 수 있다.
그 다음, TFT(8001)와 용량용 제1 전극(8107)을 덮도록 제1 무기 절연막(8108)이 형성된다. 그 다음, 제1 무기 절연막(8108) 위에 감광성 유기 수지를 도포한 후, 그 감광성 유기 수지를 소성하고, 개구시킬 부분을 노광 및 현상함으로써, 개구부를 가지는 유기 수지막(8109)이 형성된다. 이때, 제1 무기 절연막(8108)의 일부가 개구부에서 노출된다.
그 다음, 유기 수지막(8109)과, 개구부에서 노출된 제1 무기 절연막(8108)의 일부를 덮도록, 제2 무기 절연막(8110)이 형성된다. 제1 무기 절연막(8108)과 마찬가지로, 제2 무기 절연막(8110)도 질소를 함유하는 절연막이고, 유기 수지막에 비해 수분을 투과시키기 어려운 성질을 가지고 있다.
제1 무기 절연막(8108)과 제2 무기 절연막(8110)이 용량의 유전체로서 사용되기 때문에, 이들 막이 너무 두꺼우면, 용량의 용량값이 감소하게 되고, 성막에 소요되는 처리 시간이 억제될 수 없다. 이와는 반대로, 상기 막들이 너무 얇으면, 수분 투과를 방지하는 효과가 약화된다. 또한, 보텀 게이트형 TFT의 경우에는, 용량용 제1 전극(8107)과 용량용 제2 전극(8112) 사이에도 게이트 절연막(8103)이 존재하고, 유전체의 일부로서 사용된다. 따라서, 게이트 절연막(8103)의 막 두께를 고려하여 제1 무기 절연막(8108)과 제2 무기 절연막(8110)의 막 두께를 결정할 필요가 있다. 제1 무기 절연막(8108)과 제2 무기 절연막(8110)은 10 nm∼200 nm 정도의 막 두께를 가지는 것이 바람직하고, 게이트 절연막(8103)을 포함한 3개 막의 총 막 두께는 30 nm∼500 nm 정도가 바람직하다.
그 다음, 유기 수지막(8109)의 개구부에서, 반도체막의 일부를 노출시키도록 게이트 절연막(8103), 제1 무기 절연막(8108), 및 제2 무기 절연막(8110)에 대해 건식 에칭을 실시하여 콘택트 홀을 형성한다. 이때, 반도체막(8102)은 에칭 스토퍼로서의 기능을 가진다. 또한, 용량용 제1 전극(8107) 위에 존재하는 제1 무기 절연막(8108)과 제2 무기 절연막(8110)은 에칭되지 않도록 레지스트 마스크로 덮인다.
그 다음, 레지스트 마스크를 현상액으로 제거한다. 일반적으로, 현상액으로서는, 알칼리성 수용액이 사용되고, 이것은 다량의 수분을 함유한다. 본 발명에서는, 유기 수지막(8109)이 제1 무기 절연막(8108)과 제2 무기 절연막(8110)으로 덮여 있기 때문에, 유기 수지막(8109)이 현상액에 직접 노출되는 일은 없다. 이와 같이 하여, 현상액의 수분이 유기 수지막(8109)에 침입하여 습윤시키는 일이 적게 된다. 따라서, 레지스트 마스크를 현상액으로 제거한 후, 수분을 제거할 목적으로 행하는 가열처리의 시간이 감소될 수 있다.
그 다음, 도전막이 콘택트 홀을 덮도록 제2 무기 절연막(8110) 위에 형성된 다음, 이 도전막을 에칭하여, 반도체막(8102)에 접속되는 배선(8111)과 용량용 제2 전극(8112)을 형성한다. 용량용 제2 전극(8112)은 제1 무기 절연막(8108) 및 제2 무기 절연막(8110)을 사이에 두고 용량용 제1 전극(8107)과 겹쳐 있다. 이와 같이 하여, 용량용 제2 전극(8112), 제1 무기 절연막(8108), 제2 무기 절연막(8110), 및 용량용 제1 전극(8107)에 의해 유지 용량(8113)이 형성되어 있다.
다음에, 본 발명을 이용하여 제조된 반도체 표시장치의 구동회로의 구성의 일 예를 설명한다.
도 6(A)는 본 발명의 반도체 표시장치의 블록도를 나타낸다. 부호 115는 신호선 구동회로이고, 116은 주사선 구동회로이고, 120은 화소부이다. 신호선 구동회로(115)는 시프트 레지스터 회로(115_1), 레벨 시프트 회로(115_2), 및 샘플링 회로(115_3)를 가지고 있다. 도 6(A)에서는 레벨 시프트 회로(115_2)가 시프트 레지스터 회로(115_1)와 샘플링 회로(115_3) 사이에 제공되어 있으나, 레벨 시프트 회로(115_2)가 시프트 레지스터 회로(115_1)에 포함되어도 좋다.
또한, 부호 121은 공급된 전원 전압으로부터 구동회로에 공급되는 다양한 레벨의 전원 전압을 생성할 수 있는 승압 회로를 나타낸다.
시프트 레지스터 회로(115_1)에 클록 신호(CLK)와 스타트 펄스 신호(SP)가 공급되면, 시프트 레지스터 회로(115_1)는 비디오 신호를 샘플링하기 위한 타이밍을 제어하기 위한 타이밍 신호를 생성한다.
이와 같이 하여 생성된 타이밍 신호는 레벨 시프트 회로(115_2)에 공급된다. 한편, 승압 회로(121)에서 생성된 전원 전압은 레벨 시프트 회로(115_2)에 공급되고, 레벨 시프트 회로(115_2)는 공급된 전원 전압을 사용하여 타이밍 신호의 전압의 진폭을 증폭시킨다.
레벨 시프트 회로(115_2)에서 증폭된 타이밍 신호는 샘플링 회로(115_3)에 입력된다. 그리고, 샘플링 회로(115_3)에 입력된 비디오 신호는 샘플링 회로(115_3)에 입력된 타이밍 신호에 동기하여 샘플링되고, 신호선을 통해 화소부(120)에 입력된다.
도 6(B)는 승압 회로(121)의 회로도의 일 예를 나타낸다. 도 6(B)에 도시된 승압 회로는 2개의 n채널형 TFT(122, 123)와 2개의 유지 용량(124, 125)을 가지고 있다. 여기에 도시된 승압 회로는 단지 예일 뿐이고, 본 발명이 이 승압 회로에 한정되는 것은 아니다.
n채널형 TFT(122)의 게이트와 드레인 모두에 전원 전압(Vdd)이 공급된다. 여기서, Vdd > Gnd 이다. 또한, n채널형 TFT(123)의 게이트와 드레인 모두가 n채널형 TFT(122)의 소스에 접속되어 있다. 용량(124)에 포함된 2개의 용량용 전극들 중 한쪽 전극이 n채널형 TFT(122)의 소스에 접속되어 있고, 상기 2개의 전극들 중 다른쪽 전극에는 클록 신호(CLK)가 공급된다. 또한, 용량(125)에 포함된 2개의 용량용 전극들 중 한쪽 전극이 n채널형 TFT(123)의 소스에 접속되고, 상기 2개의 전극들 중 다른쪽 전극이 Gnd에 접속되어 있다. n채널형 TFT(123)의 소스의 전압이 레벨 시프트 회로(115_2)에 전원 전압으로서 공급된다.
도 7(A)는 도 6(B)에 도시된 승압 회로의 상면도를 나타낸다. 도 7(A)의 선 A-A'에 따른 단면도가 도 7(B)에 상당한다.
n채널형 TFT(123)는 반도체막(124), 게이트 절연막(125, 제1 절연막), 및 게이트 전극(126)을 가지고 있다. 또한, n채널형 TFT(123)는 제1 무기 절연막(128, 제2 절연막)으로 덮여 있다. 또한 개구부(제2 개구부 및 제4 개구부)를 가진 유기 수지막(129, 제3 절연막)이 제1 무기 절연막(128, 제2 절연막) 위에 형성되어 있고, 그 유기 수지막(129)을 덮도록 제2 무기 2 절연막(130, 제4 절연막)이 형성되어 있다.
배선(127)이 게이트 절연막(125), 제1 무기 절연막(128, 제2 절연막), 및 제2 무기 절연막(130, 제4 절연막)에 형성된 콘택트 홀(제1 개구부 및 제2 개구부)을 통해 유기 수지막(129)의 개구부(제2 개구부)에서 게이트 전극(126) 및 반도체막(124)에 접속되어 있다. 또한, 배선(131)이 게이트 절연막(125), 제1 무기 절연막(128), 및 제2 무기 절연막(130)에 형성된 콘택트 홀(제1 개구부 및 제2 개구부)을 통해 유기 수지막(129)의 개구부(제2 개구부)에서 반도체막(124)에 접속되어 있다.
또한, 용량용 제1 전극(133)이 유기 수지막(129, 제3 절연막)의 개구부(제4 개구부)에서 제1 무기 절연막(128, 제2 절연막) 및 제2 무기 절연막(130, 제3 절연막)을 사이에 두고, 배선(131)의 일부인 용량용 제2 전극과 중첩됨으로써, 유지 용량(134)이 형성된다.
본 발명의 반도체 표시장치에 포함되는 승압 회로는 상기한 구성에 한정되는 것은 아니다. 도 23은 도 6(B)에 도시된 승압 회로와는 다른 구성을 가지는 승압 회로를 나타낸다. 도 23에 도시된 승압 회로에서는, 3개의 TFT가 하나의 용량에 대응하고, 용량의 개수와 TFT의 개수는 하나의 용량과 그 용량에 대응하는 3개의 TFT를 하나의 단위로 하여 소망의 전압의 값에 맞추어 증가될 수 있다. 도 23에서는, 용량(Cs1, Cs2, Cs3)에 각각 대응하는 스위칭 소자로서 TFT(SW1∼SW9)가 제공되어 있다.
용량(Cs1, Cs2, Cs3)의 한쪽 전극(제1 전극)은 각각 SW1, SW4, SW7을 통해 접지에 접속되어 있다. 또한, 용량(Cs1, Cs2, Cs3)의 다른쪽 전극(제2 전극)은 각각 SW2와 SW3, SW5와 SW6, SW8과 SW9를 통해 제1 전극들에 접속되어 있다. 또한, SW2와 SW3의 노드(node)에는 Vdd(Vdd > 접지)가 주어진다. SW5와 SW6의 노드는 용량(Cs1)의 제1 전극에 접속되어 있다. 또한, SW8과 SW9의 노드는 용량(Cs2)의 제1 전극이 접속되어 있다. 용량(Cs3)의 제1 전극의 전압은 후단측의 회로에 인가된다.
본 실시형태에서는, 승압 회로의 유지 용량을 예로 들어 설명하였으나, 본 발명을 이용하여 제조되는 유지 용량은 이것에 한정되지 않고, 반도체 표시장치의 다른 회로에도 사용될 수 있다. 또한, 본 실시형태에서 설명한 바와 같은 유지 용량을 사용한 반도체 회로는 화소부가 형성된 기판과는 다른 기판위에 형성되어도 좋다.
이하, 본 발명의 실시예를 설명한다.
[실시예 1]
본 실시예에서는, 본 발명의 반도체 표시장치의 하나인 발광장치의 제조방법에 대하여 설명한다. 본 실시예에서는, 화소부와, 그 화소부 주위에 제공되는 회로에 포함되는 유지 용량을 제조하는 방법에 대하여 상세히 설명한다.
먼저, 도 8(A)에 도시한 바와 같이, 코닝사의 #7059 유리나 #1737 유리 등으로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리 등의 유리로 된 기판(5001) 위에, 산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막으로 된 하지막(5002)을 형성한다. 예를 들어, 플라즈마 CVD법에 의해 SiH4, NH3, 및 N2O로 형성되는 산화질화규소막(5002a)을 10∼200 nm(바람직하게는 50∼100 nm)의 두께로 형성하고, 마찬가지로, SiH4 및 N2O로 형성되는 산화질화수소화규소막(5002b)을 50∼200 nm(바람직하게는 100∼150 nm)의 두께로 적층 형성한다. 본 실시예에서는, 하지막(5002)을 2층 구조로 나타내었으나, 상기 절연막의 단층막 또는 상기 절연막을 2층 이상 적층한 구조로 형성할 수도 있다.
비정질 구조를 가지는 반도체막을 레이저 결정화법이나 공지의 열결정화법을 이용하여 결정화시켜 제조한 결정질 반도체막으로 섬 형상의 반도체층(5003, 5004)을 형성한다. 이 섬 형상의 반도체층(5003, 5004)은 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성한다. 결정질 반도체막의 재료에 제한은 없으나, 바람직하게는 규소 또는 규소 게르마늄(SiGe)합금 등으로 형성하면 좋다.
레이저 결정화법으로 결정질 반도체막을 제조하는 경우에는, 펄스 발진형 또는 연속 발광형의 엑시머 레이저나 YAG 레이저, YVO4 레이저를 사용한다. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 선형으로 집광하여 반도체막에 조사하는 방법을 이용하면 좋다. 결정화의 조건은 실시자가 적절히 선택하는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 300 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm2(대표적으로는 200∼300 mJ/cm2)로 하는 것이 좋다. 또한, YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 30∼300 kHz로 하고, 레이저 에너지 밀도를 300∼600 mJ/cm2(대표적으로는 350∼500 mJ/cm2)로 하면 좋다. 그리고, 100∼1,000 ㎛의 폭, 예를 들어, 400 ㎛의 폭으로 선형으로 집광한 레이저광을 기판 전면에 걸쳐 조사하고, 이때의 선형 레이저광의 중첩비(오버랩비)를 50∼90%로 한다.
반도체막에는 규소뿐만 아니라 규소 게르마늄도 사용할 수 있다. 규소 게르마늄을 사용하는 경우, 게르마늄의 농도는 0.01∼4.5 원자% 정도가 바람직하다.
그 다음, 섬 형상의 반도체층(5003, 5004)을 덮는 게이트 절연막(5007)을 형성한다. 게이트 절연막(5007)은 플라즈마 CVD법 또는 스퍼터링법을 이용하여 40∼150 nm의 두께를 가지는 규소 함유 절연막으로 형성한다. 본 실시예에서는, 게이트 절연막(5007)을 120 nm의 두께를 가지는 산화질화규소막으로 형성하였다. 물론, 게이트 절연막(5007)은 이와 같은 산화질화규소막에 한정되지 않고, 다른 규소를 함유하는 절연막을 단층 또는 적층 구조로 하여 사용할 수도 있다. 예를 들어, 산화규소막을 사용하는 경우, 플라즈마 CVD법으로 TEOS(Tetraethyl Orthosilicate)와 O2를 혼합하고, 반응 압력 40 Pa, 기판 온도 300∼400℃로 하고, 고주파(13.56 MHz) 전력 밀도 0.5∼0.8 W/cm2로 방전시켜 산화규소막을 형성할 수 있다. 이와 같이 하여 형성된 산화규소막은 그 후 400∼500℃의 열 어닐에 의해 게이트 절연막으로서 양호한 특성을 얻을 수 있다. 또한, 게이트 절연막으로서 질화 알루미늄을 사용하는 것도 가능하다. 질화 알루미늄은 열 전도율이 비교적 높기 때문에, TFT에 의해 발생되는 열을 효율적으로 확산시킬 수 있다. 또한, 알루미늄을 함유하지 않는 산화규소, 산화질화규소 등을 형성한 후, 그 위에 질화 알류미늄을 적층한 막을 게이트 절연막으로서 사용하여도 좋다.
그 다음, 게이트 절연막(5007) 위에 게이트 전극을 형성하기 위해 제1 도전막(5008) 및 제2 도전막(5009)을 형성한다. 본 실시예에서는, 제1 도전막(5008)을 Ta로 50∼100 nm의 두께로 형성하고, 제2 도전막(5009)을 W으로 100∼300 nm의 두께로 형성하였다.
Ta막은 스퍼터링법에 의해 Ta 타겟을 Ar로 스퍼터함으로써 형성한다. 이 경우, Ar에 적량의 Xe나 Kr을 첨가하면, Ta막의 내부 응력을 완화시켜 막의 박리를 방지할 수 있다. 또한, α상(相)의 Ta막은 저항률이 20 μΩ㎝ 정도로서, 게이트 전극에 사용할 수 있는 반면, β상의 Ta막은 저항률이 180 μΩ㎝ 정도로서, 게이트 전극으로서 사용하기에는 적합하지 않다. α상의 Ta막을 형성하기 위해서는, Ta의 α위에 가까운 결정 구조를 가지는 질화탄탈을 10∼50 nm 정도의 두께로 Ta의 하지로서 형성하여 두면, α상의 Ta막을 용이하게 얻을 수 있다.
W막을 형성하는 경우에는, W을 타겟으로 한 스퍼터링법으로 형성한다. 그 밖에, 6불화 텅스텐(WF6)을 사용하여 열CVD법으로 형성할 수도 있다. 어느 경우든, W막을 게이트 전극으로서 사용하기 위해서는, 저저항화를 실현할 필요가 있고, W막의 저항률을 20 μΩ㎝ 이하로 하는 것이 바람직하다. W막은 결정립을 크게 함으로써 저저항율화를 실현할 수 있으나, W 중에 산소 등의 불순물 원소가 많은 경우에는 결정화가 저해되어 고저항화한다. 따라서, 스퍼터링법에 의해 W막을 형성하는 경우, 순도 99.99% 또는 99.9999%의 W 타겟을 사용하고, 또한, 성막시에 기상으로부터의 불순물 혼입이 없도록 충분히 배려하여 W막을 형성함으로써, 저항률 9∼20 μΩ㎝를 실현할 수 있다.
또한, 본 실시예에서는, 제1 도전막(5008)을 Ta, 제2 도전막(5009)을 W으로 했으나, 특별히 한정되지 않고, 상기 도전막 모두 Ta, W, Ti, Mo, Al, Cu 등에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수도 있다. 또한, 인 등의 불순물 원소를 도핑한 폴리실리콘막으로 대표되는 반도체막을 사용할 수도 있다. 이 외의 다른 조합의 예로서는, 제1 도전막(5008)을 질화탄탈(TaN)로 형성하고, 제2 도전막(5009)을 W으로 하는 조합, 제1 도전막(5008)을 질화탄탈(TaN)로 형성하고 제2 도전막(5009)을 Al으로 하는 조합, 제1 도전막(5008)을 질화탄탈(TaN)로 형성하고 제2 도전막(5009)을 Cu로 하는 조합을 들 수 있다. 또한, 인 또는 AgPdCu 합금 등의 불순물 원소가 도핑되어 있는 폴리실리콘막으로 대표되는 반도체막을 제1 도전막 및 제2 도전막으로 사용하여도 좋다.
또한, 게이트 전극은 2층 구조에 한정되지 않고, 예를 들어, 텅스텐막, 알루미늄과 규소의 합금(Al-Si)막, 질화티탄막을 순차로 적층한 3층 구조로 하여도 좋다. 또한, 게이트 전극을 3층 구조로 형성하는 경우, 텅스텐 대신에 질화텅스텐을 사용할 수도 있고, 알루미늄과 규소의 합금(Al-Si)막 대신에 알루미늄과 티탄의 합금(Al-Ti)막을 사용할 수도 있고, 질화티탄막 대신에 티탄막을 사용할 수도 있다.
또한, 도전막의 재료에 따라 최적의 에칭 방법이나 에천트의 종류를 적절히 선택하는 것이 중요하다.
그 다음, 레지스트로 된 마스크(5010)를 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. 본 실시예에서는, 제1 에칭 처리를, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 에칭법을 이용하고, 에칭용 가스로서 CF4와 Cl2를 혼합하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.5 MHz) 전력을 투입하여 플라즈마를 생성하여 행한다. 기판측(시료 스테이지)에도 100 W의 RF(13.56 MHz) 전력을 투입하여, 실질적으로 부(負)의 자기 바이어스 전압을 인가한다. CF4와 Cl2를 혼합한 경우에는, W막과 Ta막 모두 동일 정도로 에칭된다.
상기 에칭 조건에서는, 레지스트로 된 마스크의 형상을 적합한 것으로 함으로써 기판측에 인가하는 바이어스 전압의 효과에 의해 제1 도전막 및 제2 도전막의 단부가 테이퍼 형상으로 된다. 테이퍼부의 각도는 15∼45°가 된다. 게이트 절연막위에 잔사를 남기지 않고 에칭하기 위해서는, 10∼20% 정도의 비율로 에칭 시간을 증가시키는 것이 바람직하다. W막에 대한 산화질화규소막의 선택비는 2∼4(대표적으로는 3)이므로, 산화질화규소막이 노출된 면이 오버에칭 처리에 의해 20∼50 nm 정도 에칭된다. 이와 같이 하여, 제1 에칭 처리에 의해, 제1 도전층과 제2 도전층으로 이루어진 제1 형상의 도전층(5011∼5014)(제1 도전층(5011a∼5014a)과 제2 도전층(5011b∼5014b))이 형성된다. 이때, 게이트 절연막(5007)에서, 제1 형상의 도전층(5011∼5014)으로 덮이지 않은 영역이 20∼50 nm 정도 에칭되어, 얇아진 영역이 형성된다.(도 8(B))
그 다음, 제1 도핑 처리를 행하여, N형을 부여하는 불순물 원소를 첨가한다 (도 8(C)). 도핑 방법은 이온 도핑법이나 이온 주입법일 수 있다. 이온 도핑법의 조건으로서는, 도즈량을 1×1013∼5×1014 원자/cm2로 하고, 가속 전압을 60∼100 keV로 한다. N형을 부여하는 불순물 원소로서는, 주기율표의 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 본 실시예에서는 인(P)을 사용하였다. 이 경우, 도전층(5011∼5014)이 N형을 부여하는 불순물 원소에 대한 마스크가 되어, 자기정합적으로 제1 불순물 영역(5017∼5020)이 형성된다. 제1 불순물 영역(5017∼5020)에는, N형을 부여하는 불순물 원소가 1×1020∼1×1021 원자/cm3의 농도 범위로 첨가된다.
그 다음, 도 9(A)에 도시한 바와 같이, 제2 에칭 처리를 행한다. 제2 에칭 처리는 상기와 마찬가지로, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 에칭법을 이용하고, 에칭용 가스로서 CF4와 Cl2를 혼합하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.5 MHz) 전력을 투입하여 플라즈마를 생성하여 행한다. 기판측(시료 스테이지)에도 50 W의 RF(13.56 MHz) 전력을 투입하여, 제1 에칭 처리에서보다 낮은 자기 바이어스 전압을 인가한다. W막은 이러한 조건 하에서 이방성 에칭되고, 제1 도전막인 Ta은 W막을 에칭할 경우보다 낮은 에칭 속도로 이방성 에칭되어, 제2 형상의 도전층(5026∼5029)(제1 도전층(5026a∼5029a)과 제2 도전층(5026b∼5029b))을 형성한다. 이때, 게이트 절연막(5007)에서, 제2 형상의 도전층(5026∼5029)으로 덮이지 않은 영역이 20∼50 nm 정도 에칭되어, 얇아진 영역이 형성된다.
CF4와 Cl2의 혼합 가스에 의한 W막과 Ta막의 에칭 반응은 생성되는 라디칼 또는 이온 종(種)과 반응 생성물의 증기압을 통해 추측할 수 있다. W과 Ta의 불화물과 염화물의 증기압을 비교하면, W의 불화물인 WF6이 극단적으로 높고, 그 밖의 WCl5, TaF5, TaCl5는 같은 정도이다. 따라서, CF4와 Cl2의 혼합 가스에서는 W막과 Ta막이 모두 에칭된다. 그러나, 이 혼합 가스에 적량의 O2를 첨가하면, CF4와 O2가 반응하여 CO와 F가 되어 F 라디칼 또는 F 이온이 다량으로 발생한다. 그 결과, 불화물의 증기압이 높은 W막의 에칭 속도가 증가한다. 한편, Ta은 F가 증대해도 에칭 속도의 증가는 상대적으로 적다. 또한, Ta은 W에 비해 산화되기 쉬우므로, O2의 첨가에 의해 Ta의 표면이 산화된다. Ta의 산화물은 불소나 염소와 반응하지 않기 때문에, Ta막의 에칭 속도는 더욱 저하된다. 따라서, W막과 Ta막의 에칭 속도 차이를 더 크게 할 수 있고, W막의 에칭 속도를 Ta막보다 증대시킬 수 있게 된다.
그 다음, 도 9(B)에 도시한 바와 같이, 제2 도핑 처리를 행한다. 이 경우, 제1 도핑 처리보다 도즈량을 낮추고, 가속 전압을 높인 조건으로 하여, N형을 부여하는 불순물 원소를 도핑한다. 예를 들어, 가속 전압을 70∼120 keV로 하고 도즈량을 1×1013 원자/cm2으로 하여 제2 도핑 처리를 행하여, 도 8(C)에서 섬 형상의 반도체층에 형성된 제1 불순물 영역의 내측에 새로운 불순물 영역을 형성한다. 이 도핑은 제2 형상의 도전층(5026∼5028)을 불순물 원소에 대한 마스크로서 이용하여 제1 도전층(5026a∼5028a)의 하측의 영역에도 불순물 원소가 첨가되도록 행한다. 이와 같이 하여, 제1 도전층(5026a∼5028a)과 겹치는 제3 불순물 영역(5032∼5037)과, 제1 불순물 영역과 제3 불순물 영역 사이의 제2 불순물 영역(5042∼5047)이 형성된다. N형을 부여하는 불순물 원소의 농도는 제2 불순물 영역에서는 1×1017∼1×1019 원자/cm3로 되게 하고, 제3 불순물 영역에서는 1×1016∼1×1018 원자/cm3로 되게 한다.
그 다음, 도 9(C)에 도시한 바와 같이, p채널형 TFT를 형성하는 섬 형상의 반도체층(5004)에, 제1 도전형과는 반대의 도전형의 제4 불순물 영역(5052∼5057)을 형성한다. 이 불순물 영역은 제2 도전층(5028b)을 불순물 원소에 대한 마스크로서 이용하여 자기정합적으로 형성된다. 이때, n채널형 TFT를 형성하는 섬 형상의 반도체층(5003)과 용량용 제1 전극(5029)은 레지스트 마스크(5200)로 전면을 피복해 둔다. 불순물 영역(5052∼5057)은 각각 다른 농도로 인이 첨가되어 있으나, 디보란(B2H6)을 사용한 이온 도핑법으로 형성하고, 그 모든 영역에서 불순물 농도가 2×1020∼2×1021 원자/cm3가 되도록 한다.
이상의 공정으로, 각각의 섬 형상의 반도체층에 불순물 영역이 형성된다. 섬 형상의 반도체층과 겹치는 제2 형상의 도전층(5026∼5028)은 게이트 전극으로서 작용하고, 제2 형상의 도전층(5029)은 용량용 제1 전극으로서 작용한다.
그 다음, 도전형의 제어를 위해, 각각의 섬 형상의 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 어닐로를 이용한 열 어닐법으로 행한다. 그 밖에, 레이저 어닐법 또는 급속 열 어닐법(RTA법)을 적용할 수도 있다. 열 어닐법의 경우에는, 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 질소 분위기 중에서 400∼700℃, 대표적으로는 500∼600℃로 행하는 것으로서, 본 실시예에서는 500℃에서 4시간의 열처리를 행하였다. 그러나, 제2 형상의 도전층(5026∼5029)에 사용한 배선 재료가 열에 약한 경우에는, 배선 등을 보호하기 위해 층간절연막(규소를 주성분으로 포함)을 형성한 후에 활성화를 행하는 것이 바람직하다.
또한, 3∼100%의 수소를 함유하는 분위기 중에서 300∼450℃로 12시간의 열처리를 행하여, 섬 형상의 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체층의 댕글링 본드(dangling bond)를 종단시키는 공정이다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용)을 행할 수도 있다.
이어서, 도 10(A)에 도시된 바와 같이, 산화질화규소로 된 제1 무기 절연막(5060)을 CVD법을 이용하여 100∼200 nm의 두께로 형성한다. 여기서, 제1 무기 절연막은 산화질화규소막에 한정되지 않고, 후에 형성되는 유기 수지막으로의 그리고 그로부터의 수분의 침입을 억제할 수 있는 것이라면, 제1 무기 절연막으로서는 질소를 함유하는 어느 무기 절연막이라도 사용 가능하다. 예를 들어, 질화규소, 질화 알루미늄, 산화질화 알루미늄을 사용할 수 있다.
질화 알루미늄은 열 전도성이 비교적 높기 때문에, TFT 또는 발광 소자에서 발생하는 열을 효과적으로 확산시킬 수 있다.
그 다음, 제1 무기 절연막(5060) 위에 포지티브형 감광성 유기 수지로 된 유기 수지막(5061)을 형성한다. 본 실시예에서는, 포지티브형 감광성 아크릴 수지를 사용하여 유기 수지막(5061)을 형성하였으나, 본 발명이 이것에 한정되는 것은 아니다.
본 실시예에서는, 포지티브형 감광성 아크릴 수지를 스핀 코팅법에 의해 도포한 후 소성하여 유기 수지막(5061)을 형성한다. 유기 수지막(5061)의 막 두께는 소성후 0.7∼5 ㎛(바람직하게는 2∼4 ㎛) 정도로 되게 한다.
그 다음, 개구부가 형성되어야 할 부분을 포토마스크를 사용하여 노광하고, 이어서, 그 부분을 TMAH(tetramethyl ammonium hydroxide)을 주성분으로 하는 현상액을 사용하여 현상한 후, 220℃에서 1시간 정도 소성을 행한다. 그 다음, 도 10(B)에 도시된 바와 같이, 유기 수지막(5061)에 개구부를 형성하여, 이 개구부를 통해 제1 무기 절연막(5060)의 일부를 노출시킨다.
포지티브형 감광성 아크릴 수지는 밝은 갈색이기 때문에, 발광 소자로부터 출사되는 광이 기판측으로 주행하는 경우에는 탈색 처리를 행한다. 이 경우에는, 소성에 앞서, 현상 후의 감광성 아크릴 수지 전체를 다시 한번 노광시킨다. 이때의 노광 시에는, 개구부를 형성할 때의 노광에 비해 약간 더 강한 광을 조사하거나, 조사 시간을 연장하여 노광이 완료될 수 있게 한다. 예를 들어, 초고압 수은 증기 램프의 스펙트럼 광인 g 레이(436 nm), h 레이(405 nm), i 레이(365 nm)로 구성되는 다파장 광을 사용하는 비확대 투사 정렬 노광기를 사용하여, 막 두께가 2 ㎛인 포지티브형 아크릴 수지를 탈색시키는 경우에는, 광을 약 60초간 조사한다. 이 노광에 의해, 포지티브형 아크릴 수지는 완전히 탈색된다.
또한, 본 실시예에서는, 현상 후 220℃의 온도로 소성을 행하였지만, 현상 후 프리베이킹(pre-baking) 처리로서 100℃의 저온으로 소성을 행한 후, 220℃의 고온으로 소성을 행하는 것도 가능하다.
그 다음, 도 10(C)에 도시된 바와 같이, 제1 무기 절연막(5060)의 일부가 노출되어 있는 개구부와 유기 수지막(5061)을 덮도록, 산화질화규소로 된 제2 무기 절연막(5062)을 RF 스퍼터링법을 이용하여 형성한다. 제2 무기 절연막(5062)의 막 두께는 10∼200 nm 정도가 바람직하다. 또한, 제2 무기 절연막은 산화질화규소막에 한정되지 않고, 유기 수지막(5061)에의 그리고 그로부터의 수분의 침입을 억제할 수 있는 막이라면, 제2 무기 절연막으로서는, 질소를 함유하는 어느 무기 절연막이라도 사용 가능하다. 예를 들어, 질화규소, 질화 알루미늄, 산화질화 알루미늄을 사용할 수 있다.
산화질화규소막 또는 산화질화 알루미늄막에서의 산소와 질소의 원자% 비는 해당 막의 장벽성과 관계가 있다. 산소에 대한 질소의 비가 높을수록 장벽성이 높아지게 된다. 또한, 특히 질소비는 산소비보다 높은 것이 바람직하다.
또한, RF 스퍼터링법을 이용하여 형성한 막은 밀도가 높고 장벽성이 우수하다. RF 스퍼터링법의 조건으로서는, 예를 들어, 산화질화규소막을 형성하는 경우, Si 타겟을 사용하고, N2, Ar, N2O 가스를 31:5:4의 유량비로 공급하고, 압력을 0.4 Pa로 하고, 전력을 3,000 W로 하여 성막한다. 또한, 예를 들어, 질화규소막을 형성하는 경우에는, Si 타겟을 사용하고, N2와 Ar 가스를 20:20의 유량비로 공급하고, 압력을 0.8 Pa로 하고, 전력을 3,000 W로 하고, 215℃의 성막 온도에서 성막한다.
이 유기 수지막(5061)과, 제1 무기 절연막(5060), 및 제2 무기 절연막(5062)으로 제1 층간절연막이 형성된다.
그 다음, 도 11(A)에 도시된 바와 같이, 건식 에칭법을 이용하여 유기 수지막(5061)의 개구부에서 게이트 절연막(5007), 제1 무기 절연막(5060), 및 제2 무기 절연막(5062)에 콘택트 홀을 형성한다.
이 콘택트 홀을 개구시킴으로써, 제1 불순물 영역(5017, 5019) 및 제4 불순물 영역(5052, 5057)의 일부가 노출된다. 이러한 건식 에칭의 조건은 게이트 절연막(5007), 제1 무기 절연막(5060), 제2 무기 절연막(5062)의 재료에 따라 적절히 설정된다. 본 실시예에서는, 게이트 절연막(5007)에 산화규소를 사용하고, 제1 무기 절연막(5060)에 산화질화규소를 사용하고, 제2 무기 절연막(5062)에 질화규소를 사용하기 때문에, 먼저, 질화규소로 된 제2 유기 절연막(5062)과 산화질화규소로 된 제1 무기 절연막(5060)을 에칭 가스로서 CF4, O2, He를 사용하여 에칭한다. 그 다음, 산화규소로 된 게이트 절연막(5007)을 CHF3를 사용하여 에칭한다.
이러한 건식 에칭 시에는, 용량용 제1 전극(5029)상의 제1 무기 절연막(5060)과 제2 무기 절연막(5062)이 유지 용량의 유전체로서 사용되기 때문에, 이들 막을 에칭되지 않도록 레지스트 마스크 등으로 보호한다.
또한, 유기 수지막(5061)이 에칭시 콘택트 홀에서 노출되는 것을 방지해야 한다.
그 다음, 제2 무기 절연막(5062) 위에 도전막을 형성하여 콘택트 홀을 덮은 후 패터닝하여, 제1 불순물 영역(5017, 5019)과 제4 불순물 영역(5052, 5057)에 접속되는 배선(5064∼5067), 외부 단자에 전기적으로 접속되는 인출용 배선(5068), 및 용량용 제2 전극(5069)을 형성한다. 유기 수지막(5061)의 개구부에서 용량용 제2 전극(5069)과 용량용 제1 전극(5029)이 제1 무기 절연막(5060) 및 제2 무기 절연막(5062)을 사이에 두고 서로 겹쳐 있는 부분에는 유지 용량(5070)이 형성된다.
본 실시예에서는, 제2 무기 절연막(5062) 위에 두께 100 nm의 Ti막, 두께 300 nm의 Al막, 두께 150 nm의 Ti막을 스퍼터링법으로 연속적으로 형성한 3층 구조로 된 도전막으로 배선(5064∼5067), 인출용 배선(5068), 및 용량용 제2 전극(5069)을 형성하지만, 본 발명은 이러한 구조에 한정되는 것은 아니다. 이들은 단층으로 된 도전막으로 형성되어도 좋고, 3층 이외의 복수 층으로 된 도전막으로 형성되어도 좋다. 또한, 사용하는 재료도 상기한 것에 한정되지 않는다.
예를 들어, Ti막을 형성한 후 Ti을 함유하는 Al막을 적층하여 형성한 도전막을 사용하여 형성하여도 좋고, Ti막을 형성한 후 W을 함유하는 Al막을 적층하여 형성한 도전막을 사용하여 형성하여도 좋다.
그 다음, 투명 도전막, 예를 들어, ITO막을 110 nm의 막 두께로 형성한 후 패터닝을 행하여, 배선(5067)과 접하는 화소 전극(5072)을 형성한다. 화소 전극(5072)을 배선(5067)과 접하도록 겹쳐 배치함으로써, 그들 사이의 콘택트를 실현한다. 또한, 산화인듐에 2∼20%의 산화아연(ZnO)을 혼합한 투명 도전막을 사용할 수도 있다. 이 화소 전극(5072)이 발광 소자의 양극이 된다(도 11(B)).
그 다음, 네거티브형 또는 포지티브형의 감광성 유기 수지를 형성하고, 개구할 부분을 노광시켜, 개구부를 가지는 제2 층간절연막(5073)을 형성한다. 이 공정에 의해, 화소 전극(5072)의 일부와 인출용 배선(5068)의 일부가 노출된다.
감광성 유기 수지의 사용에 의해 개구부의 단면을 곡선화시킬 수 있기 때문에, 후에 형성하는 전계발광층이나 음극의 커버리지가 만족스럽게 될 수 있고, 발광 면적이 감소되는 소위 쉬링크(shrink)라 불리우는 불량도 저감시킬 수 있다.
그 다음, 화소 전극(5072)과 인출용 배선(5068)의 노출부를 덮도록, RF 스퍼터링법을 이용하여 제2 층간절연막(5073) 위에 질화규소로 된 제3 층간절연막(5074)을 형성한다. 제3 층간절연막(5074)은 질화규소에 한정되지 않고, 제2 층간절연막(5073)에의 그리고 그로부터의 수분의 침입을 억제할 수 있는 것이라면, 질소를 함유하는 어느 무기 절연막이라도 사용 가능하다. 예를 들어, 질화규소, 질화 알루미늄, 산화질화 알루미늄을 사용할 수 있다.
그 다음, 제3 층간절연막(5074)을 패터닝하여, 제2 층간절연막(5073)의 개구부에서 화소 전극(5072)의 일부와 인출용 배선(5068)의 일부를 노출시킨다.
이 에칭 시에는, 제2 층간절연막(5073)이 콘택트 홀에서 노출되지 않도록 배치하는 것이 필요하다.
그 다음, 증착법에 의해 전계발광층(5075)을 형성하고, 또한, 증착법에 의해 음극(MgAg 전극)(5076)을 형성한다. 이때, 전계발광층(5075)과 음극(5076)을 형성하기 전에 화소 전극(5072)에 가열처리를 행하여 수분을 완전히 제거하는 것이 바람직하다. 본 실시예에서는, OLED의 음극으로서 MgAg 전극을 사용하나, 일 함수가 작은 도전막을 형성할 수 있는 것이라면 다른 공지의 재료를 사용하는 것도 가능하다. 예를 들어, Ca, Al, CaF, MgAg, 또는 AlLi를 사용할 수 있다.
AlLi를 음극으로서 사용하는 경우에는, 질소를 함유하는 제3 층간절연막(5074)에 의해, AlLi 중의 Li이 제3 층간절연막(5074)의 기판측으로 침입하는 것을 방지할 수 있다.
여기서, 고주파 방전을 이용한 스퍼터링법에 의해 형성되는 질화규소막의 리튬 차단 효과를 나타내는 데이터가 도 25(A) 및 도 25(B)에 나타내어져 있다. 도 25(A)는 고주파 방전을 이용한 스퍼터링법에 의해 형성한 질화규소막(RF-SP SiN으로 표기됨)을 유전체로 하는 MOS 구조의 C-V 특성을 나타낸다. "Li-딥(dip)"은 질화규소막 위에 리튬을 함유하는 용액이 스핀 코팅되어 있다는 것을 의미하고, 시험을 위해 질화규소막이 리튬으로 의도적으로 오염되었다는 것을 의미한다. 또한, 도 25(B)는 비교를 위해 플라즈마 CVD법에 의해 형성한 질화규소막(CVD SiN으로 표기됨)을 유전체로 하는 MOS 구조의 C-V 특성을 나타낸다. 도 25(B)의 데이터는 금속 전극으로서 알루미늄에 리튬이 첨가되어 있는 합금막을 사용한 경우이다. 상기 막들에 통상의 BT 시험을 적용한 결과(구체적으로는, 도 25(A)에 도시된 바와 같이, 1.7 MV의 전압 인가 외에 ±150℃의 온도에서 1시간 열처리를 행하였다), 고주파 방전을 이용한 스퍼터링법에 의해 형성한 질화규소막의 C-V 특성에서는 거의 변화가 관찰되지 않은 반면, 플라즈마 CVD법에 의해 형성하고 리튬으로 오염시킨 질화규소막의 C-V 특성에서는 큰 변화가 관찰되었다. 이들 데이터는, 고주파 방전을 이용한 스퍼터링법에 의해 형성한 질화규소막이 리튬 확산에 대한 차단 효과가 매우 효과적이라는 것을 나타낸다.
전계발광층(5075)으로서는, 공지의 재료를 사용할 수 있다. 본 실시예에서는, 전계발광층으로서 정공 수송층과 발광층으로 구성되는 2층 구조를 제공하나, 정공 주입층, 전자 주입층, 및 전자 수송층 중 임의의 것을 사용하는 것도 가능하다. 이의 조합과 관련하여 다양한 예가 보고되어 있고, 이러한 예들의 어느 구조라도 사용 가능하다.
예를 들어, SAlq, CAlq 등이 전자 수송층 또는 정공 차단층으로서 사용 가능하다.
전계발광층(5075)의 막 두께는 10∼400 nm(전형적으로는 60∼150 nm)이면 충분하고, 음극(5076)의 두께는 80∼200 nm(전형적으로는 100∼150 nm)이면 충분하다.
이와 같이 하여, 도 12(A)에 도시된 바와 같은 구조를 가지는 발광장치가 완성된다. 도 12(A)에서, 부호 5081은 화소부를 나타내고, 부호 5082는 구동회로 또는 다른 회로를 나타낸다. 화소 전극(5072), 전계발광층(5075), 음극(5076)이 서로 겹쳐 있는 부분이 OLED에 해당한다.
또한, 음극(5076)의 일부가 인출용 배선(5068)에 접속되어 있고, 인출용 배선(5068)은 FPC에 접속될 단자에 전기적으로 접속되어 있다. FPC에 접속될 부분(FPC 접속부)(5083)의 단면 구조가 도 12(B)에 도시되어 있다.
게이트 절연막(5007) 위에, 게이트 전극과 동일한 도전층으로부터 형성된 FPC용 전극(5085)이 형성된다. 그 다음, FPC용 전극(5085)을 유기 수지막(5061)의 개구부에서 제1 무기 절연막(5060)과 제2 무기 절연막(5062)에 형성된 콘택트 홀(5086)을 통해 인출용 배선(5068)에 접속시킨다.
그 다음, FPC용 전극(5085) 위에 유기 수지막(5061)의 개구부를 제공하고, 제1 무기 절연막(5060)과 제2 무기 절연막(5062)을 에칭에 의해 제거하여 FPC용 전극(5085)을 노출시킨다. 그 다음, 화소 전극(5072)과 동일한 투명 도전막으로부터 형성한 FPC용 단자(5084)를 FPC용 전극(5085) 위에 형성한다.
FPC용 단자(5084)에는, 이방성을 가지는 도전성 수지를 통해 FPC용 단자를 접속시킨다.
부호 5087은 기밀성이 높고, 가스 방출량이 적은 봉지(封止)재(5088)로 봉지되는 커버재를 나타낸다. 도 12(B)에 도시된 바와 같이, 커버재(5087)와 발광 소자가 형성되어 있는 소자 기판과의 접착력을 증대시키기 위해, 봉지재(5088)가 도포되어 있는 부분에서 제2 층간절연막(5073)에 복수의 개구부를 형성하여 요철을 제공하는 것이 좋다.
본 실시예에서 설명한 TFT의 구조 및 특정 제조방법은 단지 예에 불과하고, 본 발명이 이러한 구조에 한정되는 것은 아니다.
[실시예 2]
본 실시예에서는, 실시예 1에서 나타낸 발광장치와는 다른 단면 구조를 가지는 발광장치의 구조를 설명한다.
도 13(A)에 도시된 발광장치에서는, 제2 무기 절연막(7500)을 형성한 후, 콘택트 홀을 형성하기 전에 투명 도전막을 형성하고 패터닝하여, 화소 전극(7501)을 형성한다. 그 다음, 게이트 절연막(7502), 제1 무기 절연막(7503), 제2 무기 절연막(7500)을 유기 수지막(7504)의 개구부에서 에칭하여 콘택트 홀을 형성하고, TFT(7505)와 화소 전극(7501)을 전기적으로 접속하는 배선(7506)을 형성한다.
이와 같이 배선(7506)을 형성하기 전에 화소 전극(7501)을 형성함으로써, 배선(7506)의 형성 전에 화소 전극의 표면을 연마하는 공정을 실시할 수 있다.
도 13(B)에 도시된 발광장치에서는, 제2 무기 절연막(7510)을 형성한 후, 게이트 절연막(7512), 제1 무기 절연막(7513), 제2 무기 절연막(7510)을 유기 수지막(7514)의 개구부에서 에칭하여 콘택트 홀을 형성하고, TFT(7515)에 전기적으로 접속되는 배선(7516)을 형성한다.
그 다음, 제2 층간절연막(7517)을 형성하여 배선(7516)과 제2 무기 절연막(7510)을 덮는다. 제2 층간절연막(7515)은 포지티브형 감광성 유기 수지막일 수도 있고, 네거티브형 감광성 유기 수지막일 수도 있다. 도 13(B)의 경우, 제2 층간절연막(7517)은 포지티브형 아크릴을 사용하여 형성한다.
그 다음, 제2 층간절연막(7517)을 노광하여 제2 층간절연막(7517)에 개구부를 형성함으로써, 배선(7516)의 일부를 노출시킨다. 그 후, 제3 층간절연막(7518)을 제2 층간절연막(7517) 위에 형성하여 개구부를 덮고, 개구부에서 제3 층간절연막(7518)의 일부를 제거하여 배선(7516)의 일부를 노출시킨다. 이때, 제2 층간절연막(7517)이 개구부에서 노출되지 않도록 한다.
그 다음, 제3 층간절연막(7518) 위에 투명 도전막을 형성하고 패터닝하여, 배선(7516)에 접속되는 화소 전극(7519)을 형성한다.
도 13(C)에 도시된 발광장치는 제2 무기 절연막(7520) 위에 화소 전극(7521)을 형성한 후, 네거티브형 아크릴을 사용하여 제3 층간절연막(7522)을 형성하는 예를 나타내고 있다. 네거티브형 아크릴을 사용하여 제3 층간절연막(7522)을 형성하는 경우에는, 제3 층간절연막(7522)을 탈색시키는 목적의 노광을 행할 필요가 없다.
도 13(D)는 발광 소자의 전계발광층의 일부에 정공 주입층으로서 폴리티오펜(PEDOT)을 사용하는 경우에 그 PEDOT막을 패터닝에 의해 제거하는 예를 나타낸다.
폴리티오펜(PEDOT)은 일반적으로 스핀 코팅법을 이용하여 성막되기 때문에, 성막될 필요가 없는 부분까지도 성막되게 된다. 따라서, 화소 전극(7530) 위에 PEDOT막(7531)을 형성한 후, 증착용 마스크를 사용한 증착에 의해 발광층(7532)과 음극(7533)을 형성한다. 본 실시예에서는, 발광층으로서 파라페닐렌비닐렌(PPV)을 사용하지만, 증착법에 의해 형성할 수 있는 것이라면 어느 막도 사용 가능하다. 또한, 음극(7533)으로서 Ca을 사용하지만, 일 함수가 작은 재료이고 증착법에 의해 형성할 수 있는 것이라면 어느 재료도 사용 가능하다.
그 다음, 음극(7533)을 마스크로 하여 산소 플라즈마를 사용하여 PEDOT를 애싱(ashing) 처리하여 패터닝한다.
그 다음, 용량용 전극(7534)을 형성한다. 용량용 전극은 음극의 저항을 낮추기 위해 제공되는 전극이고, 음극의 재료보다 저항이 낮은 금속 재료로 이루어져 있다. 용량용 전극(7534)은 음극의 재료보다 저항이 낮은 금속 재료로 이루어진 도전막을 형성한 후, 이 도전막을 패터닝하여 형성된다.
그 다음, 용량용 전극(7534)과 음극(7533)을 전기적으로 접속하는 보호막(7535)을 증착용 마스크를 사용한 증착에 의해 형성된다. 보호막(7535)은 음극(7533)의 재료와 동일한 것일 수 있는 금속 재료로 이루어진다.
도 13(D)에는, 발광 소자의 음극을 마스크로 하여 정공 주입층을 패터닝하는 예를 나타낸다. 그러나, 본 실시예는 이러한 구조에 한정되지 않는다. 음극을 마스크로 하여 정공 주입층 이외의 전계발광층을 패터닝하는 것도 가능하다.
도 14(A)에 도시된 발광장치에서는, 제2 무기 절연막(7610)을 형성한 후, 음극의 재료보다 저항이 낮은 금속 재료로 이루어진 도전막을 형성하고 패터닝하여, 용량용 전극(7634)을 형성한다. 그 다음, 유기 수지막(7614)의 개구부에서 게이트 절연막(7612), 제1 무기 절연막(7613), 제2 무기 절연막(7610)을 에칭하여 콘택트 홀을 형성하고, TFT(7615)와 용량용 전극(7634)을 전기적으로 접속하는 배선(7616)을 형성한다.
배선(7616)은 전계발광층(7617)과 부분적으로 접촉하고, 음극으로서 작용한다.
도 14(B)에 도시된 발광장치에서는, 제2 무기 절연막(7701) 위에 음극(7700)을 형성한 후, 전계발광층(7702)과 ITO막(7703)을 형성한다. 이때, ITO막(7703)에 Li을 첨가하여 일 함수를 감소시킬 수 있다. 그 다음, ITO막(7704)을 형성하여, Li이 첨가된 ITO막(7703)을 새롭게 별도로 덮는다.
[실시예 3]
본 실시예에서는, 음극의 저항을 낮추기 위한 용량용 전극과, FPC의 단자에 접속되는 FPC용 단자와의 전기적 접속에 대해 설명한다.
도 15(A)는, 개구부를 가지는 제2 층간절연막(6200) 위에 제3 층간절연막(6201)을 형성한 후, 그 제3 층간절연막(6201) 위에 용량용 전극(6202)을 형성하는 시점에서의 발광장치의 단면도를 나타낸다. 용량용 전극(6202)은 후에 형성되는 음극의 재료보다 배선 저항이 낮은 재료로 형성된다.
제2 층간절연막(6200)의 개구부에 TFT의 게이트 전극(6203)과 동일한 도전막으로 형성되는 FPC용 전극(6204)을 형성한다. 또한, FPC용 전극(6204) 위에, 화소 전극(6206)과 동일한 투명 도전막으로 형성된 FPC용 단자(6205)를 형성한다.
도 15(A)의 시점에서, FPC용 단자(6205)는 FPC 접속부(6215)에서 제3 층간절연막(6201)으로 덮인다.
그 다음, 도 15(B)에 도시된 바와 같이, 제3 층간절연막(6201)의 일부를 에칭하여 제거함으로써, FPC용 단자(6205)와 화소 전극(6206)을 부분적으로 노출시킨다. 이때, 제2 층간절연막(6200)은 노출되지 않는다.
화소 전극(6206) 위에 전계발광층(6210)과 음극(6211)을 적층한 후, FPC용 단자(6205)와 음극(6211)을 전기적으로 접속하는 보호막(6212)을 형성한다.
상기한 구조에서는, 용량용 전극(6202)을 에칭에 의해 형성할 때, 화소 전극이 제3 층간절연막(6201)으로 덮이기 때문에, 화소 전극(6206)의 표면이 에칭에 의해 거칠어지는 것을 방지할 수 있다.
도 16은 본 실시예의 발광장치의 발광 소자들이 형성되는 기판(소자 전극)의 상면도를 나타낸다. 기판(830) 위에 화소부(831), 주사선 구동회로(832), 신호선 구동회로(833), FPC용 단자(6205)들이 형성되어 있는 상태가 도시되어 있다. FPC용 단자(6205)와 각 구동회로, 및 화소부에 형성된 전원선과 대향 전극이 인출용 배선(835)에 의해 접속되어 있다. 발광 소자는 스트라이프 형상으로 레이아웃되어 있는 인접하는 용량용 전극(6202)들 사이에 형성되어 있다.
또한, 필요하다면, CPU 또는 메모리가 형성되어 있는 IC칩을 COG(Chip on Glass)법 등에 의해 소자 기판위에 실장하여도 좋다.
[실시예 4]
본 실시예에서는, 화소부 및 구동회로와 동일한 기판 위에 콘트롤러가 형성되어 있는 발광장치의 구성을 설명한다.
본 실시예의 콘트롤러의 구성이 도 17에 도시되어 있다. 콘트롤러는 인터페이스(I/F)(650), 패널 링크 수신부(651), 위상 고정 루프(PLL)(652), 필드 프로그램가능 논리 장치(FPGA)(653), SDRAM(Synchronous Dynamic Random Access Memory)(654, 655), ROM(Read Only Memory)(657), 전압 조정 회로(658), 전원(659)으로 구성되어 있다. 또한, 본 실시예에서는 SDRAM을 사용하고 있으나, 고속 데이터의 기입 및 독출이 가능하다면, SDRAM 대신에 DRAM(Dynamic Random Access Memory)과 SRAM(Static Random Access Memory)을 사용하는 것도 가능하다.
패널 링크 수신부(651)에서는, 디지털 비디오 신호가 병렬-직렬 변환된 후 인터페이스(650)를 통해 반도체 표시장치에 입력되고, R, G, B의 각 색에 대응하는 디지털 비디오 신호로서 신호 변환부(653)에 입력된다.
또한, 패널 링크 수신부(651)에서는, 인터페이스(650)를 통해 반도체 표시장치에 입력된 다양한 신호에 의거하여 Hsync 신호, Vsync 신호, 클록 신호(CLK), 및 교류 전압(AC Cont)이 발생되고, 이 발생된 신호들은 신호 변환부(653)에 입력된다.
위상 고정 루프(652)는 반도체 표시장치에 입력되는 다양한 신호의 주파수와 신호 변환부(653)의 동작 주파수의 위상을 합치시키는 기능을 가지고 있다. 신호 변환부(653)의 동작 주파수는 반도체 표시장치에 입력되는 다양한 신호의 주파수와 동일할 필요는 없으나, 상호 동기화를 위해 신호 변환부(653)의 동작 주파수를 위상 고정 루프(652)에서 조정한다.
ROM(657)에는, 신호 변환부(653)의 동작을 제어하는 프로그램이 기억되어 있고, 이 프로그램에 따라 신호 변환부(653)가 동작한다.
신호 변환부(653)에 입력된 디지털 비디오 신호는 SDRAM(654, 655)에 일단 기입되어 보유된다. 신호 변환부(653)에서는, SDRAM(654)에 현재 보유되어 있는 모든 비트의 디지털 비디오 신호들 중, 모든 화소에 대응하는 디지털 비디오 신호들을 1 비트씩 판독하여 신호선 구동회로에 입력한다.
또한, 신호 변환부(653)에서는, 각 비트에 대응하는 OLED의 발광 기간의 길이에 대한 정보를 주사선 구동회로에 입력한다.
또한, 전압 조정 회로(658)는 각 화소의 OLED의 양극과 음극 사이의 전압을 신호 변환부(653)로부터 입력된 신호에 동기하여 조정한다. 전원(659)은 전압 조정 회로(658), 신호선 구동회로(660), 주사선 구동회로(661), 화소부(662)에 직류의 전원 전압을 공급한다.
콘트롤러가 가지고 있는 각종 회로들 중, 용량을 사용하여 제조될 수 있는 회로들, 예를 들어, PLL(652) 및 SDRAM(654, 655)에, 실시형태에서 설명한 구성을 가지는 용량을 사용할 수 있다. 또한, 패널 링크 수신부(651)는 용량을 사용하는 경우가 있고, 이 경우, 실시형태에서 설명한 구성을 가지는 용량이 사용될 수 있다. 또한, 전압 조정 회로(658)는 용량 분할형인 경우에 사용될 수 있다.
본 실시예는 실시예 1∼3과 임의로 조합하여 실시될 수도 있다.
[실시예 5]
본 실시예에서는, 본 발명의 반도체 표시장치의 일종인 액정 표시장치의 구조에 대하여 설명한다.
본 실시예의 액정 표시장치의 단면도가 도 18에 도시되어 있다. 도 18에서, 절연 표면 위에 TFT(9001)가 형성되어 있다. TFT(9001)는 탑 게이트형이고, 반도체막(9002), 그 반도체막(9002)에 접하여 있는 게이트 절연막(9003), 및 그 게이트 절연막(9003)에 접하여 있는 게이트 전극(9004)을 가지고 있다.
한편, 게이트 절연막(9003) 위에 형성되는 용량용 제1 전극(9007)은 게이트 전극(9004)과 동일한 도전막으로부터 형성될 수 있다.
또한, TFT(9001)와 용량용 제1 전극(9007)을 덮도록 제1 무기 절연막(9008)이 형성된다. 제1 무기 절연막(9008)은 질소를 함유하는 절연막이고, 후에 형성되는 유기 수지막에 비해 수분을 투과시키기 어려운 성질을 가지고 있다.
그 다음, 제1 무기 절연막(9008) 위에 감광성 유기 수지를 도포한 후, 그 감광성 유기 수지를 소성하고, 개구할 부분을 노광 및 현상함으로써, 개구부를 가지는 유기 수지막(9009)이 형성된다. 이때, 제1 무기 수지막(9008)의 일부가 개구부에서 노출된다.
그 다음, 유기 수지막(9009)과 개구부에서 노출된 제1 무기 절연막(9008)의 부분을 덮도록 제2 무기 절연막(9010)이 형성된다. 제1 무기 절연막(9008)과 마찬가지로, 제2 무기 절연막(9010)은 질소를 함유하는 절연막이고, 후에 형성되는 유기 수지막에 비해 수분을 투과시키기 어려운 성질을 가지고 있다.
그 다음, 유기 수지막(9009)의 개구부에서, 게이트 절연막(9003), 제1 무기 절연막(9008), 및 제2 무기 절연막(9010)에 대해 건식 에칭을 행하여, 반도체막(9002)의 일부가 노출되고, 콘택트 홀이 형성된다. 반도체막(9002)은 에칭 스토퍼로서의 효과를 가진다.
이때, 용량용 제1 전극(9007) 위에 존재하는 제1 무기 절연막(9008)과 제2 무기 절연막(9010)은 에칭되지 않도록 레지스트 마스크로 덮여 있다.
그 다음, 콘택트 홀을 덮도록 제2 무기 절연막(9010) 위에 도전막이 형성된다. 그 다음, 이 도전막을 에칭하여, 반도체막(9002)에 접속된 배선(9011)과 용량용 제2 전극(9012)이 형성된다. 용량용 제2 전극(9012)은 제1 무기 절연막(9008) 및 제2 무기 절연막(9010)을 사이에 두고 용량용 제1 전극(9007)과 겹쳐 있다. 이에 따라, 용량용 제2 전극(9012), 제1 무기 절연막(9008), 제2 무기 절연막(9010), 및 용량용 제1 전극(9007)에 의해 유지 용량(9013)이 형성된다.
그 다음, 배선(9011)과 용량용 제2 전극(9012)을 덮도록 제2 무기 절연막(9010) 위에 투명 도전막을 형성하고 패터닝하여, 화소 전극(9015)이 형성된다. 화소 전극(9015)은 배선(9011)들 중 하나와 용량용 제2 전극(9012)에 접속된다.
그 다음, 화소 전극(9015), 배선(9011), 및 용량용 제2 전극(9012)을 덮도록 제2 무기 절연막(9010) 위에 포지티브형 아크릴 수지를 도포하고 소성한 다음, 부분적으로 노광하고 현상하여, 개구부를 가지는 제3 층간절연막(9017)을 형성한다. 본 실시예에서는, 제3 층간절연막(9017)에 포지티브형 아크릴 수지를 사용하나, 네거티브형 아크릴 수지를 사용하는 것도 가능하다. 화소 전극(9015)은 개구부에서 노출되어 있다. 제3 층간절연막(9017)은 기판들 사이의 간격을 일정하게 유지시키기 위한 스페이서로서 사용되고, 그의 두께는 액정의 종류에 따르지만, 0.7 ㎛ 내지 수 ㎛ 정도가 바람직하다.
그 다음, 배향막(9018)이 형성된다. 액정 표시장치의 배향막으로는 통상 폴리이미드 수지가 사용된다. 배향막의 형성 후, 배향막에 대해 러빙 처리를 행하여 액정 분자가 소정의 일정한 프리틸트(pre-tilt)각을 가지고 배향되게 한다.
대향측의 대향 기판(9020) 위에는, 차광막(9021), 대향 전극(9022), 배향막(9023)이 형성된다. 차광막(9021)으로서는, Ti막, Cr막, Al막 등을 150 nm∼300 nm의 두께로 형성한다. 그 다음, 화소부, 구동회로들이 형성되어 있는 소자 기판, 및 대향 기판을 시일재(9024)에 의해 서로 접합한다. 시일재(9024)에는, 필러(filler)(도시되지 않음)를 혼입하여, 이 필러와 제3 층간절연막(9017)에 의해 두 기판이 균일한 간격으로 접합되게 한다. 그 다음, 두 기판 사이에 액정(9025)을 주입한다. 액정 재료로서는, 공지의 액정 재료를 사용할 수 있다. 예를 들어, TN 액정 외에, 전계에 대해 투과율이 연속적으로 변화하는 전기광학 응답성을 나타내는 무스레시홀드(no-threshold) 반강유전성 혼합 액정을 사용하는 것도 가능하다. 일부 무스레시홀드 반강유전성 혼합 액정은 V형 전기광학 응답성을 나타낸다. 이와 같이 하여, 도 18에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다.
본 실시예에서 설명한 액정 표시장치는 본 발명의 액정 표시장치의 일 예일 뿐이고, 본 발명이 도 18에 도시된 구조에 한정되는 것은 아니다.
본 실시예는 실시예 1∼4와 임의로 조합이 가능하다.
[실시예 6]
본 실시예에서는, 본 발명의 반도체 표시장치의 일종인 액정 표시장치의 구동회로의 구조에 대하여 설명한다.
도 19(A)는 본 실시예의 액티브 매트릭스형 액정 표시장치의 개략적인 블록도이고, 부호 501은 신호선 구동회로이고, 503은 주사선 구동회로이고, 504는 화소부이다.
신호선 구동회로(501)는 시프트 레지스터 회로(501-1), 래치 회로 A(501-2), 래치 회로 B(501-3), D/A 변환회로(DAC)(501-5)를 가지고 있다. 한편, 신호선 구동회로(501)는 버퍼 회로와 레벨 시프트 회로(이들 모두 도시되어 있지 않음)를 가지고 있다. 또한, 설명의 편의를 위해, DAC(501-5)에는 레벨 시프트 회로가 포함되어 있다.
또한, 부호 503은 주사선 구동회로이고, 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로를 가질 수 있다.
화소부(504)는 복수의 화소를 가지고 있다. 각 화소에는 스위칭 소자로서 작용하는 TFT가 배치되어 있다. 각 화소 TFT의 소스와 드레인 중 하나는 신호선에 접속되어 있고, 다른 하나는 화소 전극에 접속되어 있다. 또한, 게이트는 주사선에 전기적으로 접속되어 있다. 각 화소 TFT는 그에 전기적으로 접속되어 있는 화소 전극에 대한 비디오 신호의 공급을 제어한다. 비디오 신호가 각 화소 전극에 공급되고, 각 화소 전극과 대향 전극 사이에 끼어진 액정에 전압이 인가되어 액정이 구동된다.
먼저, 신호선 구동회로(501)의 동작을 설명한다. 시프트 레지스터 회로(501-1)에서, 디지털 비디오 신호가 래치 회로 A(501-2)에 의해 래치되는 타이밍을 제어하기 위한 타이밍 신호가, 입력되는 클록 신호 및 스타트 펄스에 의거하여 생성된다.
래치 회로 A(501-2)에서, 생성된 타이밍 신호에 동기하여 디지털 비디오 신호가 래치된다. 래치 회로 A(501-2)의 모든 스테이지에서 비디오 신호가 래치되면, 시프트 레지스터 회로(501-1)의 동작 타이밍에 따라 래치 회로 B(501-3)에 래치 신호가 공급된다. 이때, 래치 회로 A(501-2)에 의해 래치된 디지털 비디오 신호는 한꺼번에 래치 회로 B(501-3)로 전송되고, 래치 회로 B(501-3)의 모든 스테이지의 래치 회로들에 의해 래치된다.
래치 회로 B(501-3)로의 디지털 비디오 신호의 전송을 완료한 래치 회로 A(501-2)에서는, 디지털 비디오 신호가 시프트 레지스터 회로(501-1)로부터의 타이밍 신호에 의거하여 순차로 래치된다.
한편, 래치 회로 B(501-3)에서 래치된 디지털 비디오 신호는 D/A 변환회로(DAC)(501-5)에 공급된다. D/A 변환회로(DAC)(501-5)는 디지털 비디오 신호를 아날로그 비디오 신호로 변환하여, 각 신호선에 순차로 공급한다.
주사선 구동회로(503)에서는, 시프트 레지스터(도시되지 않음)로부터의 타이밍 신호가 버퍼 회로(도시되지 않음)와 대응 주사선에 공급된다. 1 라인분의 화소 TFT의 게이트 전극이 주사선에 접속되어 있고, 1 라인분의 모든 화소 TFT는 동시에 온(ON) 상태로 되어야 하기 때문에, 상기한 버퍼 회로에는 전류 용량이 큰 버퍼 회로가 사용된다.
이와 같이 하여, 주사선 구동회로로부터의 주사 신호에 의해 대응하는 화소 TFT의 스위칭이 행해지고, 신호선 구동회로로부터의 아날로그 비디오 신호(계조 전압)가 화소 TFT에 공급되어 액정 분자를 구동시킨다.
본 실시예의 액정 표시장치에서, D/A 변환회로(DAC)(501-5)는 용량 분할형이고, 실시형태에서 설명한 구조의 용량을 가지고 있다.
도 19(B)는 본 실시예의 D/A 변환회로(DAC)(501-5)의 회로도를 나타낸다. 도 19(B)에 도시된 DAC는 n비트(D0∼Dn -1)의 디지털 데이터를 취급할 수 있다. 여기서, D0는 최하위 비트(LSB)인 것으로 가정하고, Dn - 1는 최상위 비트(MSB)인 것으로 가정한다.
도 19(B)에 도시된 바와 같이, 본 발명의 DAC는 n비트 디지털 데이터(D0∼Dn-1)의 각 비트에 의해 제어되는 n개의 스위치(SW0∼SWn -1)와, 각 스위치(SW0∼SWn -1)에 접속된 용량(C, 2C, ..., 2m-1C, C, 2C, ..., 2n-m-1C), 및 2개의 리셋 스위치(Res1, Res2)를 가지고 있다. 이들 용량은 단위 용량(C)의 정수배의 용량값을 가진다. 또한, 이들 용량은 실시형태에서 나타낸 구조의 용량으로 형성되어 있다.
또한, 본 발명의 DAC는 하위 m 비트에 대응하는 회로부와 상위 n-m 비트에 대응하는 회로부를 접속시키는 용량(C)을 가지고 있다. 도 19(B)에 도시된 바와 같이, 하위 m 비트에 대응하는 회로부의 각 용량의 일단이 공통 접속단을 형성한다. 또한, 상위 n-m 비트에 대응하는 회로부의 각 용량의 일단도 공통 접속단을 형성한다. 용량(CL)은 출력(Vout)에 접속된 신호선의 부하 용량이다. 또한, 접지 전원을 VG라 한다. VG는 임의의 정(定)전원일 수도 있다.
본 발명의 DAC에는 전원(VH), 전원(VL), 오프셋 전원(VB), 전원(VA)이 접속되어 있다. VH > VL의 경우와 VH < VL의 경우, 출력(Vout)에는 역위상의 아날로그 신호들이 출력된다. 여기서, VH > VL인 경우의 출력을 정(定) 위상인 것으로 하고, VH < VL인 경우의 출력을 반전 위상인 것으로 한다.
스위치(SW0∼SWn -1)들은, 입력된 디지털 데이터(D0∼Dn -1)가 0(로우(Lo))일 때는 전원(VL)에 접속되고, 입력된 디지털 데이터(D0∼Dn -1)가 1(하이(Hi))일 때는 전원(VH)에 접속되도록 되어 있다. 리셋 스위치(Res1)는 전원(VB)으로부터 상위 n-m 비트에 대응하는 용량(C, 2C, ..., 2n-m-1C)으로의 전하의 충전을 제어하고, 리셋 스위치(Res2)는 전원(VA)으로부터 하위 m 비트에 대응하는 용량(C, 2C, ..., 2m-1C)으로의 전하의 충전을 제어한다.
리셋 스위치(Res2)의 일단을 전원(VL)에 접속하여, 전원(VA)로부터의 전압의 공급을 행하지 않도록 하여도 좋다.
본 실시예에서 설명한 신호선 구동회로와 주사선 구동회로는 액정 표시장치의 구동회로로서 사용되고 있으나, 이들 구동회로는 발광장치나 다른 반도체 표시장치의 구동회로로서 사용될 수도 있다.
[실시예 7]
본 발명의 반도체 표시장치는 화소부가 제공되어 있는 기판과 동일한 기판위에 CPU를 가질 수도 있다.
도 20(A)는 본 발명의 반도체 표시장치에 포함되는 반도체 회로의 일 예인 마이크로프로세서(3200)의 구성을 나타낸다. 마이크로프로세서(3200)는 다양한 회로로 구성되어 있다. 도 20(A)에서, 마이크로프로세서(3200)는 CPU 코어(3201), DRAM(3204), 클록 콘트롤러(3203), 캐시(cache) 메모리(3202), 캐시 콘트롤러(3205), 직렬 인터페이스(3206), 입출력(I/O) 포트(3207) 등으로 구성되어 있다. 도 20(A)에 도시된 마이크로프로세서는 간략화한 예이고, 실제의 마이크로프로세서는 그의 용도에 따라 다종다양한 구성을 가진다.
캐시 메모리(3202)와 DRAM(3204)에는 실시형태에서 설명한 구성을 가지는 유지 용량이 사용될 수 있다.
또한, 본 발명의 반도체 표시장치에 포함되는 반도체 회로의 하나로서, ASIC(Application Specific Integrated Circuit)와 같은, 용도를 특정한 IC도 포함된다.
도 20(B)는 ASIC들 중 하나인 폴리셀(polycell)형 표준 셀의 개념도를 나타낸다. 폴리셀형 표준 셀은, 셀들의 높이를 동일하게 하여 레이아웃 설계의 단(短) TAT화를 실현하도록 하는 것이다. 도 20(B)에 도시된 폴리셀형 표준 셀은 DRAM에 실시형태에서 설명한 유지 용량을 형성할 수 있다.
도 20(B)에 도시된 ASIC는 본 발명의 반도체 표시장치에 포함되는 반도체 회로의 일 예일 뿐이고, 본 발명이 이것에 한정되지 않는다.
[실시예 8]
본 발명에 의해 형성된 반도체 표시장치는 다양한 전자 기기에 적용될 수 있다. 이러한 전자 기기의 예로서는, 휴대형 정보 단말기(전자 책, 모바일 컴퓨터, 휴대 전화기 등), 비디오 카메라, 디지털 카메라, 퍼스널 컴퓨터, TV 수상기, 휴대 전화기, 투사형 표시장치 등을 들 수 있다. 이들 전자 기기의 구체예를 도 22(A)∼도 22(H)에 나타낸다.
도 22(A)는 표시장치로서, 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력단자(2005) 등을 포함한다. 본 발명의 표시장치는 본 발명의 반도체 표시장치를 표시부(2003)에 사용함으로써 완성된다. 이 표시장치는 퍼스널 컴퓨터용, TV 방송 수신용, 광고용의 모든 정보 표시용 표시장치를 포함한다.
도 22(B)는 디지털 스틸 카메라로서, 본체(2101), 표시부(2102), 수상부(2103), 조작 키(2104), 외부 접속 포트(2105), 셔터(2106) 등을 포함한다. 본 발명의 디지털 스틸 카메라는 본 발명의 반도체 표시장치를 표시부(2102)에 사용함으로써 완성된다.
도 22(C)는 랩탑 컴퓨터로서, 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함한다. 본 발명의 랩탑 컴퓨터는 본 발명의 반도체 표시장치를 표시부(2203)에 사용함으로써 완성된다.
도 22(D)는 모바일 컴퓨터로서, 본체(2301), 표시부(2302), 스위치(2303), 조작 키(2304), 적외선 포트(2305) 등을 포함한다. 본 발명의 모바일 컴퓨터는 본 발명의 반도체 표시장치를 표시부(2302)에 사용함으로써 완성된다.
도 22(E)는 기록 매체를 구비한 휴대형 화상 재생 장치(구체적으로는 DVD 플레이어)로서, 이 장치는 본체(2401), 케이스(2402), 표시부 A(2403), 표시부 B(2404), 기록 매체(DVD 등) 판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함한다. 표시부 A(2403)는 주로 화상 정보를 표시하고, 표시부 B(2404)는 주로 문자 정보를 표시한다. 또한, 기록 매체를 구비한 화상 재생 장치에는 가정용 게임기기 등도 포함된다. 본 발명의 휴대형 화상 재생 장치는 본 발명의 반도체 표시장치를 표시부 A(2403) 및 표시부 B(2404)에 사용함으로써 완성된다.
도 22(F)는 고글형 디스플레이(헤드 장착형 디스플레이)로서, 본체(2501), 표시부(2502), 아암(arm)부(2503) 등을 포함한다. 본 발명의 고글형 디스플레이는 본 발명의 반도체 표시장치를 표시부(2502)에 사용함으로써 완성된다.
도 22(G)는 비디오 카메라로서, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모콘 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609) 등을 포함한다. 본 발명의 비디오 카메라는 본 발명의 반도체 표시장치를 표시부(2602)에 사용함으로써 완성된다.
도 22(H)는 휴대 전화기로서, 본체(2701), 케이스(2702), 표시부(2703), 음성 입력부(2704), 음성 출력부(2705), 조작 키(2706), 외부 접속 포트(2707), 안테나(2708) 등을 포함한다. 본 발명의 휴대 전화기는 본 발명의 반도체 표시장치를 표시부(2703)에 사용함으로써 완성된다. 본 발명의 반도체 표시장치가 발광장치인 경우, 표시부(2703)는 흑색 배경에 백색 문자를 표시함으로써, 휴대 전화기의 소비전력을 억제할 수 있다.
이상과 같이, 본 발명의 적용 범위는 매우 넓어, 본 발명은 모든 분야의 전자 기기에 적용 가능하다. 본 실시예는 실시예 1∼실시예 7에서 나타낸 임의의 구성과 조합하여 실시 가능하다.
[실시예 9]
도 26(A)에 나타낸 사진은 비감광성 아크릴 수지막(막 두께 1.3 ㎛ 정도)에 건식 에칭 처리를 행하여 패턴화한 상태의 단면 SEM(주사형 전자 현미경) 사진이다. 도 26(B)는 도 26(A)의 모식도이다. 종래와 같이 비감광성 아크릴 수지막에 건식 에칭 처리를 행한 경우에는, 패턴의 상부에 곡면이 거의 형성되지 않고, 실질적으로 곡률 반경(R)이 없는 상단부가 된다. 또한, 패턴의 하부에서는 테이퍼각(접촉각)이 63°정도지만, 이 하단부에서도 곡면은 관찰되지 않는다.
다음에, 도 27(A)에 나타낸 사진은 포지티브형 감광성 아크릴 수지막(막 두께 2.0 ㎛ 정도)에 노광 및 현상 처리를 행하여 패턴화한 상태의 단면 SEM 사진이다. 도 27(B)는 도 27(A)의 모식도이다. 포지티브형 감광성 아크릴 수지막의 단면 형상은 현상액에 의한 에칭 처리 후 매우 완만한 곡면을 가지고, 곡률 반경(R)이 연속적으로 변화되었다. 또한, 접촉각으로서, 32°∼33°정도의 작은 값이 얻어진다. 즉, 그것은 도 1(B)에 나타낸 형상 그대로이고, 본 발명의 박막트랜지스터와 표시장치의 제조에서 매우 유용한 형상이라 할 수 있다. 물론, 접촉각의 값은 에칭 조건, 막 두께 등에 따라 달라지지만 상술한 바와 같이 30° < θ < 65°를 만족하면 된다.
다음에, 도 28(A)에 나타낸 사진은 네거티브형 감광성 아크릴 수지막(막 두께 1.4 ㎛ 정도)에 노광 및 현상 처리를 행하여 패턴화한 상태의 단면 SEM 사진이다. 도 28(B)는 도 28(A)의 모식도이다. 네거티브형 감광성 아크릴 수지막의 단면 형상은 현상액에 의한 에칭 처리 후 완만한 S자형 곡면을 가지고, 패턴의 상단부에서 소정의 곡률 반경(R)을 가지고 만곡되어 있다. 또한, 접촉각으로서, 47°정도의 값이 얻어진다. 이 경우에는 도 28(B)에서 W로 표시되는 꼬리(tail) 부분의 길이가 문제가 된다. 특히, 미세 가공이 요구되는 콘택트 홀(개구부)에서는, 이러한 꼬리 부분이 길게 되면, 하부층의 전극 또는 배선이 콘택트 홀에서 노출되지 않는 상태가 발생할 우려가 있고, 접촉 불량에 의한 단선(斷線)이 우려된다. 그러나, 이러한 꼬리 부분의 길이(W)가 1 ㎛ 이하(바람직하게는 콘택트 홀의 반경보다 작은 길이)이면, 단선의 가능성은 감소한다.
다음에, 도 29(A)에 나타낸 사진은 포지티브형 감광성 폴리이미드막(막 두께 1.5 ㎛ 정도)에 노광 및 현상 처리를 행하여 패턴화한 상태의 단면 SEM 사진이다. 도 29(B)는 도 29(A)의 모식도이다. 포지티브형 감광성 폴리이미드 수지막의 단면 형상은 현상액에 의한 에칭 처리 후 약간의 꼬리 부분(길이 W로 표시됨)과 만곡된 상단부를 가진다. 그러나, 그의 곡률 반경(R)은 작다.
상기한 단면 형상들을 관찰하면, 다음과 같은 사항을 고찰할 수 있다. 콘택트 홀(개구부)의 형성 후, 전극 또는 배선이 되는 금속막을 형성할 때, 스퍼터링법, 증착법 또는 CVD법이 사용된다. 박막을 구성하는 재료 분자들이 피형성면에 부착될 때, 그 재료 분자들은 안정한 자리를 찾기 위해 피형성면에서 이동하고, 콘택트 홀의 상단부와 같이 예각을 가지는 형상(돌출부가 되는 형상)의 부분에 모이기 쉽다는 것이 알려져 있다. 특히, 이러한 경향은 증착법에서 현저하다. 따라서, 개구부의 단면 형상이 도 26(A)에 나타낸 바와 같은 형상인 경우에는, 재료 분자가 개구부의 가장자리에 집중하기 때문에, 그 부분에서만 국부적으로 막 두께가 증가하여, 처마 형상의 돌출부가 형성된다. 이 돌출부는 후에 단선(계단 단절) 등의 불량의 원인이 되기 때문에 바람직하지 않다. 따라서, 도 26(A)에 나타낸 비감광성 아크릴 수지막과 도 29(A)에 나타낸 포지티브형 감광성 폴리이미드막은 커버리지의 관점에서 불리한 재료라 할 수 있다.
또한, 도 28(A) 및 도 29(A)에 나타낸 바와 같이, 콘택트 홀의 하단부에서 꼬리 부분이 형성되는 형위에서는, 그 꼬리 부분이 콘택트 홀의 바닥면을 덮어 접속 불량을 야기할 우려가 있기 때문에, 그러한 형상을 가지는 막은 접촉성의 관점에서 불리한 재료라 할 수 있다. 물론, 꼬리 부분의 길이가 1 ㎛ 이하(바람직하게는 콘택트 홀의 반경보다 작은 길이)이면, 문제는 없다.
8000: 절연면 8001: TFT
8002: 반도체막 8003: 게이트 절연막
8004: 게이트 전극 8005: 채널 형성 영역
8006: 불순물 영역 8007: 용량용 제1 전극
8008: 제1 무기 절연막 8009: 유기 수지막
8010: 제2 무기 절연막 8011: 배선
8012: 용량용 제2 전극 8013: 유지 용량

Claims (16)

  1. 승압 회로에 있어서,
    박막트랜지스터와,
    유지 용량을 포함하고,
    상기 박막트랜지스터는:
    게이트 전극과,
    적어도 채널 영역을 구비하는 반도체층과,
    상기 게이트 전극과 상기 반도체층 사이에 제1 절연막을 구비하고,
    상기 박막트랜지스터를 덮기 위한 제2 절연막과, 상기 제2 절연막은 제1 개구를 가지고,
    상기 제2 절연막 위에 제3 절연막을 구비하고, 상기 제3 절연막은 적어도 제2 개구를 가지고,
    상기 제1 개구는 상기 제2 개구와 중첩되어 있고,
    상기 유지 용량은:
    제1 도전막과, 상기 제1 도전막은 상기 게이트 전극과 동일한 재료이고,
    상기 제1 도전막 위에 상기 제2 절연막과,
    상기 제1 도전막과 제2 도전막 사이에 상기 제2 절연막이 개재되어 있는 상태에서 상기 제1 도전막 위에 상기 제2 도전막을 구비하고,
    상기 제2 도전막은 상기 제1 개구와 상기 제2 개구를 통하여 상기 반도체층에 전기적으로 접속되어 있는, 승압 회로.
  2. 승압 회로에 있어서,
    박막트랜지스터와,
    유지 용량을 포함하고,
    상기 박막트랜지스터는:
    게이트 전극과,
    적어도 채널 영역을 구비하는 반도체층과,
    상기 게이트 전극과 상기 반도체층 사이에 제1 절연막을 구비하고,
    상기 박막트랜지스터를 덮기 위한 제2 절연막과, 상기 제2 절연막은 제1 개구를 가지고,
    상기 제2 절연막 위의 제3 절연막과, 상기 제3 절연막은 적어도 제2 개구를 가지고,
    상기 제3 절연막 위에 제4 절연막을 구비하고, 상기 제4 절연막은 제3 개구를 가지고,
    상기 제1 개구와 상기 제3 개구는 상기 제2 개구와 중첩되어 있고,
    상기 유지 용량은:
    제1 도전막과, 상기 제1 도전막은 상기 게이트 전극과 동일한 재료이고,
    상기 제1 도전막 위에 상기 제2 절연막과,
    상기 제2 절연막 위에 상기 제4 절연막과,
    상기 제1 도전막과 제2 도전막 사이에 상기 제2 절연막과 상기 제4 절연막이 개재되어 있는 상태에서 상기 제1 도전막 위에 상기 제2 도전막을 구비하고,
    상기 제2 도전막은 상기 제1 개구, 상기 제2 개구, 상기 제3 개구를 통하여 상기 반도체층에 전기적으로 접속되어 있는, 승압 회로.
  3. 승압 회로에 있어서,
    박막트랜지스터와,
    유지 용량을 포함하고,
    상기 박막트랜지스터는:
    게이트 전극과,
    적어도 채널 영역을 구비하는 반도체층과,
    상기 게이트 전극과 상기 반도체층 사이에 제1 절연막을 구비하고,
    상기 박막트랜지스터를 덮기 위한 제2 절연막과, 상기 제2 절연막은 제1 개구를 가지고,
    상기 제2 절연막 위의 제3 절연막과, 상기 제3 절연막은 적어도 제2 개구를 가지고,
    상기 제3 절연막 위에 제4 절연막을 구비하고, 상기 제4 절연막은 제3 개구를 가지고,
    상기 제1 개구와 상기 제3 개구는 상기 제2 개구와 중첩되어 있고,
    상기 제4 절연막은 상기 제3 절연막의 상기 제2 개구 내에서 상기 제2 절연막과 접하고 있고,
    상기 유지 용량은:
    제1 도전막과, 상기 제1 도전막은 상기 게이트 전극과 동일한 재료이고,
    상기 제1 도전막 위에 상기 제2 절연막과,
    상기 제2 절연막 위에 상기 제4 절연막과,
    상기 제1 도전막과 제2 도전막 사이에 상기 제2 절연막과 상기 제4 절연막이 개재되어 있는 상태에서 상기 제1 도전막 위에 상기 제2 도전막을 구비하고,
    상기 제2 도전막은 상기 제1 개구, 상기 제2 개구, 상기 제3 개구를 통하여 상기 반도체층에 전기적으로 접속되어 있는, 승압 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제2 절연막은 무기 절연막인, 승압 회로.
  5. 제 4 항에 있어서,
    상기 무기 절연막은 질화 규소를 포함하는, 승압 회로.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 제4 절연막은 무기 절연막인, 승압 회로.
  7. 제 6 항에 있어서,
    상기 무기 절연막은 질화 규소를 포함하는, 승압 회로.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제3 절연막은 유기 수지막인, 승압 회로.
  9. 제 8 항에 있어서,
    상기 유기 수지막은 감광성인, 승압 회로.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제2 개구의 에지부의 단면이 곡선을 이루는, 승압 회로.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제3 절연막은 제4 개구를 더 구비하고,
    상기 제4 개구는 상기 제1 도전막 위에 형성되고,
    상기 제2 도전막은 상기 제4 개구 내에 구비된, 승압 회로.
  12. 제 11 항에 있어서,
    상기 제4 개구의 에지부의 단면이 곡선을 이루는, 승압 회로.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제2 개구 하부에서 상기 제2 개구의 에지는 상기 제1 개구의 상부에서 상기 제1 개구의 에지를 둘러싸는, 승압 회로.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제2 절연막의 상부 표면의 일부분은 상기 제2 개구의 내측에 있고 이때문에 상기 제2 절연막의 상기 상부 표면의 상기 일부분은 상기 제2 개구의 하부에서 상기 제3 절연막으로 덮여 있지 않은, 승압 회로.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제3 절연막은 상기 제2 개구 내에서 볼록한 내벽면을 가지고,
    상기 볼록한 내벽면의 곡률 반경은 계속하여 변화하는, 승압 회로.
  16. 제 15 항에 있어서,
    상기 볼록한 내벽면의 상기 곡률 반경은 3 내지 30 ㎛인, 승압 회로.
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