JPH0239541A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0239541A JPH0239541A JP63190795A JP19079588A JPH0239541A JP H0239541 A JPH0239541 A JP H0239541A JP 63190795 A JP63190795 A JP 63190795A JP 19079588 A JP19079588 A JP 19079588A JP H0239541 A JPH0239541 A JP H0239541A
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Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラインセンサーの駆動回路、アクティブマトリ
ックス型ＬＣＤ駆動回路等に使用される絶縁基板上に作
製される薄膜トランジスタ（以下、ＴＰＴという）で構
成された半導体装置に関する。
ックス型ＬＣＤ駆動回路等に使用される絶縁基板上に作
製される薄膜トランジスタ（以下、ＴＰＴという）で構
成された半導体装置に関する。
現在ＯＡ （オフィースオートメーション）機器の軽薄
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Ｓｉを用いたＣ０Ｄ（電荷結合素子）の組合せにより小
型化が進んだ。
短小化が急速に進んでいる。例えばファクシミリの送信
側装置として重要な画像読取装置は縮小光学系と単結晶
Ｓｉを用いたＣ０Ｄ（電荷結合素子）の組合せにより小
型化が進んだ。
そしで最近ではこの縮小光学系の不要な等倍センサーが
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはａ −５ｉ ： Ｈ等が用いられており
、絶縁基板上に形成されている。
主流となって来た。この等倍センサーのセンサーアレイ
の光導電層にはａ −５ｉ ： Ｈ等が用いられており
、絶縁基板上に形成されている。
そしてセンサーアレイからの信号を読み取る回路の実装
方法としては、外付のＬＳＩを用いる方法と、センサー
アレイトと同一基板上にＴＰＴを作り込む方法とがある
。デバイスの小型化という点を考慮すれば、前者よりも
後者の方法がはるかに有利である。 ＴＰＴのチャンネ
ルが形成される活性層の材料としてはａ−ＳＬやｐｏｌ
ｙ−５Ｌが用いられており、高速スイッチング速度が要
求される場合にはａ−５Ｌよりもキャリア移動度の大き
いｐｏｌｙ−Ｓｉが用いられている。
方法としては、外付のＬＳＩを用いる方法と、センサー
アレイトと同一基板上にＴＰＴを作り込む方法とがある
。デバイスの小型化という点を考慮すれば、前者よりも
後者の方法がはるかに有利である。 ＴＰＴのチャンネ
ルが形成される活性層の材料としてはａ−ＳＬやｐｏｌ
ｙ−５Ｌが用いられており、高速スイッチング速度が要
求される場合にはａ−５Ｌよりもキャリア移動度の大き
いｐｏｌｙ−Ｓｉが用いられている。
別の例としてＬＣＤ （液晶デイスプレィ）についても
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付ＬＳＩで駆動する場合に比べて、ＴＰＴを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。
同様のことがいえる。すなわち単純マトリックスデイス
プレィを外付ＬＳＩで駆動する場合に比べて、ＴＰＴを
組み込んだアクティブマトリックスデイスプレィの方が
画面サイズが同一の場合には、後者の方がデバイスサイ
ズははるかに小さくなり、また表示品位も上である。
ここで、これら等倍センサー、ＬＣＤ駆動回路に従来か
ら使用されているＴＰＴの一例を第２図に示す。この第
２図におけるＴＰＴは絶縁基板上上に活性層５、ゲート
絶縁膜４．ゲート電極６、ソース２、ドレイン３を形成
した後、層間絶縁膜７を堆積し、そして層間絶縁膜７に
コンタクトホールを開けた後、金属電極配線８を作製し
てなるものである。
ら使用されているＴＰＴの一例を第２図に示す。この第
２図におけるＴＰＴは絶縁基板上上に活性層５、ゲート
絶縁膜４．ゲート電極６、ソース２、ドレイン３を形成
した後、層間絶縁膜７を堆積し、そして層間絶縁膜７に
コンタクトホールを開けた後、金属電極配線８を作製し
てなるものである。
このようなＴＰＴにおいて、活性層にＬＰＣＶＤ法によ
り堆積したｐｏｌｙ−Ｓｉ薄膜を用いた場合、このｐｏ
ｌｙ−５Ｌは導電型がｎ−のためＮチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Ｐチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままＰチャンネルトランジス
タと組合せてＣＭＯＳシフトレジスタを構成した場合、
前述した様にＮチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。
り堆積したｐｏｌｙ−Ｓｉ薄膜を用いた場合、このｐｏ
ｌｙ−５Ｌは導電型がｎ−のためＮチャンネルトランジ
スタを作製した場合にデプレッション駆動タイプになる
。一方、Ｐチャンネルトランジスタはエンハンスメント
駆動する。そのため、このままＰチャンネルトランジス
タと組合せてＣＭＯＳシフトレジスタを構成した場合、
前述した様にＮチャンネルトランジスタのオン、オフ電
流値の比が小さいので、シフトレジスタの駆動周波数が
低い、消費電流が大きい等の問題が生じていた。
従来こうした問題を解決するために、Ｎチャンネルトラ
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をｎ−からｐ−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。
ンジスタの活性層にボロンをイオンインプランテーショ
ン法により注入して活性層の導電型をｎ−からｐ−にか
え、エンハンスメント駆動を実現していた。しかしなが
ら、この方法は装置コストが高い、スループットが低い
等の問題をかかえている。
本発明はＬＰＶＣＤ法により堆積したｐｏｌｙ−Ｓｉを
チャンネルを形成する活性層とする場合、これらρｏｌ
ｙ−Ｓｉはｎ−の導電型を有するが、これをＮチャンネ
ルトランジスタにおいてもｎ−からｐ−とせずにＣＭＯ
Ｓシフトレジスタを構成しても。
チャンネルを形成する活性層とする場合、これらρｏｌ
ｙ−Ｓｉはｎ−の導電型を有するが、これをＮチャンネ
ルトランジスタにおいてもｎ−からｐ−とせずにＣＭＯ
Ｓシフトレジスタを構成しても。
前述の問題点を有しない半導体装置を提供することを目
的とするものである。
的とするものである。
本発明は絶縁基板上に作製された薄膜トランジスタで構
成される半導体装置において、各薄膜トランジスタのチ
ャンネルを形成する活性層がｎ−ｐｏｌｙ−５ｉであり
、かつソース、ドレイン部分のコンタクトホール面積が
Ｎチャンネルトランジスタの方がＰチャンネルトランジ
スタよりも小さいか、あるいはソース、ドレインコンタ
クト部分に使われる電極材料がＡｌ−２〜３％ｉｔ％Ｓ
ｉであることを特徴とするものである。
成される半導体装置において、各薄膜トランジスタのチ
ャンネルを形成する活性層がｎ−ｐｏｌｙ−５ｉであり
、かつソース、ドレイン部分のコンタクトホール面積が
Ｎチャンネルトランジスタの方がＰチャンネルトランジ
スタよりも小さいか、あるいはソース、ドレインコンタ
クト部分に使われる電極材料がＡｌ−２〜３％ｉｔ％Ｓ
ｉであることを特徴とするものである。
このような本発明は、Ｎチャンネルトランジスタおよび
Ｐチャンネルトランジスタの両方のチャンネルを形成す
る活性層がｎ−ｐｏｌｙ−５ｉであっても、Ｎチャンネ
ルＴＰＴのしきい値電圧以下のゲート電圧領域における
コンタクト抵抗を大きくすることにより、Ｎチャンネル
ＴＰＴのオフ電流値の低下、オン／オフ電流比の増大が
もたらされることを知見したことに基づいて完成された
ものである。
Ｐチャンネルトランジスタの両方のチャンネルを形成す
る活性層がｎ−ｐｏｌｙ−５ｉであっても、Ｎチャンネ
ルＴＰＴのしきい値電圧以下のゲート電圧領域における
コンタクト抵抗を大きくすることにより、Ｎチャンネル
ＴＰＴのオフ電流値の低下、オン／オフ電流比の増大が
もたらされることを知見したことに基づいて完成された
ものである。
そのための手段として、本発明ではソース、ドレイン部
分のコンタクトホール面積をＮチャンネルトランジスタ
の方がＰチャンネルトランジスタよりも小さくするか、
もしくはソース、ドレインコンタクト部分に使われる電
極材料をＡｌ１−２〜３ｗｔ％Ｓｉとする。
分のコンタクトホール面積をＮチャンネルトランジスタ
の方がＰチャンネルトランジスタよりも小さくするか、
もしくはソース、ドレインコンタクト部分に使われる電
極材料をＡｌ１−２〜３ｗｔ％Ｓｉとする。
第１図は本発明の一実施例を示すものである。
この第１図において、島状に形成したＰチャンネルＴＦ
Ｔ用ｎ−ｐｏｌｙ−Ｓｉ活性層９、ＮチャンネルＴＦＴ
用ロー ｐｏｌｙ−５ｉ活性層１０の中央にゲート電極
１１が、またその左右にセルファラインでソース領域１
２、ドレイン領域１３が設けられている。そして、Ｐチ
ャンネルＴＰＴのコンタクトホール１４がＮチャンネル
ＴＰＴのコンタクトホール１５よりも面積が大きくなる
よう形成されている。通常。
Ｔ用ｎ−ｐｏｌｙ−Ｓｉ活性層９、ＮチャンネルＴＦＴ
用ロー ｐｏｌｙ−５ｉ活性層１０の中央にゲート電極
１１が、またその左右にセルファラインでソース領域１
２、ドレイン領域１３が設けられている。そして、Ｐチ
ャンネルＴＰＴのコンタクトホール１４がＮチャンネル
ＴＰＴのコンタクトホール１５よりも面積が大きくなる
よう形成されている。通常。
ＰチャンネルＴＰＴのコンタクトホール１４の面積は８
Ｘ８μｍ２程度であるが、ＮチャンネルＴＰＴのコンタ
クトホール１５の面積はこれよりも３０〜５０％減程度
とすることが望ましい。
Ｘ８μｍ２程度であるが、ＮチャンネルＴＰＴのコンタ
クトホール１５の面積はこれよりも３０〜５０％減程度
とすることが望ましい。
上記の第１図ではＮチャンネルＴＰＴのコンタクトホー
ル面積をＰチャンネルＴＰＴのそれより小さくしたが、
ＮチャンネルＴＰＴのしきい値電圧以下のコンタクト抵
抗を大きくするその他の手段として、コンタクト電極１
６の材料としてＡｌ−２〜３ｗｔ％Ｓｉを用いることが
できる。この場合、Ａｌに添加されるＳｉ含量が２ｗｔ
％未満では、コンタクト抵抗が小さく、Ｎチャンネルト
ランジスタはエンハンスメント駆動せず、逆に３ｗｔ％
を越えると、コンタクト抵抗が大きくなり５十分なオン
電流がとれなくなるため、２〜３ｗｔ％の添加が必要で
ある。なお、電極材料としてこのＡｌ−２〜３ｗｔ％Ｓ
ｉを用いるとともに、コンタクトホール面積を第１図実
施例のようにしてもよい。
ル面積をＰチャンネルＴＰＴのそれより小さくしたが、
ＮチャンネルＴＰＴのしきい値電圧以下のコンタクト抵
抗を大きくするその他の手段として、コンタクト電極１
６の材料としてＡｌ−２〜３ｗｔ％Ｓｉを用いることが
できる。この場合、Ａｌに添加されるＳｉ含量が２ｗｔ
％未満では、コンタクト抵抗が小さく、Ｎチャンネルト
ランジスタはエンハンスメント駆動せず、逆に３ｗｔ％
を越えると、コンタクト抵抗が大きくなり５十分なオン
電流がとれなくなるため、２〜３ｗｔ％の添加が必要で
ある。なお、電極材料としてこのＡｌ−２〜３ｗｔ％Ｓ
ｉを用いるとともに、コンタクトホール面積を第１図実
施例のようにしてもよい。
このように構成されるＴＰＴからなるＣＭＯＳシフトレ
ジスタは従来のものに比べて、駆動周波数が高く、消費
電流が小さくなる。
ジスタは従来のものに比べて、駆動周波数が高く、消費
電流が小さくなる。
このようなＴＰＴの作製例を第３図に従って説明する。
例１
（１） 表面を十分に研磨した透明石英ガラス（５０
＋＋ｏｅＸ２５０ｍｍＸ１．６ｍｍｔ） １７を十分に
洗浄した後、ＬＰＣＶＤ法により活性層となるｎ−ｐｏ
ｌｙ−Ｓｉ薄膜を（１７００人の厚さで）製膜する。条
件は以下の通りである。
＋＋ｏｅＸ２５０ｍｍＸ１．６ｍｍｔ） １７を十分に
洗浄した後、ＬＰＣＶＤ法により活性層となるｎ−ｐｏ
ｌｙ−Ｓｉ薄膜を（１７００人の厚さで）製膜する。条
件は以下の通りである。
基板温度 ６２９℃
ＳｉＨ，流量 １４５ ＳＣＣＭ圧力
０．１３ Ｔｏｒｒ （２） ｐｏｌｙ−Ｓｉ活性層１８をパターニングに
より形成する（第３図（ａ）参照）。
０．１３ Ｔｏｒｒ （２） ｐｏｌｙ−Ｓｉ活性層１８をパターニングに
より形成する（第３図（ａ）参照）。
（３） ｐｏｌｙ−Ｓｉ活性層を乾燥酸素中で熱酸化
し、１３００人の厚さのゲート絶縁膜１９を形成する。
し、１３００人の厚さのゲート絶縁膜１９を形成する。
酸化条件は以下の通りである。
挿入・とり出し温度 ６００℃熱酸化温度
１０５０℃昇温速度 ３℃／ｍ１ｎ （４） ｐｏｌｙ−Ｓｉゲート電極２０ ヲＬＰＣＶ
Ｄ法ニョＩＪ 約５０００人の厚さで堆積する。
１０５０℃昇温速度 ３℃／ｍ１ｎ （４） ｐｏｌｙ−Ｓｉゲート電極２０ ヲＬＰＣＶ
Ｄ法ニョＩＪ 約５０００人の厚さで堆積する。
（５）ρｏｌｙ−５ｉゲート電極２０およびゲート絶縁
膜１９を所定のチャンネル長でバターニングする（第３
図（ｂ）参照）。
膜１９を所定のチャンネル長でバターニングする（第３
図（ｂ）参照）。
（６） ＰＳＧ （ＮチャンネルＴＰＴ作製の場合）
膜あるいはＢＳＧ（ＰチャンネルＴＰＴ作製の場合）膜
を塗布法により堆積後、熱拡散により、ソース２Ｉ、ド
レイン２２領域をセルファラインで形成後、拡散源とな
ったＰＳＧ膜あるいはＢＳＧ膜を除去する（第３図（ｃ
）参照）。
膜あるいはＢＳＧ（ＰチャンネルＴＰＴ作製の場合）膜
を塗布法により堆積後、熱拡散により、ソース２Ｉ、ド
レイン２２領域をセルファラインで形成後、拡散源とな
ったＰＳＧ膜あるいはＢＳＧ膜を除去する（第３図（ｃ
）参照）。
（７） ＬＰＣＶＤ法によりＰＳＧ膜２３を１μｍの
厚さで堆積し層間絶縁膜とする（第３図（ｄ）参照）。
厚さで堆積し層間絶縁膜とする（第３図（ｄ）参照）。
製膜条件は以下の通りである。
基板温度 ４３０℃ＳｉＨ４流量
８８ ＳＣＣＭＯ，Ｉｆ
２００＃ＰＨ，３ｎ 圧力 ０．２０ Ｔｏｒｒ （８） コンタクトホール２４をあけ、ソース、ドレ
インからＡｌ電極配ｔｓ２５を取り出す（第３図（ａ）
参照）。
８８ ＳＣＣＭＯ，Ｉｆ
２００＃ＰＨ，３ｎ 圧力 ０．２０ Ｔｏｒｒ （８） コンタクトホール２４をあけ、ソース、ドレ
インからＡｌ電極配ｔｓ２５を取り出す（第３図（ａ）
参照）。
コンタクトホールサイズは
ＰチャンネルＴＰＴ ８μｍＸ８μｍＮチャンネルＴ
ＰＴ ４μｍＸ４μｍ（９） プラズマ水素処理を
行なう。
ＰＴ ４μｍＸ４μｍ（９） プラズマ水素処理を
行なう。
条件は以下の通りである。
基板温度
Ｈ２流量
圧力
ＲＦパワー
時 間
３５０℃
１００３ＣＣＭ
１、ＯＴｏｒｒ
２４０ Ｗ （１３，５６ＭＨｚ）
５ ｍｉｎ
例２
例１のプロセス（８）において、電極配線２５としてＡ
Ｑ−２，５ｗｔ％Ｓｉを用いた。
Ｑ−２，５ｗｔ％Ｓｉを用いた。
以上述べたプロセスにより作製したＮチャンネルＴＰＴ
およびＰチャンネルＴＰＴでＣＭＯ３でシフトレジスタ
を構成したところ、最高駆動周波数は２ ＭＨｚ以上で
消費電流も十分に小さかった。
およびＰチャンネルＴＰＴでＣＭＯ３でシフトレジスタ
を構成したところ、最高駆動周波数は２ ＭＨｚ以上で
消費電流も十分に小さかった。
以上のような本発明では、ＮチャンネルＴＰＴのコンタ
クトホールサイズをＰチャンネルのそれより小さくし、
あるいはコンタクト電極材料にＡｌ−２〜３ｗｔ％Ｓｉ
をもちいているため、各トランジスタともエンハンスメ
ント駆動し、しきい値電圧以下のゲート電圧領域におけ
るコンタクト抵抗を大きくし、ＮチャンネルＴＰＴのオ
フ電流を十分に下げることができる。その結果、側Ｏ８
でシフトレジスタを構成した場合、その最高駆動周波数
は従来のものと比べて、大幅に向上した。
クトホールサイズをＰチャンネルのそれより小さくし、
あるいはコンタクト電極材料にＡｌ−２〜３ｗｔ％Ｓｉ
をもちいているため、各トランジスタともエンハンスメ
ント駆動し、しきい値電圧以下のゲート電圧領域におけ
るコンタクト抵抗を大きくし、ＮチャンネルＴＰＴのオ
フ電流を十分に下げることができる。その結果、側Ｏ８
でシフトレジスタを構成した場合、その最高駆動周波数
は従来のものと比べて、大幅に向上した。
第１図は本発明の一実施例を示す平面説明図である。
第２図は従来のＴＰＴの一例を示す断面図である。
第３図は本発明におけるＴＰＴを作製する工程の一例を
示す説明図である。 ５・・・活性層 ６，１１．２０・・・ゲ
ート電極７・・・層間絶縁膜 ８・・・金属電
極配線９− Ｐｃｈ ＴＦＴ活性層 １Ｏ−Ｎｃｈ
ＴＦＴ活性層１４・・・Ｐｃｈ ＴＦＴコンタクトホ
ール１５・・・Ｎｃｈ ＴＦＴコンタクトホール１６・
・・コンタクト電極 １７・・・透明石英ガラス１
８−ｎ−ｐｏｌｙ−５Ｌ活性層 ２３−ＰＳＧ膜２４
・・・コンタクトホール ２５・・・ｌｌ電極配線１
・・・絶縁基板 ３．１３．２２・・・ドレイン ２．１２．２１・・・ソース ４．１９・・・ゲート絶縁膜
示す説明図である。 ５・・・活性層 ６，１１．２０・・・ゲ
ート電極７・・・層間絶縁膜 ８・・・金属電
極配線９− Ｐｃｈ ＴＦＴ活性層 １Ｏ−Ｎｃｈ
ＴＦＴ活性層１４・・・Ｐｃｈ ＴＦＴコンタクトホ
ール１５・・・Ｎｃｈ ＴＦＴコンタクトホール１６・
・・コンタクト電極 １７・・・透明石英ガラス１
８−ｎ−ｐｏｌｙ−５Ｌ活性層 ２３−ＰＳＧ膜２４
・・・コンタクトホール ２５・・・ｌｌ電極配線１
・・・絶縁基板 ３．１３．２２・・・ドレイン ２．１２．２１・・・ソース ４．１９・・・ゲート絶縁膜
Claims (1)
- １、絶縁基板上に作製された薄膜トランジスタで構成さ
れる半導体装置において、各薄膜トランジスタのチャン
ネルを形成する活性層がｎ＾−ｐｏｌｙ−Ｓｉであり、
かつソース、ドレイン部分のコンタクトホール面積がＮ
チャンネルトランジスタの方がＰチャンネルトランジス
タよりも小さいか、あるいはソース、ドレインコンタク
ト部分に使われる電極材料がＡｌ−２〜３ｗｔ％Ｓｉで
あることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190795A JPH0239541A (ja) | 1988-07-29 | 1988-07-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190795A JPH0239541A (ja) | 1988-07-29 | 1988-07-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239541A true JPH0239541A (ja) | 1990-02-08 |
Family
ID=16263868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190795A Pending JPH0239541A (ja) | 1988-07-29 | 1988-07-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239541A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6960786B2 (en) | 2002-05-13 | 2005-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US6992332B2 (en) | 2002-05-15 | 2006-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method for manufacturing the same |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US7148510B2 (en) | 2002-04-15 | 2006-12-12 | Semiconductor Energy Laboratory Co. Ltd. | Electronic apparatus having a protective circuit |
| US7242021B2 (en) | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1988
- 1988-07-29 JP JP63190795A patent/JPH0239541A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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