JPH06232160A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06232160A JPH06232160A JP3393193A JP3393193A JPH06232160A JP H06232160 A JPH06232160 A JP H06232160A JP 3393193 A JP3393193 A JP 3393193A JP 3393193 A JP3393193 A JP 3393193A JP H06232160 A JPH06232160 A JP H06232160A
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- thin film
- film
- film transistor
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Abstract
(57)【要約】
【目的】 オフセット構造を有する薄膜トランジスタに
おいて、ゲート電極とドレイン電極との間及び、ゲート
電極とソース電極との間に、均一なオフセット長が得ら
れる薄膜トランジスタの製造方法を提供する。 【構成】 ゲート電極６の側壁に、折出条件を設定する
ことにより膜厚を容易に制御可能な金属膜（金属酸化
膜）８を析出形成し、この金属膜（金属酸化膜）８をマ
スクとして島状半導体層３のオフセット領域１２，１３
のオフセット長を決めることにより、析出厚みをゲート
電極６の両側で均一とするとともに、ゲート電極６の両
側のオフセット長を均一化させることができる。
おいて、ゲート電極とドレイン電極との間及び、ゲート
電極とソース電極との間に、均一なオフセット長が得ら
れる薄膜トランジスタの製造方法を提供する。 【構成】 ゲート電極６の側壁に、折出条件を設定する
ことにより膜厚を容易に制御可能な金属膜（金属酸化
膜）８を析出形成し、この金属膜（金属酸化膜）８をマ
スクとして島状半導体層３のオフセット領域１２，１３
のオフセット長を決めることにより、析出厚みをゲート
電極６の両側で均一とするとともに、ゲート電極６の両
側のオフセット長を均一化させることができる。
Description
【０００１】
【産業上の利用分野】本発明は絶縁性基板上に形成する
薄膜トランジスタの製造方法に係り、特に、ソース，ド
レイン電極近傍部分のゲート電極を除いたオフセット・
ゲート電極構造の薄膜トランジスタにおけるオフセット
領域の形成方法に関する。
薄膜トランジスタの製造方法に係り、特に、ソース，ド
レイン電極近傍部分のゲート電極を除いたオフセット・
ゲート電極構造の薄膜トランジスタにおけるオフセット
領域の形成方法に関する。
【０００２】
【従来の技術】画像入出力装置の小型化及び高機能化を
図るため、前記画像入出力装置の駆動回路には、大面積
基板に多数の素子を同時に形成できる薄膜トランジスタ
（ＴＦＴ）が使用されている。前記基板として安価なガ
ラス板を使用可能とするため、薄膜トランジスタの半導
体膜としては、ＴＦＴの作製プロセスを６００℃以下に
抑え、且つ高移動度及び低オフ電流が得られるＴＦＴ性
能が望まれていた。その理由としては、ガラス基板の耐
熱温度は、熱歪を考慮すると最高で６００℃位と考えら
れ、しかも、画像入出力装置の駆動回路の高駆動能力を
確保及び、ゲート・ターンオフ時のオフ特性の確保のた
めである。
図るため、前記画像入出力装置の駆動回路には、大面積
基板に多数の素子を同時に形成できる薄膜トランジスタ
（ＴＦＴ）が使用されている。前記基板として安価なガ
ラス板を使用可能とするため、薄膜トランジスタの半導
体膜としては、ＴＦＴの作製プロセスを６００℃以下に
抑え、且つ高移動度及び低オフ電流が得られるＴＦＴ性
能が望まれていた。その理由としては、ガラス基板の耐
熱温度は、熱歪を考慮すると最高で６００℃位と考えら
れ、しかも、画像入出力装置の駆動回路の高駆動能力を
確保及び、ゲート・ターンオフ時のオフ特性の確保のた
めである。
【０００３】高移動度化のためには、薄膜トランジスタ
のpoly-Si薄膜として、アモルファスシリコン（ａ−Ｓ
ｉ）をレーザを用いた瞬間加熱により溶融結晶化したpo
ly-Si薄膜が適していることが知られている（IEEE Elec
tron Devices Letters vol.EDL-7, no.5,pp.276〜278(1
986)）。一方、poly-Si薄膜の膜中には多数の粒界が存
在し、粒界に存在する電気的トラップを介してのキャリ
アの電界放出により、オフ電流が大きくなり実用上に問
題があった。
のpoly-Si薄膜として、アモルファスシリコン（ａ−Ｓ
ｉ）をレーザを用いた瞬間加熱により溶融結晶化したpo
ly-Si薄膜が適していることが知られている（IEEE Elec
tron Devices Letters vol.EDL-7, no.5,pp.276〜278(1
986)）。一方、poly-Si薄膜の膜中には多数の粒界が存
在し、粒界に存在する電気的トラップを介してのキャリ
アの電界放出により、オフ電流が大きくなり実用上に問
題があった。
【０００４】薄膜トランジスタは、図６に示すように、
絶縁性基板６１上に島状半導体薄膜６２，ゲート絶縁膜
６３，ゲート電極６４を順次形成し、前記島状半導体膜
６２中において、ゲート電極６４直下にチャネル領域６
５を形成するとともに、チャネル領域６５を挟むように
対向するソース電極６６及びドレイン電極６７を形成し
て構成されている。半導体薄膜６２をpoly-Si薄膜で形
成した場合、前記オフ電流に大きく影響を与えるのは、
チャネル領域６５のドレイン電極６７近傍の電界であ
り、この強電界のために発生するフィールド・エンハン
スト・エミッションによる電流がオフ電流の殆どを占め
ている。
絶縁性基板６１上に島状半導体薄膜６２，ゲート絶縁膜
６３，ゲート電極６４を順次形成し、前記島状半導体膜
６２中において、ゲート電極６４直下にチャネル領域６
５を形成するとともに、チャネル領域６５を挟むように
対向するソース電極６６及びドレイン電極６７を形成し
て構成されている。半導体薄膜６２をpoly-Si薄膜で形
成した場合、前記オフ電流に大きく影響を与えるのは、
チャネル領域６５のドレイン電極６７近傍の電界であ
り、この強電界のために発生するフィールド・エンハン
スト・エミッションによる電流がオフ電流の殆どを占め
ている。
【０００５】そこで、前記フィールド・エンハンスト・
エミッションによる電流を低減させるため、ソース，ド
レイン電極近傍のゲート電極を除去したオフセット・ゲ
ート電極構造の薄膜トランジスタが提案されている（例
えば、特開平３−６４９７１号公報参照）。この薄膜ト
ランジスタは、チャネル領域とドレイン領域との間に高
抵抗領域を設けることにより、ドレイン領域近傍の電界
を低減させる。
エミッションによる電流を低減させるため、ソース，ド
レイン電極近傍のゲート電極を除去したオフセット・ゲ
ート電極構造の薄膜トランジスタが提案されている（例
えば、特開平３−６４９７１号公報参照）。この薄膜ト
ランジスタは、チャネル領域とドレイン領域との間に高
抵抗領域を設けることにより、ドレイン領域近傍の電界
を低減させる。
【０００６】この薄膜トランジスタは図５に示すような
製造プロセスで作製される。絶縁基板５１上に半導体を
堆積したのちパターニングし、島状の半導体層５２を形
成する。その後、ゲート絶縁膜５３を堆積し、ゲート電
極膜を堆積及びパターニングしてゲート電極５４を形成
する。次に、半導体層５２のチャネル領域５５及びオフ
セット領域となる部分を覆うようにドーピング・マスク
７０を形成する。続いて、イオン・ドーピング若しくは
イオン注入法により、ドーピング・マスク７０で覆われ
ない半導体層５２部分に高濃度の不純物を導入してソー
ス電極５６及びドレイン電極５７を形成する。そして、
ドーピング・マスク７０を除去し、ゲート電極５４直下
のチャネル領域５５と、ソース電極５６及びドレイン電
極５７との間に高抵抗領域となるオフセット領域５８，
５９を有する薄膜トランジスタを得る。
製造プロセスで作製される。絶縁基板５１上に半導体を
堆積したのちパターニングし、島状の半導体層５２を形
成する。その後、ゲート絶縁膜５３を堆積し、ゲート電
極膜を堆積及びパターニングしてゲート電極５４を形成
する。次に、半導体層５２のチャネル領域５５及びオフ
セット領域となる部分を覆うようにドーピング・マスク
７０を形成する。続いて、イオン・ドーピング若しくは
イオン注入法により、ドーピング・マスク７０で覆われ
ない半導体層５２部分に高濃度の不純物を導入してソー
ス電極５６及びドレイン電極５７を形成する。そして、
ドーピング・マスク７０を除去し、ゲート電極５４直下
のチャネル領域５５と、ソース電極５６及びドレイン電
極５７との間に高抵抗領域となるオフセット領域５８，
５９を有する薄膜トランジスタを得る。
【０００７】
【発明が解決しようとする問題点】しかしながら、上記
製造プロセスによれば、ドーピング・マスク７０の形成
はマスク合わせによって位置決めされるので、マスクの
位置合せがずれると、ゲート電極５４端からドレイン電
極５７端までの距離ｄ1若しくはゲート電極５４端から
ソース電極５６端までの距離ｄ2、すなわちオフセット
長が変動する。その結果、ソース電極５６近傍の電界及
びドレイン電極５７近傍の電界が各薄膜トランジスタ毎
に変動し、オン電流やオフ電流のバラツキを生じさせる
という問題点がある。
製造プロセスによれば、ドーピング・マスク７０の形成
はマスク合わせによって位置決めされるので、マスクの
位置合せがずれると、ゲート電極５４端からドレイン電
極５７端までの距離ｄ1若しくはゲート電極５４端から
ソース電極５６端までの距離ｄ2、すなわちオフセット
長が変動する。その結果、ソース電極５６近傍の電界及
びドレイン電極５７近傍の電界が各薄膜トランジスタ毎
に変動し、オン電流やオフ電流のバラツキを生じさせる
という問題点がある。
【０００８】本発明は上記実情に鑑みてなされたもの
で、オフセット構造を有する薄膜トランジスタにおい
て、ゲート電極とドレイン電極との間及び、ゲート電極
とソース電極との間に、均一なオフセット長が得られる
薄膜トランジスタの製造方法を提供することを目的とす
る。
で、オフセット構造を有する薄膜トランジスタにおい
て、ゲート電極とドレイン電極との間及び、ゲート電極
とソース電極との間に、均一なオフセット長が得られる
薄膜トランジスタの製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記従来の問題点を解消
するため本発明は、絶縁性基板上に島状半導体薄膜，ゲ
ート絶縁膜，ゲート電極を順次形成し、前記島状半導体
膜中に、対向するソース及びドレイン電極、ソース及び
ドレイン電極のそれぞれ内側に位置するオフセット領
域、ゲート電極直下に位置するチャネル領域を有する薄
膜トランジスタの製造方法において、前記ゲート電極の
側壁に金属膜又は金属酸化膜を折出形成し、該金属膜又
は金属酸化膜をマスクとしてドーピングを行なうことに
より前記オフセット領域を形成することを特徴としてい
る。
するため本発明は、絶縁性基板上に島状半導体薄膜，ゲ
ート絶縁膜，ゲート電極を順次形成し、前記島状半導体
膜中に、対向するソース及びドレイン電極、ソース及び
ドレイン電極のそれぞれ内側に位置するオフセット領
域、ゲート電極直下に位置するチャネル領域を有する薄
膜トランジスタの製造方法において、前記ゲート電極の
側壁に金属膜又は金属酸化膜を折出形成し、該金属膜又
は金属酸化膜をマスクとしてドーピングを行なうことに
より前記オフセット領域を形成することを特徴としてい
る。
【００１０】ゲート電極の側壁に折出形成される金属膜
は、電気めっき法若しくは無電解めっき法により行なわ
れる。めっき処理で析出される金属膜の材料は、金属膜
を除去する際にゲート電極が除去されない（金属膜を除
去する際のエッチング速度が、ゲート電極のエッチング
速度に比べて十分大きい）金属としている。例えば、ゲ
ート電極がタンタル（Ｔａ）の場合、前記金属膜の材料
はクロム（Ｃｒ），銅（Ｃｕ），金（Ａｕ）等を使用す
る。
は、電気めっき法若しくは無電解めっき法により行なわ
れる。めっき処理で析出される金属膜の材料は、金属膜
を除去する際にゲート電極が除去されない（金属膜を除
去する際のエッチング速度が、ゲート電極のエッチング
速度に比べて十分大きい）金属としている。例えば、ゲ
ート電極がタンタル（Ｔａ）の場合、前記金属膜の材料
はクロム（Ｃｒ），銅（Ｃｕ），金（Ａｕ）等を使用す
る。
【００１１】また、ゲート電極の側壁の金属酸化膜の形
成は、陽極酸化法や熱酸化法により行なってもよい。
成は、陽極酸化法や熱酸化法により行なってもよい。
【００１２】
【作用】本発明によれば、絶縁性基板上に島状半導体薄
膜を形成した後、ゲート絶縁膜，ゲート電極膜を順次積
層し、パターニングを行なってゲート電極を形成する。
そして、ゲート電極のパターニングの際に使用したマス
クをゲート電極上に配置した状態で、ゲート電極の側壁
に金属膜又は金属酸化膜を折出させる。そして、この金
属膜又は金属酸化膜をマスクとしてドーピングを行なう
ことにより島状半導体薄膜にオフセット領域を形成す
る。前記金属膜又は金属酸化膜の厚みは、前記各方法に
よる折出条件を設定することにより容易に制御すること
ができるので、析出厚みをゲート電極の両側で均一とす
るとともに、ゲート電極の両側のオフセット長を均一化
することができる。
膜を形成した後、ゲート絶縁膜，ゲート電極膜を順次積
層し、パターニングを行なってゲート電極を形成する。
そして、ゲート電極のパターニングの際に使用したマス
クをゲート電極上に配置した状態で、ゲート電極の側壁
に金属膜又は金属酸化膜を折出させる。そして、この金
属膜又は金属酸化膜をマスクとしてドーピングを行なう
ことにより島状半導体薄膜にオフセット領域を形成す
る。前記金属膜又は金属酸化膜の厚みは、前記各方法に
よる折出条件を設定することにより容易に制御すること
ができるので、析出厚みをゲート電極の両側で均一とす
るとともに、ゲート電極の両側のオフセット長を均一化
することができる。
【００１３】
【実施例】以下、本発明の第１の実施例について図１を
参照しながら説明する。ガラス基板１上に熱バッファ層
としてのＳｉＯ2膜２を５０００オングストロームの膜
厚に着膜し、ＳｉＯ2膜２上にアモルファスシリコン
（ａ−Ｓｉ）を１０００オングストロームの膜厚に着膜
した後、エキシマ・レーザを用いたアニールにより前記
ａ−Ｓｉを結晶化してpoly-Si層を形成する。続いて、
フォトリソエッチング法によるパターニングを行ない島
状半導体層３を形成する。次に、ＬＰＣＶＤ法によりＳ
ｉＯ2を１０００オングストロームの膜厚に着膜してゲ
ート絶縁膜４を形成した。ゲート絶縁膜４の緻密化アニ
ールを行なった後、２０００〜５０００オングストロー
ムの膜厚にタンタル（Ｔａ）を着膜してゲート電極膜を
形成する。
参照しながら説明する。ガラス基板１上に熱バッファ層
としてのＳｉＯ2膜２を５０００オングストロームの膜
厚に着膜し、ＳｉＯ2膜２上にアモルファスシリコン
（ａ−Ｓｉ）を１０００オングストロームの膜厚に着膜
した後、エキシマ・レーザを用いたアニールにより前記
ａ−Ｓｉを結晶化してpoly-Si層を形成する。続いて、
フォトリソエッチング法によるパターニングを行ない島
状半導体層３を形成する。次に、ＬＰＣＶＤ法によりＳ
ｉＯ2を１０００オングストロームの膜厚に着膜してゲ
ート絶縁膜４を形成した。ゲート絶縁膜４の緻密化アニ
ールを行なった後、２０００〜５０００オングストロー
ムの膜厚にタンタル（Ｔａ）を着膜してゲート電極膜を
形成する。
【００１４】次に、フォトレジストの塗布及びパターニ
ングを行なってマスク５を形成し、このマスク５をエッ
チングマスクとして前記ゲート電極膜をエッチングして
ゲート電極６を形成する。この際、ガラス基板１上に複
数の薄膜トランジスタ（ＴＦＴ）を形成するような場合
においては、図２に示すように、各ゲート電極６はゲー
ト電極膜をパターニングすることにより形成されるコン
タクトパッド７により互に接続されている。
ングを行なってマスク５を形成し、このマスク５をエッ
チングマスクとして前記ゲート電極膜をエッチングして
ゲート電極６を形成する。この際、ガラス基板１上に複
数の薄膜トランジスタ（ＴＦＴ）を形成するような場合
においては、図２に示すように、各ゲート電極６はゲー
ト電極膜をパターニングすることにより形成されるコン
タクトパッド７により互に接続されている。
【００１５】マスク５をゲート電極６上にのせたまま、
水溶液電解めっきによりクロム（Ｃｒ）をゲート電極６
の側壁に２μｍの厚みで析出させて金属膜８を形成す
る。水溶液電解めっきは、図３に示すように、電解質溶
液に２個の電極を浸し、外部から直流を通ずると両電極
面で電気化学的変化が生じことによって行なわれる。従
って、前記電極のうち、液中の＋イオンが放電するカソ
ード電極（金属が析出する側の極）を前記ゲート電極６
とし、−イオンが放電するかまたは金属が溶解して金属
イオンとなるアノード電極９をクロム（Ｃｒ）電極で形
成し、コンタクトパッド７を介して電流が流れるように
すれば、前記ゲート電極６の側壁にクロムから成る金属
膜８を析出させることができる。電気めっきはカソード
で金属イオンが還元されて析出する現象であり、電極反
応の量は通電量に比例するので、析出による金属膜８の
膜厚を容易に調整することができる。
水溶液電解めっきによりクロム（Ｃｒ）をゲート電極６
の側壁に２μｍの厚みで析出させて金属膜８を形成す
る。水溶液電解めっきは、図３に示すように、電解質溶
液に２個の電極を浸し、外部から直流を通ずると両電極
面で電気化学的変化が生じことによって行なわれる。従
って、前記電極のうち、液中の＋イオンが放電するカソ
ード電極（金属が析出する側の極）を前記ゲート電極６
とし、−イオンが放電するかまたは金属が溶解して金属
イオンとなるアノード電極９をクロム（Ｃｒ）電極で形
成し、コンタクトパッド７を介して電流が流れるように
すれば、前記ゲート電極６の側壁にクロムから成る金属
膜８を析出させることができる。電気めっきはカソード
で金属イオンが還元されて析出する現象であり、電極反
応の量は通電量に比例するので、析出による金属膜８の
膜厚を容易に調整することができる。
【００１６】続いて、前記金属膜８及びマスク５をドー
ピングマスクとして、上方より高濃度のリンを注入し、
自己整合型ｎ−チャネルの薄膜トランジスタのソース電
極１０及びドレイン電極１１を形成する。注入条件は、
１１０ｋｅＶ，４．０×１０15（リン原子）／ｃｍ2と
した。次に、マスク５及び金属膜８をエッチング除去し
た後、ゲート電極６をドーピングマスクとして、上方よ
り中濃度のリンを注入し、オフセット領域１２，１３の
ドーピングを行なった。注入条件は、１１０ｋｅＶ，
５．０×１０13〜５．０×１０14（リン原子）／ｃｍ2
とした。また、複数の薄膜トランジスタを同一基板上に
形成するに際して前記コンタクトパッド７を形成した場
合には、必要に応じて各ゲート電極６間のコンタクトパ
ッド７を切断する。
ピングマスクとして、上方より高濃度のリンを注入し、
自己整合型ｎ−チャネルの薄膜トランジスタのソース電
極１０及びドレイン電極１１を形成する。注入条件は、
１１０ｋｅＶ，４．０×１０15（リン原子）／ｃｍ2と
した。次に、マスク５及び金属膜８をエッチング除去し
た後、ゲート電極６をドーピングマスクとして、上方よ
り中濃度のリンを注入し、オフセット領域１２，１３の
ドーピングを行なった。注入条件は、１１０ｋｅＶ，
５．０×１０13〜５．０×１０14（リン原子）／ｃｍ2
とした。また、複数の薄膜トランジスタを同一基板上に
形成するに際して前記コンタクトパッド７を形成した場
合には、必要に応じて各ゲート電極６間のコンタクトパ
ッド７を切断する。
【００１７】更に、ドーパントの活性化アニールとし
て、窒素雰囲気中で３５０℃〜４００℃、２〜５時間の
アニールを行ない、水素プラズマ処理を３５０℃で２時
間行なった。このとき、ゲート電極６，ゲート絶縁膜
４，poly-Si膜で形成された島状半導体層３に水素が拡
散し、島状半導体層３のＳｉダングリング・ボンドを終
端し、更に島状半導体層３とゲート絶縁膜４との界面の
界面準位を低減させる。その後、層間絶縁膜としてプラ
ズマＣＶＤ法により７０００オングストロームの膜厚に
ＳｉＯ2膜を堆積し、コンタクト孔を形成した後にＡｌ
−Ｃｕを１．２μｍの膜厚にスパッタリング法で堆積
し、これをパターニングして配線電極を形成して薄膜ト
ランジスタを形成する。
て、窒素雰囲気中で３５０℃〜４００℃、２〜５時間の
アニールを行ない、水素プラズマ処理を３５０℃で２時
間行なった。このとき、ゲート電極６，ゲート絶縁膜
４，poly-Si膜で形成された島状半導体層３に水素が拡
散し、島状半導体層３のＳｉダングリング・ボンドを終
端し、更に島状半導体層３とゲート絶縁膜４との界面の
界面準位を低減させる。その後、層間絶縁膜としてプラ
ズマＣＶＤ法により７０００オングストロームの膜厚に
ＳｉＯ2膜を堆積し、コンタクト孔を形成した後にＡｌ
−Ｃｕを１．２μｍの膜厚にスパッタリング法で堆積
し、これをパターニングして配線電極を形成して薄膜ト
ランジスタを形成する。
【００１８】上記実施例においては、島状半導体層３中
に先ずソース電極１０及びドレイン電極１１を作製した
後に、オフセット領域１２，１３を作製したが、オフセ
ット領域作製後にソース電極及びドレイン電極を作成す
る実施例について、図４を参照しながら説明する。ガラ
ス基板１上に熱バッファ層としてのＳｉＯ2膜２を５０
００オングストロームの膜厚に着膜し、ＳｉＯ2膜２上
にアモルファスシリコン（ａ−Ｓｉ）を１０００オング
ストロームの膜厚に着膜した後、エキシマ・レーザを用
いたアニールにより前記ａ−Ｓｉを結晶化してpoly-Si
層を形成する。続いて、フォトリソエッチング法による
パターニングを行ない島状半導体層３を形成する。次
に、ＥＣＲプラズマＣＶＤ法によりＳｉＯ2を１０００
オングストロームの膜厚に着膜し、ゲート絶縁膜４を形
成した。ゲート絶縁膜４の緻密化アニールを行なった
後、２０００〜５０００オングストロームの膜厚にタン
グステン・シリサイド（ＷＳｉｘ）を着膜してゲート電
極膜を形成する。
に先ずソース電極１０及びドレイン電極１１を作製した
後に、オフセット領域１２，１３を作製したが、オフセ
ット領域作製後にソース電極及びドレイン電極を作成す
る実施例について、図４を参照しながら説明する。ガラ
ス基板１上に熱バッファ層としてのＳｉＯ2膜２を５０
００オングストロームの膜厚に着膜し、ＳｉＯ2膜２上
にアモルファスシリコン（ａ−Ｓｉ）を１０００オング
ストロームの膜厚に着膜した後、エキシマ・レーザを用
いたアニールにより前記ａ−Ｓｉを結晶化してpoly-Si
層を形成する。続いて、フォトリソエッチング法による
パターニングを行ない島状半導体層３を形成する。次
に、ＥＣＲプラズマＣＶＤ法によりＳｉＯ2を１０００
オングストロームの膜厚に着膜し、ゲート絶縁膜４を形
成した。ゲート絶縁膜４の緻密化アニールを行なった
後、２０００〜５０００オングストロームの膜厚にタン
グステン・シリサイド（ＷＳｉｘ）を着膜してゲート電
極膜を形成する。
【００１９】次に、フォトレジストの塗布及びパターニ
ングを行なってマスク５を形成し、このマスク５をエッ
チングマスクとしてゲート電極膜（タングステン・シリ
サイド）をエッチングしてゲート電極６を形成する。こ
の際、ガラス基板１上に複数の薄膜トランジスタを形成
するような場合においては、各ゲート電極６は、第１の
実施例と同様に、ゲート電極膜をパターニングすること
により形成されるコンタクトパッドにより互に接続され
ている。続いて、前記マスク５をドーピングマスクとし
て、上方より中濃度のボロンを注入し、島状半導体層３
中に一対のオフセット領域１２，１３を形成する。注入
条件は、４０ｋｅＶ，５．０×１０13〜５．０×１０14
（ボロン原子）／ｃｍ2とした。
ングを行なってマスク５を形成し、このマスク５をエッ
チングマスクとしてゲート電極膜（タングステン・シリ
サイド）をエッチングしてゲート電極６を形成する。こ
の際、ガラス基板１上に複数の薄膜トランジスタを形成
するような場合においては、各ゲート電極６は、第１の
実施例と同様に、ゲート電極膜をパターニングすること
により形成されるコンタクトパッドにより互に接続され
ている。続いて、前記マスク５をドーピングマスクとし
て、上方より中濃度のボロンを注入し、島状半導体層３
中に一対のオフセット領域１２，１３を形成する。注入
条件は、４０ｋｅＶ，５．０×１０13〜５．０×１０14
（ボロン原子）／ｃｍ2とした。
【００２０】マスク５をゲート電極６上にのせたまま、
水溶液電解めっきによりニッケル−モリブデン合金（Ｎ
ｉ−Ｍｏ）をゲート電極の側壁に２μｍの厚みで析出さ
せて金属膜８を形成する。次に、前記金属膜８及びマス
ク５をドーピングマスクとして、上方より高濃度のボロ
ンを注入し、自己整合型ｐ−チャネルの薄膜トランジス
タのソース電極１０及びドレイン電極１１を形成する。
注入条件は、１１０ｋｅＶ，４．０×１０15（ボロン原
子）／ｃｍ2とした。
水溶液電解めっきによりニッケル−モリブデン合金（Ｎ
ｉ−Ｍｏ）をゲート電極の側壁に２μｍの厚みで析出さ
せて金属膜８を形成する。次に、前記金属膜８及びマス
ク５をドーピングマスクとして、上方より高濃度のボロ
ンを注入し、自己整合型ｐ−チャネルの薄膜トランジス
タのソース電極１０及びドレイン電極１１を形成する。
注入条件は、１１０ｋｅＶ，４．０×１０15（ボロン原
子）／ｃｍ2とした。
【００２１】その後、第１の実施例と同様に水素化処理
を行ない、続いて、層間絶縁膜，コンタクト孔，配線電
極を形成して薄膜トランジスタを形成する。
を行ない、続いて、層間絶縁膜，コンタクト孔，配線電
極を形成して薄膜トランジスタを形成する。
【００２２】上述した各実施例の電気めっきや無電解め
っきにおいては、金属膜８をそれぞれクロム（Ｃｒ），
ニッケル−モリブデン合金（Ｎｉ−Ｍｏ）で形成した
が、銅，ニッケル，亜鉛，スズ等の単一金属や、銅−亜
鉛，スズ−コバルト，コバルト−タングステン等の合金
を析出させることもできる。
っきにおいては、金属膜８をそれぞれクロム（Ｃｒ），
ニッケル−モリブデン合金（Ｎｉ−Ｍｏ）で形成した
が、銅，ニッケル，亜鉛，スズ等の単一金属や、銅−亜
鉛，スズ−コバルト，コバルト−タングステン等の合金
を析出させることもできる。
【００２３】上述した各実施例ではゲート電極６の側壁
に金属膜８を形成したが、金属膜８の代わりに金属酸化
膜８としてもよい。金属酸化膜８を形成する場合は、陽
極酸化法や熱酸化法を利用することができる。陽極酸化
法は、適当な電解液中で金属を陽極とし、これと電解液
中の陰極との間に電流を流すと、陽極金属面に酸化物が
形成されることを利用するものである。すなわち、ゲー
ト電極６をタンタル（Ｔａ）で形成し、ゲート電極６上
にマスク５を配置した状態（図１（ｃ）及び図４
（ｃ））で０．１％クエン酸液にガラス基板１を浸し、
適当な導電部材で形成した陰極との間に電流を流せば
（定電流−定電圧法）、陽極であるゲート電極６の側壁
に酸化膜（Ｔａ2Ｏ5）が形成される。酸化膜の膜厚は酸
化条件中の電圧に依存し、電圧と膜厚は比例関係を有し
ているので、電圧変化により膜厚を容易に調整すること
ができる。
に金属膜８を形成したが、金属膜８の代わりに金属酸化
膜８としてもよい。金属酸化膜８を形成する場合は、陽
極酸化法や熱酸化法を利用することができる。陽極酸化
法は、適当な電解液中で金属を陽極とし、これと電解液
中の陰極との間に電流を流すと、陽極金属面に酸化物が
形成されることを利用するものである。すなわち、ゲー
ト電極６をタンタル（Ｔａ）で形成し、ゲート電極６上
にマスク５を配置した状態（図１（ｃ）及び図４
（ｃ））で０．１％クエン酸液にガラス基板１を浸し、
適当な導電部材で形成した陰極との間に電流を流せば
（定電流−定電圧法）、陽極であるゲート電極６の側壁
に酸化膜（Ｔａ2Ｏ5）が形成される。酸化膜の膜厚は酸
化条件中の電圧に依存し、電圧と膜厚は比例関係を有し
ているので、電圧変化により膜厚を容易に調整すること
ができる。
【００２４】熱酸化法は、適宜温度の雰囲気下におい
て、金属表面に酸化物が形成されることを利用するもの
である。すなわち、例えば、ゲート電極をタンタル（Ｔ
ａ）で形成し、ゲート電極６上にマスク５を配置した状
態（図１（ｃ）及び図４（ｃ））で６００℃雰囲気下に
ガラス基板１を置くと、ゲート電極６の側壁に膜厚２μ
ｍの酸化膜（Ｔａ2Ｏ5）が形成される。酸化膜の膜厚は
酸化温度に依存するので、設定温度の変化により膜厚を
容易に調整することができる。また、酸化膜の膜厚は、
イオンドーピングを行なった後のオフセット領域のオフ
セット長に対応するが、オフセット長として２μｍあれ
ば十分であるので、設定温度を６００℃以上にする必要
はない。
て、金属表面に酸化物が形成されることを利用するもの
である。すなわち、例えば、ゲート電極をタンタル（Ｔ
ａ）で形成し、ゲート電極６上にマスク５を配置した状
態（図１（ｃ）及び図４（ｃ））で６００℃雰囲気下に
ガラス基板１を置くと、ゲート電極６の側壁に膜厚２μ
ｍの酸化膜（Ｔａ2Ｏ5）が形成される。酸化膜の膜厚は
酸化温度に依存するので、設定温度の変化により膜厚を
容易に調整することができる。また、酸化膜の膜厚は、
イオンドーピングを行なった後のオフセット領域のオフ
セット長に対応するが、オフセット長として２μｍあれ
ば十分であるので、設定温度を６００℃以上にする必要
はない。
【００２５】上述した各実施例においてはゲート電極６
としてタンタル（Ｔａ）を用いたが、シリコン（Ｓ
ｉ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タ
ングステン（Ｗ），チタン（Ｔｉ），クロム（Ｃｒ）等
を単独若しくはそれらの混合物で形成してもよい。
としてタンタル（Ｔａ）を用いたが、シリコン（Ｓ
ｉ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タ
ングステン（Ｗ），チタン（Ｔｉ），クロム（Ｃｒ）等
を単独若しくはそれらの混合物で形成してもよい。
【００２６】上記各実施例によれば、ゲート電極６の側
壁に金属膜（金属酸化膜）８を析出形成し、この金属膜
（金属酸化膜）８をマスクとして島状半導体層３のオフ
セット領域１２，１３のオフセット長を決めることがで
きる。この金属膜（金属酸化膜）８の膜厚は、析出条件
を変化させることにより容易に調整が可能であるので、
ゲート電極６の両側に均一なオフセット領域を形成する
ことができる。従って、高移動度化を確保するため、薄
膜トランジスタの島状半導体層３として、アモルファス
シリコン（ａ−Ｓｉ）をレーザを用いた瞬間加熱により
溶融結晶化したpoly-Si薄膜を用いる場合において、均
一なオフセット長を有するオフセット・ゲート電極構造
の薄膜トランジスタとすることができ、従来例のような
マスクずれによるオン電流やオフ電流のバラツキを防止
することができる。
壁に金属膜（金属酸化膜）８を析出形成し、この金属膜
（金属酸化膜）８をマスクとして島状半導体層３のオフ
セット領域１２，１３のオフセット長を決めることがで
きる。この金属膜（金属酸化膜）８の膜厚は、析出条件
を変化させることにより容易に調整が可能であるので、
ゲート電極６の両側に均一なオフセット領域を形成する
ことができる。従って、高移動度化を確保するため、薄
膜トランジスタの島状半導体層３として、アモルファス
シリコン（ａ−Ｓｉ）をレーザを用いた瞬間加熱により
溶融結晶化したpoly-Si薄膜を用いる場合において、均
一なオフセット長を有するオフセット・ゲート電極構造
の薄膜トランジスタとすることができ、従来例のような
マスクずれによるオン電流やオフ電流のバラツキを防止
することができる。
【００２７】
【発明の効果】本発明によれば、ゲート電極の側壁に、
折出条件を設定することにより膜厚を容易に制御可能な
金属膜又は金属酸化膜を析出形成し、この金属膜又は金
属酸化膜をマスクとして島状半導体層のオフセット領域
のオフセット長を決めることにより、析出厚みをゲート
電極の両側で均一とするとともに、ゲート電極の両側の
オフセット長を均一化させることができる。
折出条件を設定することにより膜厚を容易に制御可能な
金属膜又は金属酸化膜を析出形成し、この金属膜又は金
属酸化膜をマスクとして島状半導体層のオフセット領域
のオフセット長を決めることにより、析出厚みをゲート
電極の両側で均一とするとともに、ゲート電極の両側の
オフセット長を均一化させることができる。
【図１】 （ａ）ないし（ｅ）は本発明方法の一実施例
による薄膜トランジスタの製造工程を示す断面説明図で
ある。
による薄膜トランジスタの製造工程を示す断面説明図で
ある。
【図２】 コンタクトパッドを説明するための薄膜トラ
ンジスタの一製造工程を示す平面説明図である。
ンジスタの一製造工程を示す平面説明図である。
【図３】 電気めっき法を説明するための模式図であ
る。
る。
【図４】 （ａ）ないし（ｅ）は本発明方法の他の実施
例による薄膜トランジスタの製造工程を示す断面説明図
である。
例による薄膜トランジスタの製造工程を示す断面説明図
である。
【図５】 （ａ）ないし（ｅ）は従来の薄膜トランジス
タの製造工程を示す断面説明図である。
タの製造工程を示す断面説明図である。
【図６】 薄膜トランジスタの構造を示す断面説明図で
ある。
ある。
１…ガラス基板、 ２…ａ−Ｓｉ膜、 ３…島状半導体
層、 ４…ゲート絶縁層、 ５…マスク、 ６…ゲート
電極、 ８…金属膜（金属酸化膜）、 １０…ソース電
極、 １１…ドレイン電極、 １２，１３…オフセット
領域
層、 ４…ゲート絶縁層、 ５…マスク、 ６…ゲート
電極、 ８…金属膜（金属酸化膜）、 １０…ソース電
極、 １１…ドレイン電極、 １２，１３…オフセット
領域
Claims (6)
- 【請求項１】 絶縁性基板上に島状半導体薄膜，ゲート
絶縁膜，ゲート電極を順次形成し、前記島状半導体膜中
に、対向するソース及びドレイン電極、ソース及びドレ
イン電極のそれぞれ内側に位置するオフセット領域、ゲ
ート電極直下に位置するチャネル領域を有する薄膜トラ
ンジスタの製造方法において、前記ゲート電極の側壁に
金属膜を形成し、該金属膜をマスクとしてドーピングを
行なうことにより前記オフセット領域を形成することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 電気めっき法によりゲート電極の側壁に
金属膜を折出形成する請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項３】 無電解めっき法によりゲート電極の側壁
に金属膜を折出形成する請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項４】 絶縁性基板上に島状半導体薄膜，ゲート
絶縁膜，ゲート電極を順次形成し、前記島状半導体膜中
に、対向するソース及びドレイン電極、ソース及びドレ
イン電極のそれぞれ内側に位置するオフセット領域、ゲ
ート電極直下に位置するチャネル領域を有する薄膜トラ
ンジスタの製造方法において、前記ゲート電極の側壁に
金属酸化膜を形成し、該金属酸化膜をマスクとしてドー
ピングを行なうことにより前記オフセット領域を形成す
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 陽極酸化法によりゲート電極の側壁に金
属酸化膜を折出形成する請求項４記載の薄膜トランジス
タの製造方法。 - 【請求項６】 熱酸化法によりゲート電極の側壁に金属
酸化膜を形成する請求項４記載の薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3393193A JPH06232160A (ja) | 1993-02-01 | 1993-02-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3393193A JPH06232160A (ja) | 1993-02-01 | 1993-02-01 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232160A true JPH06232160A (ja) | 1994-08-19 |
Family
ID=12400265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3393193A Pending JPH06232160A (ja) | 1993-02-01 | 1993-02-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232160A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153971A (ja) * | 1993-10-01 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5677206A (en) * | 1995-02-24 | 1997-10-14 | Samsung Electronics Co., Ltd. | Method of making a poly-silicon thin film transistor having lightly doped drain structure |
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| US5736414A (en) * | 1994-07-14 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US5770486A (en) * | 1993-03-22 | 1998-06-23 | Semiconductor Energy Lab | Method of forming a transistor with an LDD structure |
| US5786241A (en) * | 1994-01-08 | 1998-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a thin film semiconductor device utilizing a gate and gate side walls as masks |
| JP2004040108A (ja) * | 2002-07-08 | 2004-02-05 | Toppoly Optoelectronics Corp | Ｌｄｄ構造を有する薄膜トランジスタとその製造方法 |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
-
1993
- 1993-02-01 JP JP3393193A patent/JPH06232160A/ja active Pending
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770486A (en) * | 1993-03-22 | 1998-06-23 | Semiconductor Energy Lab | Method of forming a transistor with an LDD structure |
| US5945711A (en) * | 1993-10-01 | 1999-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a manufacturing method for the same |
| US7170138B2 (en) | 1993-10-01 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6835607B2 (en) | 1993-10-01 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| US6335555B1 (en) | 1993-10-01 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a manufacturing method for the same |
| JPH07153971A (ja) * | 1993-10-01 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5786241A (en) * | 1994-01-08 | 1998-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a thin film semiconductor device utilizing a gate and gate side walls as masks |
| US5736414A (en) * | 1994-07-14 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US5936262A (en) * | 1994-10-24 | 1999-08-10 | Micron Technology, Inc. | Thin film transistors |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US6214652B1 (en) | 1994-10-24 | 2001-04-10 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US5904513A (en) * | 1994-10-24 | 1999-05-18 | Micron Technology, Inc. | Method of forming thin film transistors |
| US6420219B2 (en) | 1994-10-24 | 2002-07-16 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6017782A (en) * | 1994-10-24 | 2000-01-25 | Micron Technology, Inc. | Thin film transistor and method of forming thin film transistors |
| US5677206A (en) * | 1995-02-24 | 1997-10-14 | Samsung Electronics Co., Ltd. | Method of making a poly-silicon thin film transistor having lightly doped drain structure |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9666614B2 (en) | 2002-04-09 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2004040108A (ja) * | 2002-07-08 | 2004-02-05 | Toppoly Optoelectronics Corp | Ｌｄｄ構造を有する薄膜トランジスタとその製造方法 |
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