JPS606040B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS606040B2 JPS606040B2 JP54071409A JP7140979A JPS606040B2 JP S606040 B2 JPS606040 B2 JP S606040B2 JP 54071409 A JP54071409 A JP 54071409A JP 7140979 A JP7140979 A JP 7140979A JP S606040 B2 JPS606040 B2 JP S606040B2
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- JP
- Japan
- Prior art keywords
- current
- write
- circuit
- voltage
- clamp
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に係り、特に書込可能な謙出専用集積
回路に関するものである。
回路に関するものである。
各種のプログラマブル記憶素子は今日まで種々のものが
開発されてきたがその中でもトランジスタをベース、ェ
ミッタ間接合の暁付（短絡）の有無により記憶素子とし
て使う所諸接合破壊型Ｐ−ＲＯＭはニクロム等のヒュー
ズを要せず通常のバィポーラプロセスを適用出釆る点で
注目されている。
開発されてきたがその中でもトランジスタをベース、ェ
ミッタ間接合の暁付（短絡）の有無により記憶素子とし
て使う所諸接合破壊型Ｐ−ＲＯＭはニクロム等のヒュー
ズを要せず通常のバィポーラプロセスを適用出釆る点で
注目されている。
特にベース開放のトランジスタを記憶素子として用いる
方式はベース、コレクタ接合がそのまま記憶素子マトリ
クスアレイを構成した場合のデカツプル用ダイオードと
して使用する事が出来、且つコレクタは行方向に共通に
出来る為桁方向には絶縁を要しないので広く実用されて
いる。本発明は電流を流して書込む記憶素子について一
般的に適用出来るものであるが特に接合破壊型記憶素子
の様な大電流書込を要するものについて特に有効である
ので本発明の実施例を接合破壊素子との組合せでもつて
説明する事にする。接合破壊型の記憶素子を使ったもの
としては、プログラマブルＲＯＭ及びプログラマフルロ
ジックアレィＰＬＡ等の市場に一般的に出ているものに
みられる様に書込電流は通常２０仇ｈＡとかなりの大電
流である。
方式はベース、コレクタ接合がそのまま記憶素子マトリ
クスアレイを構成した場合のデカツプル用ダイオードと
して使用する事が出来、且つコレクタは行方向に共通に
出来る為桁方向には絶縁を要しないので広く実用されて
いる。本発明は電流を流して書込む記憶素子について一
般的に適用出来るものであるが特に接合破壊型記憶素子
の様な大電流書込を要するものについて特に有効である
ので本発明の実施例を接合破壊素子との組合せでもつて
説明する事にする。接合破壊型の記憶素子を使ったもの
としては、プログラマブルＲＯＭ及びプログラマフルロ
ジックアレィＰＬＡ等の市場に一般的に出ているものに
みられる様に書込電流は通常２０仇ｈＡとかなりの大電
流である。
これは通常の集積回路で扱う蟹流としては、はなはだ大
きなものであり、その為にこの様な大電流制御を可能と
するには書込電流路に低ィンピ−ダンス及び高耐圧素子
が要求されるので周辺回路の素子全般が大きくなり、従
ってべレットの小型化及び読出動作時の伝播遅延時間の
短縮化にとって大きな障害となっている。
きなものであり、その為にこの様な大電流制御を可能と
するには書込電流路に低ィンピ−ダンス及び高耐圧素子
が要求されるので周辺回路の素子全般が大きくなり、従
ってべレットの小型化及び読出動作時の伝播遅延時間の
短縮化にとって大きな障害となっている。
この問題に対する一方策としては、記憶素子を縮少する
事により、低ェネルギで書込める素子を開発して小電流
、低電圧書込を可能にし、その結果として周辺回路の素
子縮小化を計る方法が有る。
事により、低ェネルギで書込める素子を開発して小電流
、低電圧書込を可能にし、その結果として周辺回路の素
子縮小化を計る方法が有る。
しかしこの様にして製造した記憶素子は確かに書込電流
を小さく出釆るが、逆に２０倣込程度の大きな電流を流
した場合には、マトリクスアレイを構成した時にデカッ
ブル用として残るべきコレクタ、ベース間のＰＮ接合が
劣化もしくは破壊されて書込不能に至る恐れがある。
を小さく出釆るが、逆に２０倣込程度の大きな電流を流
した場合には、マトリクスアレイを構成した時にデカッ
ブル用として残るべきコレクタ、ベース間のＰＮ接合が
劣化もしくは破壊されて書込不能に至る恐れがある。
又、記憶素子及び周辺回路の縮小によって一般的には誓
込竃流路のインピーダンスが増加する為に、書込回路の
素子に過分な大電圧が加わり素子破壊さえも起こりうる
。
込竃流路のインピーダンスが増加する為に、書込回路の
素子に過分な大電圧が加わり素子破壊さえも起こりうる
。
従ってこの様な小電流で書込可能な記憶素子を安定に書
込む方法としてはＰＲＯＭチップ外から書込器の調節に
より最適の電流を流し込み、最適の電圧クランプをかけ
てやれば問題ない事であるが、一方書込器とＰＲＯＭと
の関連性を考えれば、ＰＲＯＭのプロセス変更の度に書
込器の書込電流及びクランプ電圧仕様を変更していたの
では、これまでの書込器間の互換性が全く矢なわれてし
まう事になる。本発明の目的は、従来からの書込仕様を
変更せずに、書込電流の小さな記憶素子に最適な電流を
供給してやり安定に書込める書込回路を有する集積回路
を提供する事にある。
込む方法としてはＰＲＯＭチップ外から書込器の調節に
より最適の電流を流し込み、最適の電圧クランプをかけ
てやれば問題ない事であるが、一方書込器とＰＲＯＭと
の関連性を考えれば、ＰＲＯＭのプロセス変更の度に書
込器の書込電流及びクランプ電圧仕様を変更していたの
では、これまでの書込器間の互換性が全く矢なわれてし
まう事になる。本発明の目的は、従来からの書込仕様を
変更せずに、書込電流の小さな記憶素子に最適な電流を
供給してやり安定に書込める書込回路を有する集積回路
を提供する事にある。
本発明の他の目的は、素子に必要な最少書込電流及び最
少クランプ電圧以上の任意の書込電流及び任意クランプ
電圧を有する書込器を使って、、何らの変更をせず書込
が可能なチップを提供する事にある。
少クランプ電圧以上の任意の書込電流及び任意クランプ
電圧を有する書込器を使って、、何らの変更をせず書込
が可能なチップを提供する事にある。
上記目的を達成する為に、本発明は従来の書込仕様によ
り大電流が書込器によりＰＲＯＭチップに供給された時
、チップ内部の書込電流路に電流制限回路を設け、選択
された記憶素子には所望の電流だけ流れる様に設計し、
余分な電流は、更にチップ内に設けた定電圧クランプ回
路にバイパスさせる事によって、チップには過大な電圧
がかからない様にして記憶素子を最適な電流で安定に書
込出釆る様にしたことを特徴とする。
り大電流が書込器によりＰＲＯＭチップに供給された時
、チップ内部の書込電流路に電流制限回路を設け、選択
された記憶素子には所望の電流だけ流れる様に設計し、
余分な電流は、更にチップ内に設けた定電圧クランプ回
路にバイパスさせる事によって、チップには過大な電圧
がかからない様にして記憶素子を最適な電流で安定に書
込出釆る様にしたことを特徴とする。
以下本発明の実施例を図面を参照して詳細に説明する。
第１図は接合破壊型セルアレィを使用したプログラマプ
ルＲＯＮの周知の例である。ｎ行ｘｍ行のセルアレィに
各々行選択回路と列選択回路を付けた簡単な回路例であ
り、本図を参照して書込動作を説明する。今、行選択回
路２により行線Ｘ，と列選択回路１０により列線Ｙ，が
選ばれているとすると、これら両緑間に配置しているセ
ルＱ，．が選択状態となり、書込端子１から書込電流を
供給すると、その全部が列選択回路−Ｙ，一Ｑ，．−×
，一行選択回路２を順に通って流れ込みセルＱ，．のェ
ミッタ、ベース接合が焼き付けられて、第２図ａに示す
状態から第２図ｂの書込まれた状態に変わり、ベース、
コレクタ接合だけが残りセルアレイのデカップル用ダイ
オードとして使われる。ここでセルアレイＱ，．〜Ｑｎ
ｍに低ェネルギで書込める記憶素子を適用し、書込器の
仕様に従って書込器のクランプ電圧２柵、書込電流２０
仇 ｍＡの大電流を供Ｖ給した場合、上記書込動作と同
様に書込まれるが、この様な低ェネルギで書込可能な様
に作られた記憶素子にとっては過分な電流であり、従っ
て前述の如くベース、コレクタ接合に劣化が生じたり、
あるいは書込インピーダンスの増加によってチップに過
大な電圧がかかるという様な弊害が生じてくる。以下図
面を参照して本発明の実施例を説明する。
ルＲＯＮの周知の例である。ｎ行ｘｍ行のセルアレィに
各々行選択回路と列選択回路を付けた簡単な回路例であ
り、本図を参照して書込動作を説明する。今、行選択回
路２により行線Ｘ，と列選択回路１０により列線Ｙ，が
選ばれているとすると、これら両緑間に配置しているセ
ルＱ，．が選択状態となり、書込端子１から書込電流を
供給すると、その全部が列選択回路−Ｙ，一Ｑ，．−×
，一行選択回路２を順に通って流れ込みセルＱ，．のェ
ミッタ、ベース接合が焼き付けられて、第２図ａに示す
状態から第２図ｂの書込まれた状態に変わり、ベース、
コレクタ接合だけが残りセルアレイのデカップル用ダイ
オードとして使われる。ここでセルアレイＱ，．〜Ｑｎ
ｍに低ェネルギで書込める記憶素子を適用し、書込器の
仕様に従って書込器のクランプ電圧２柵、書込電流２０
仇 ｍＡの大電流を供Ｖ給した場合、上記書込動作と同
様に書込まれるが、この様な低ェネルギで書込可能な様
に作られた記憶素子にとっては過分な電流であり、従っ
て前述の如くベース、コレクタ接合に劣化が生じたり、
あるいは書込インピーダンスの増加によってチップに過
大な電圧がかかるという様な弊害が生じてくる。以下図
面を参照して本発明の実施例を説明する。
第３図は第１図の従釆回路の行選択回路２にフィードバ
ック用トランジスタＱｇと書込電流値検出用抵抗Ｒｇに
より構成される電流制限回路を内蔵させ、且つ書込端子
子１に定電圧クランプ回路３を接続したものである。
ック用トランジスタＱｇと書込電流値検出用抵抗Ｒｇに
より構成される電流制限回路を内蔵させ、且つ書込端子
子１に定電圧クランプ回路３を接続したものである。
今、前述書込動作の要領で書込素子１から書込器の仕様
に従って書込電流を供給すると、これが行選択回路１０
中の唯一の○Ｎしているゲートから検出用抵抗Ｒｇを通
して接地へ流れ込む際、Ｒｇによる電位上昇分がフィー
ドバック用トランジスタのしきし、値に達するとＱｇが
活性状態になり、ＯＮしているゲートをオフさせようと
するかが働き、それによってゲートに流れている電流を
減少させる方向に働くが、Ｒｇに流れる電流が減少しよ
うとするので、Ｑｇがカットオフする方向に力が働く。
このようにフィードバックループが構成される事により
、ゲートに流れ込む電流は一定値に落ちつき、これ以上
は吸収出来なくなる。
に従って書込電流を供給すると、これが行選択回路１０
中の唯一の○Ｎしているゲートから検出用抵抗Ｒｇを通
して接地へ流れ込む際、Ｒｇによる電位上昇分がフィー
ドバック用トランジスタのしきし、値に達するとＱｇが
活性状態になり、ＯＮしているゲートをオフさせようと
するかが働き、それによってゲートに流れている電流を
減少させる方向に働くが、Ｒｇに流れる電流が減少しよ
うとするので、Ｑｇがカットオフする方向に力が働く。
このようにフィードバックループが構成される事により
、ゲートに流れ込む電流は一定値に落ちつき、これ以上
は吸収出来なくなる。
従ってこのゲ−トの吸収能力が、たとえば５仇ｈＡにな
る様にＲｇを設計し書込器から２０仇ｈＡを流したとす
れば、ゲート５倣いしか吸収してくれないからゲートの
出力電圧は急激に上昇を始め、それに追随して書込素子
１の電位は書込器で設定してあるクランプ電圧（たとえ
ば２欧）まで上昇しようとする。たゞし、このままクラ
ンプ電圧まで達するという事は、チップ内の素子が高耐
圧を要する事になるから書込電流を減らしかつ素子電圧
を減らして素子の縦少化を計るという目的が達成出釆な
くなる。この為に第４図の具体例に表わされる様な定電
圧クランプ回路３を追加する。本回路３は書込器によっ
て設定されたクランプ電圧、例えば２秤に対し、書込端
子１をこれ以下の電圧例えば２仇にクランプする役目を
する。本回路は書込端子１が任意の電圧ＶＣに達した時
にＱ，，Ｑ２がＯＮする様に適当にＲ，，Ｒ２の比を選
んでやれば急激にインピーダンスが下がり、定電圧Ｖｃ
にクランブする目的を果し、チップにかかる電圧をＶｃ
以下に緩和する事が出来る。尚本回路図中ッェナーダイ
オードＤＥは書込端子１が謙出動作時の出力端子を兼用
する場合のデカッブル用としての役目を持っている。
る様にＲｇを設計し書込器から２０仇ｈＡを流したとす
れば、ゲート５倣いしか吸収してくれないからゲートの
出力電圧は急激に上昇を始め、それに追随して書込素子
１の電位は書込器で設定してあるクランプ電圧（たとえ
ば２欧）まで上昇しようとする。たゞし、このままクラ
ンプ電圧まで達するという事は、チップ内の素子が高耐
圧を要する事になるから書込電流を減らしかつ素子電圧
を減らして素子の縦少化を計るという目的が達成出釆な
くなる。この為に第４図の具体例に表わされる様な定電
圧クランプ回路３を追加する。本回路３は書込器によっ
て設定されたクランプ電圧、例えば２秤に対し、書込端
子１をこれ以下の電圧例えば２仇にクランプする役目を
する。本回路は書込端子１が任意の電圧ＶＣに達した時
にＱ，，Ｑ２がＯＮする様に適当にＲ，，Ｒ２の比を選
んでやれば急激にインピーダンスが下がり、定電圧Ｖｃ
にクランブする目的を果し、チップにかかる電圧をＶｃ
以下に緩和する事が出来る。尚本回路図中ッェナーダイ
オードＤＥは書込端子１が謙出動作時の出力端子を兼用
する場合のデカッブル用としての役目を持っている。
第５図および第６図により本発明の第２の実施例を説明
する。
する。
本実施例の場合は、書込端子１と列選択回路１０の間に
電流制限回路４を設けたものであり、定電圧クランプ回
路３は前記第１の実施例と同様に書込端子１に接続して
ある。
電流制限回路４を設けたものであり、定電圧クランプ回
路３は前記第１の実施例と同様に書込端子１に接続して
ある。
この電流制限回路４の動作を図を参照して説明する。書
込端子１から書込電流を供給すると電流はトランジスタ
Ｑのコレクタ、ェミッタ間をメインルートとして、抵抗
Ｒ４を通して列選択回路、選択された記憶素子Ｑ，．行
選択へと流れ込むが、書込電流検出用抵抗Ｒ４の電位降
下がフィードバック用トランジスタＱのしきし、値に達
するとＱ４が活性状態となり、Ｑをカットオフさせよう
とする力が働き、、それによってＱ３に流れている電流
を減少させる方向に働くが、そうすると検出用抵抗Ｒ４
に流れる電流が減少しようとするのでＱ４が再びカット
オフ方向に力に働く。この様なフィードバックループに
よりＱ３を流れる電流はほぼ一定値に落ち着き、この一
定値以上流そうとすると、抵抗Ｒ３によって書込端子１
の電圧は書込器によって設定されたクランプ電圧まで上
昇しようとするが、第１の実施例で説明したと同様の動
作で書込端子１の電圧は定電圧クランプ回路によってＶ
ｃにクランプされる。
込端子１から書込電流を供給すると電流はトランジスタ
Ｑのコレクタ、ェミッタ間をメインルートとして、抵抗
Ｒ４を通して列選択回路、選択された記憶素子Ｑ，．行
選択へと流れ込むが、書込電流検出用抵抗Ｒ４の電位降
下がフィードバック用トランジスタＱのしきし、値に達
するとＱ４が活性状態となり、Ｑをカットオフさせよう
とする力が働き、、それによってＱ３に流れている電流
を減少させる方向に働くが、そうすると検出用抵抗Ｒ４
に流れる電流が減少しようとするのでＱ４が再びカット
オフ方向に力に働く。この様なフィードバックループに
よりＱ３を流れる電流はほぼ一定値に落ち着き、この一
定値以上流そうとすると、抵抗Ｒ３によって書込端子１
の電圧は書込器によって設定されたクランプ電圧まで上
昇しようとするが、第１の実施例で説明したと同様の動
作で書込端子１の電圧は定電圧クランプ回路によってＶ
ｃにクランプされる。
本発明の第１，第２実施例共に書込端子１からの書込電
流路の直流的なインピーダンスは、仮に所望の足電流値
が５仇公となる様に電流値検出用抵抗欠ｇを設計すれば
、第７図に示すが如く書込電流路の内部インピーダンス
とＲｇの和である傾きで立ち上がり５肌Ａの点で定電流
特性を示し、更にＶｃでクランプされる特性を示す。以
上説明したように本発明はＰＲＯＭチップ内部に定電流
制限回路と定電圧制限回路を設ける事により、チップ外
部から書込電流として高電圧クランプの大電流を供給し
た場合でも上記制限回路でもつて適当に減衰し、低ェネ
ルギで書込可能な記憶素子に対して最適な電流で書込む
事が出来、かつ書込時の電圧を低く抑える事が出来るの
で、劣化、破壊等を起こさずに安定な書込を得る事が出
来る。
流路の直流的なインピーダンスは、仮に所望の足電流値
が５仇公となる様に電流値検出用抵抗欠ｇを設計すれば
、第７図に示すが如く書込電流路の内部インピーダンス
とＲｇの和である傾きで立ち上がり５肌Ａの点で定電流
特性を示し、更にＶｃでクランプされる特性を示す。以
上説明したように本発明はＰＲＯＭチップ内部に定電流
制限回路と定電圧制限回路を設ける事により、チップ外
部から書込電流として高電圧クランプの大電流を供給し
た場合でも上記制限回路でもつて適当に減衰し、低ェネ
ルギで書込可能な記憶素子に対して最適な電流で書込む
事が出来、かつ書込時の電圧を低く抑える事が出来るの
で、劣化、破壊等を起こさずに安定な書込を得る事が出
来る。
この様にプロセス等の改善により記憶素子及び周辺回路
の製造条件に変更があっても、書込仕様の変更ないこそ
の時々に応じた最適電流書込が出来、これによってＰＲ
ＯＭの高性能化を容易に実現出来るので本発明の効果は
甚大である。
の製造条件に変更があっても、書込仕様の変更ないこそ
の時々に応じた最適電流書込が出来、これによってＰＲ
ＯＭの高性能化を容易に実現出来るので本発明の効果は
甚大である。
第１図は従釆の集積回路を示す構成図、第２図は記憶素
子を示し、第２図ａは書込前の第２図ｂは書込後の状態
を示す回路図、第３図および第４図は本発明の第一の実
施例を示す構成および回路図、第５図および第６図は本
発明の第２の実施例を示す構成図および回路図、第７図
は書込電流と書込電圧との関係を示す図である。 １・・・・・・書込端子、２・・・・・・行選択回路、
３・・・・・・定電圧クランプ回路、４・・・…電流制
限回路。 第／図第２図 第３図 第４図 弟づ図 舞ら図 第７図
子を示し、第２図ａは書込前の第２図ｂは書込後の状態
を示す回路図、第３図および第４図は本発明の第一の実
施例を示す構成および回路図、第５図および第６図は本
発明の第２の実施例を示す構成図および回路図、第７図
は書込電流と書込電圧との関係を示す図である。 １・・・・・・書込端子、２・・・・・・行選択回路、
３・・・・・・定電圧クランプ回路、４・・・…電流制
限回路。 第／図第２図 第３図 第４図 弟づ図 舞ら図 第７図
Claims (1)
- １ 書込電流を流すことによって半永久的に書込可能な
固定記憶素子と、該記憶素子に書込電流を流し込む為の
書込回路とを含む集積回路に於いて、該書込回路に書込
電流制限回路を設けて記憶素子に流し込む電流を一定値
以下に制限するとともに該書込回路に電圧制限回路を設
けることによって電圧を一定値以下にクランプするよう
にしたことを特徴とする集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54071409A JPS606040B2 (ja) | 1979-06-07 | 1979-06-07 | 集積回路 |
| US06/157,736 US4347586A (en) | 1979-06-07 | 1980-06-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54071409A JPS606040B2 (ja) | 1979-06-07 | 1979-06-07 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55163689A JPS55163689A (en) | 1980-12-19 |
| JPS606040B2 true JPS606040B2 (ja) | 1985-02-15 |
Family
ID=13459678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54071409A Expired JPS606040B2 (ja) | 1979-06-07 | 1979-06-07 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4347586A (ja) |
| JP (1) | JPS606040B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922295A (ja) * | 1982-06-30 | 1984-02-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6070597A (ja) * | 1983-09-28 | 1985-04-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| FR2580444B1 (fr) * | 1985-04-16 | 1987-06-05 | Radiotechnique Compelec | Etage de commutation du type darlington notamment pour un decodeur de lignes d'une memoire |
| JPS6214396A (ja) * | 1985-07-12 | 1987-01-22 | Nec Corp | 半導体記憶装置 |
| JPH0736279B2 (ja) * | 1986-01-27 | 1995-04-19 | 日本電気株式会社 | バイポ−ラプログラマブル集積回路 |
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| US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US4859874A (en) * | 1987-09-25 | 1989-08-22 | Fairchild Semiconductor Corp. | PLA driver with reconfigurable drive |
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| US5719065A (en) | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| US5596286A (en) * | 1993-11-12 | 1997-01-21 | Texas Instruments Incorporated | Current limiting devices to reduce leakage, photo, or stand-by current in an integrated circuit |
| US5814529A (en) | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1979
- 1979-06-07 JP JP54071409A patent/JPS606040B2/ja not_active Expired
-
1980
- 1980-06-09 US US06/157,736 patent/US4347586A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55163689A (en) | 1980-12-19 |
| US4347586A (en) | 1982-08-31 |
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