JPS62130018A - 半導体電子回路 - Google Patents
半導体電子回路Info
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- JPS62130018A JPS62130018A JP60269260A JP26926085A JPS62130018A JP S62130018 A JPS62130018 A JP S62130018A JP 60269260 A JP60269260 A JP 60269260A JP 26926085 A JP26926085 A JP 26926085A JP S62130018 A JPS62130018 A JP S62130018A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体電子回路に係り、特に高耐圧の電圧パル
スが発生できる半導体電子回路に関する。
スが発生できる半導体電子回路に関する。
[従来の技術〕
幾つかの回路用素子を直列に接続して高耐圧の出力を得
る回路方式に関するもの、従来例としては特開昭52−
11J932号公報、特開昭56−162543号公報
、特開昭60−51024号公報、特開昭60−577
24号公報等に示されるように複数個のトランジスタを
直列に接続しそれぞれのベースを同時に駆動するように
した回路方式が知られており、第2図にその代表的回路
形態を示す。
る回路方式に関するもの、従来例としては特開昭52−
11J932号公報、特開昭56−162543号公報
、特開昭60−51024号公報、特開昭60−577
24号公報等に示されるように複数個のトランジスタを
直列に接続しそれぞれのベースを同時に駆動するように
した回路方式が知られており、第2図にその代表的回路
形態を示す。
第2図中トランジスタ1,2は直列に接続されており、
抵抗3,4はトランジスタのベース・エミッタ間短絡抵
抗で、この一端でコンデンサ5゜6よりの駆動信号をう
けとる。7は駆動信号源である。トランジスタ1.2は
あたかも1個のトランジスタのように動作し、負荷抵抗
9を介して電圧源端子8に接続され、他方の電圧源端子
は11に接続される。出力端子は10であり、この部分
に表われる電圧振幅信号を出力として利用することが多
い。
抵抗3,4はトランジスタのベース・エミッタ間短絡抵
抗で、この一端でコンデンサ5゜6よりの駆動信号をう
けとる。7は駆動信号源である。トランジスタ1.2は
あたかも1個のトランジスタのように動作し、負荷抵抗
9を介して電圧源端子8に接続され、他方の電圧源端子
は11に接続される。出力端子は10であり、この部分
に表われる電圧振幅信号を出力として利用することが多
い。
この回路方式はトランジスタを数多く積重ねることで高
い耐電圧を得ることができるが負荷がコンデンサ等の容
量性の場合は放電バス(径路)を持たないので回路の動
作が遅くなる問題があった。
い耐電圧を得ることができるが負荷がコンデンサ等の容
量性の場合は放電バス(径路)を持たないので回路の動
作が遅くなる問題があった。
第3図はこの課題を解決する一手法であり、相補型のト
ランジスタ1.2.13を組合せ、その中点より出力端
子10を取り出しており、負荷に対して電力の授受が行
い得る、いわゆるブツシュ・プルの回路構成となってい
る。この回路方式では動作速度を」ユげることかできる
が、高耐圧回路とするにはトランジスタ素子12.13
の1圧を上げなければならない。また、第3図のトラン
ジスタ1.2.1−3を第2図のトランジスタ1.2の
如く積み重ねれば高耐圧が得られるわけであるが。
ランジスタ1.2.13を組合せ、その中点より出力端
子10を取り出しており、負荷に対して電力の授受が行
い得る、いわゆるブツシュ・プルの回路構成となってい
る。この回路方式では動作速度を」ユげることかできる
が、高耐圧回路とするにはトランジスタ素子12.13
の1圧を上げなければならない。また、第3図のトラン
ジスタ1.2.1−3を第2図のトランジスタ1.2の
如く積み重ねれば高耐圧が得られるわけであるが。
第3図の回路のように相補型の場合はp型とn型のバラ
ンスをとることがむずかしく、1gA動法を相当考慮し
なければならなかった6また。信号源7と突1〜ランジ
スタのベースを結合するには比較的容景の大きいコンデ
ンサを用い−でおりこれを高耐圧で製作するのは相当高
度な技術を必要とした。
ンスをとることがむずかしく、1gA動法を相当考慮し
なければならなかった6また。信号源7と突1〜ランジ
スタのベースを結合するには比較的容景の大きいコンデ
ンサを用い−でおりこれを高耐圧で製作するのは相当高
度な技術を必要とした。
本発明の目的は簡単な回路構成で高耐圧が実現できるパ
ルス電圧発生回路を提案するにあり、特に正、負方向の
パルスを発生するに最適な、電子回路を提供することに
ある。
ルス電圧発生回路を提案するにあり、特に正、負方向の
パルスを発生するに最適な、電子回路を提供することに
ある。
従来例での直列接続型の高耐圧回路では電圧を各素子毎
均等に分圧することは仲々困難である。
均等に分圧することは仲々困難である。
これは第3図にも示すように信号の結合手段としてコン
デンサあるいはコイルを用いており、無信号時は1−ラ
ンジスタのベースの電位が定まりにくい状態にあること
に基因する。つまり、確実にベース駆動ができ、無信号
時は確実にベース電位を固定できれば、極めて動作が安
定な高耐圧パルス発生回路が実現できるわけである。本
発明はこの点を巧みに利用したものであり、その原理図
を第1図に示す。図中14は電流源であり、駆動源17
よりの電気信号によって制御され、駆動源17は(n号
rA7Δによって制御される。電圧源は端子8.11に
接続され、インピーダンス素子15.16を介して電流
源14に接続される。
デンサあるいはコイルを用いており、無信号時は1−ラ
ンジスタのベースの電位が定まりにくい状態にあること
に基因する。つまり、確実にベース駆動ができ、無信号
時は確実にベース電位を固定できれば、極めて動作が安
定な高耐圧パルス発生回路が実現できるわけである。本
発明はこの点を巧みに利用したものであり、その原理図
を第1図に示す。図中14は電流源であり、駆動源17
よりの電気信号によって制御され、駆動源17は(n号
rA7Δによって制御される。電圧源は端子8.11に
接続され、インピーダンス素子15.16を介して電流
源14に接続される。
第4図は第1図中の駆動源17の電圧・電流出力特性で
ある。駆動源17の電圧がある値以上で電流が流れ出し
、電圧が0Vになってしまうと電流も0となる特性にな
っており、逆方向特性は最初0V付近ではほとんど電流
が流れず、電圧がある値以」二になると急に電流が流れ
る特性を有している。
ある。駆動源17の電圧がある値以上で電流が流れ出し
、電圧が0Vになってしまうと電流も0となる特性にな
っており、逆方向特性は最初0V付近ではほとんど電流
が流れず、電圧がある値以」二になると急に電流が流れ
る特性を有している。
第5図は第1図における代表的波形である。入力電圧V
+ に対して否定出力の形で出力vOが発生する。この
とき出力パルスVoは電源電圧値VSSからVccまで
振幅が変化する。同時に、駆動′g17の出力電圧Vl
はVSGから特定のレベルの所定電圧Vc (駆動源
の回路形式によって決まり、動作条件からはl Vss
l + l Vcc lの約1/2の値が最もよい)
まで変化する。従来の回路では電圧Vlは点線の如く変
化し、最低レベルがVCC付近にまで到達し、このため
素子15にV3sとVCCの和の過電圧が印加され、素
子15そのものの破壊を招くことがあった。
+ に対して否定出力の形で出力vOが発生する。この
とき出力パルスVoは電源電圧値VSSからVccまで
振幅が変化する。同時に、駆動′g17の出力電圧Vl
はVSGから特定のレベルの所定電圧Vc (駆動源
の回路形式によって決まり、動作条件からはl Vss
l + l Vcc lの約1/2の値が最もよい)
まで変化する。従来の回路では電圧Vlは点線の如く変
化し、最低レベルがVCC付近にまで到達し、このため
素子15にV3sとVCCの和の過電圧が印加され、素
子15そのものの破壊を招くことがあった。
本発明は第4図の如き特性をもつ駆動源17を電流源1
4の制御端子に接続しであるので電圧V工の最低レベル
は所定電圧VCでクランプされ。
4の制御端子に接続しであるので電圧V工の最低レベル
は所定電圧VCでクランプされ。
素子15が過電圧で破壊されることはなくなる。
第6図に本発明の具体的一実施例を示す。これまでの説
明での同じ要素には同一番号を付しである。
明での同じ要素には同一番号を付しである。
PNPトランジスタ14は電流源を構成しており、イン
ピーダンス素子は抵抗15.16で具体化する。NPN
)−ランジスタ18、抵抗19がトランジスタ14の駆
動源を構成する。
ピーダンス素子は抵抗15.16で具体化する。NPN
)−ランジスタ18、抵抗19がトランジスタ14の駆
動源を構成する。
本回路において入力端子71.72に一定電圧を加えた
場合、1−ランジスタ18は導通状態となる。このとき
トランジスタ18のコレクタ・エミッタ間電圧VIとコ
レクタ電流は第4図に示すような特性となり本発明の駆
動源としての特性を満足できる。電圧印加と同時にトラ
ンジスタ18゜14が導通状態となり抵抗16に電流が
流れ、その両端には゛重圧降下が発生する。それゆえ、
出力端子10の電圧Voは電源電圧Vccより上置し電
圧Vssに向かう。この上昇はトランジスタ14が飽和
する点で止まり、このときVssとVccの和の電圧は
ほとんど抵抗16に印加される。次に電圧V+ が0と
なるl・ランジスタ18は遮断状態、トランジスタ14
は蓄積効果による遅れがあるもののやがてしゃ断状態と
なり、出力電圧VOはvccに向って降下する。この降
下期間中VOは駆動回路の接地電圧VCを通過する。電
圧Voはほとんどvlと同じ(約0.7V の差)であ
り、この値がVCとなるとトランジスタ18のコクフタ
・エミッタ間電圧はOとなり、動作点は第4図の0点付
近となる。このとき、トランジスタ18.14は遮断状
態であるのでこれらの間にはわずかの電流しか流れない
。それゆえ、?!!圧降圧降下中法1ぼ0に保持され、
VoがVccの最低点に到達してもこの値は持続される
。つまり第5図の出力波形V+ 、Voを得ることがで
きる。
場合、1−ランジスタ18は導通状態となる。このとき
トランジスタ18のコレクタ・エミッタ間電圧VIとコ
レクタ電流は第4図に示すような特性となり本発明の駆
動源としての特性を満足できる。電圧印加と同時にトラ
ンジスタ18゜14が導通状態となり抵抗16に電流が
流れ、その両端には゛重圧降下が発生する。それゆえ、
出力端子10の電圧Voは電源電圧Vccより上置し電
圧Vssに向かう。この上昇はトランジスタ14が飽和
する点で止まり、このときVssとVccの和の電圧は
ほとんど抵抗16に印加される。次に電圧V+ が0と
なるl・ランジスタ18は遮断状態、トランジスタ14
は蓄積効果による遅れがあるもののやがてしゃ断状態と
なり、出力電圧VOはvccに向って降下する。この降
下期間中VOは駆動回路の接地電圧VCを通過する。電
圧Voはほとんどvlと同じ(約0.7V の差)であ
り、この値がVCとなるとトランジスタ18のコクフタ
・エミッタ間電圧はOとなり、動作点は第4図の0点付
近となる。このとき、トランジスタ18.14は遮断状
態であるのでこれらの間にはわずかの電流しか流れない
。それゆえ、?!!圧降圧降下中法1ぼ0に保持され、
VoがVccの最低点に到達してもこの値は持続される
。つまり第5図の出力波形V+ 、Voを得ることがで
きる。
つまり、この場合はトランジスタ18のコレクタ電圧が
OVにクランプされるため、VoがVCCレベルになっ
たときは電源電圧の和(Vss+Vcc)をl〜ランジ
スタ14のコレクタ接合と抵抗15で正確に分担できる
。例えばVss=” 100 V t Vc=OV、V
ss=−100Vとした場合、Vt=0となり、抵抗1
5とトランジスタ14′のコレクタ接合で各100vの
電圧を分担するので素子耐圧は100vの設計でよい。
OVにクランプされるため、VoがVCCレベルになっ
たときは電源電圧の和(Vss+Vcc)をl〜ランジ
スタ14のコレクタ接合と抵抗15で正確に分担できる
。例えばVss=” 100 V t Vc=OV、V
ss=−100Vとした場合、Vt=0となり、抵抗1
5とトランジスタ14′のコレクタ接合で各100vの
電圧を分担するので素子耐圧は100vの設計でよい。
従来の例ではトランジスタ14のベースの電圧がOにク
ランプされずVCC側に変動してしまうので素子15が
破壊されやすかった。但し第6図の回路は簡単な構成で
はあるが出力電圧VoがVSSレベルになったときは抵
抗16に電源電圧の和(V ss + V cc)が印
加されるため16の耐圧はこれ以−1−、に作らなけれ
ばならない。
ランプされずVCC側に変動してしまうので素子15が
破壊されやすかった。但し第6図の回路は簡単な構成で
はあるが出力電圧VoがVSSレベルになったときは抵
抗16に電源電圧の和(V ss + V cc)が印
加されるため16の耐圧はこれ以−1−、に作らなけれ
ばならない。
第13図は第6図のタイムシーケンスを示す。
入力端子V[がルベル(高レベル)のとき、即ち電圧V
Cに5vを加えたレベルであるとトランジスタ18はオ
ン、続いてトランジスタ14もオンとする。このとき、
抵抗15の値を抵抗16の値に比較し、低く進んでおく
と、電圧Vlはほぼ電源電圧Vssに等しくなり、さら
にトランジスタ14のベース電流を適宜選んでおく(動
作上は飽和状態となるようにベース電流を大きくする)
とトランジスタ14は飽和状態となり電圧Vnはほとん
どVsgに等しくなる。一方、電圧VI がほぼVCレ
ベルになるとトランジスタ18のベース・エミッタ間電
流はOとなり、18はオフ(しゃ断)状態となり、この
ためトランジスタ14もオフ状態となるので電圧VOは
電源電圧Vccになる。電圧VoがVccになると、電
圧v1もこれに引かれてvccに向って変化するがトラ
ンジスタ18の特性が第4図のようになっているので、
■1はVCのレベルで固定される6 第14図は第6図の実施例において電源電圧Vss=4
00V、Vcc=OV、Vc =200Vのタイムシー
ケンスである。入力信号V+ は電圧Vcをベース(基
本)として制御されるので200Vから205vの間で
変化する。電圧Vt が205Vのとき、トランジスタ
18.14はいずれもオンとなり、VL 、VoはWl
gV s sの400■になる。VI が200Vの場
合は、トランジスタ18゜[4はいずれもオフとなり、
VlはVssの200V、VoはVccのOVとなる。
Cに5vを加えたレベルであるとトランジスタ18はオ
ン、続いてトランジスタ14もオンとする。このとき、
抵抗15の値を抵抗16の値に比較し、低く進んでおく
と、電圧Vlはほぼ電源電圧Vssに等しくなり、さら
にトランジスタ14のベース電流を適宜選んでおく(動
作上は飽和状態となるようにベース電流を大きくする)
とトランジスタ14は飽和状態となり電圧Vnはほとん
どVsgに等しくなる。一方、電圧VI がほぼVCレ
ベルになるとトランジスタ18のベース・エミッタ間電
流はOとなり、18はオフ(しゃ断)状態となり、この
ためトランジスタ14もオフ状態となるので電圧VOは
電源電圧Vccになる。電圧VoがVccになると、電
圧v1もこれに引かれてvccに向って変化するがトラ
ンジスタ18の特性が第4図のようになっているので、
■1はVCのレベルで固定される6 第14図は第6図の実施例において電源電圧Vss=4
00V、Vcc=OV、Vc =200Vのタイムシー
ケンスである。入力信号V+ は電圧Vcをベース(基
本)として制御されるので200Vから205vの間で
変化する。電圧Vt が205Vのとき、トランジスタ
18.14はいずれもオンとなり、VL 、VoはWl
gV s sの400■になる。VI が200Vの場
合は、トランジスタ18゜[4はいずれもオフとなり、
VlはVssの200V、VoはVccのOVとなる。
第15図は第6図の実施例において電源電圧Vss=2
00V、Vc =OV、Vcc=−150Vのタイムシ
ーケンスである。入力信号VlはO〜5■の間で加えら
れる。この場合電圧VIのレベルは200VとOV g
V oのレベルは200■と一150Vとなる。一般
に電圧VSSとVccの絶対値が等しくない場合、電圧
VOの値を(Vss+Vcc)/2の値に選ぶとit圧
に関してトランジスタ14,1.8の設計が容易となる
。つまり、画素子に均等の耐圧を振り分けることができ
る。
00V、Vc =OV、Vcc=−150Vのタイムシ
ーケンスである。入力信号VlはO〜5■の間で加えら
れる。この場合電圧VIのレベルは200VとOV g
V oのレベルは200■と一150Vとなる。一般
に電圧VSSとVccの絶対値が等しくない場合、電圧
VOの値を(Vss+Vcc)/2の値に選ぶとit圧
に関してトランジスタ14,1.8の設計が容易となる
。つまり、画素子に均等の耐圧を振り分けることができ
る。
第7図は本発明の他の実施例であり、第6図の抵抗15
をアクティブ回路で置換しておりトランジスタ20.電
流源21の組合せにより等価インピーダンスを作り出し
ている。駆動源17Aは第6図のトランジスタ18、抵
抗19で実現できる。
をアクティブ回路で置換しておりトランジスタ20.電
流源21の組合せにより等価インピーダンスを作り出し
ている。駆動源17Aは第6図のトランジスタ18、抵
抗19で実現できる。
また1本実施例ではトランジスタ14C:、20Cは1
,4.20に対して相補型となっており、14G。
,4.20に対して相補型となっており、14G。
20Cによって抵抗16の機能を代表させている。
本回路ではl駆動源】、7Aと17C,とを交互にオン
・オフさせることで出力端子10に電圧パルスを得るこ
とができる。この回路は抵抗15.16に相当するもの
を用いていないので、?!!力ロスがほとんどなく、特
に10の負荷としてキャパシターC等を接続した場合に
安定な動作が期待できる。
・オフさせることで出力端子10に電圧パルスを得るこ
とができる。この回路は抵抗15.16に相当するもの
を用いていないので、?!!力ロスがほとんどなく、特
に10の負荷としてキャパシターC等を接続した場合に
安定な動作が期待できる。
第8図は本発明の他の実施例である。本実施例では等価
インピーダンスを実現するトランジスタ20、抵抗21
Rを別のトランジスタ21で制御し、より一層の動作の
安定動作及び省電力化製図ったもので、n型、n型の相
補型の対称回路となっている。
インピーダンスを実現するトランジスタ20、抵抗21
Rを別のトランジスタ21で制御し、より一層の動作の
安定動作及び省電力化製図ったもので、n型、n型の相
補型の対称回路となっている。
端子31は共通端子であり、31A、31Bを用いてト
ランジスタ20.14の制御を、31D。
ランジスタ20.14の制御を、31D。
31Eを用いてトランジスタ14G、20Gの制御を、
それぞれ行う。
それぞれ行う。
第16図に第8図の実施例におけるタイムシーケンスを
示す。入力V+ut+ VILI2はvc −VC+0
.7V (7)間で、Vtシs+ VILZはVc−
Vc−0,7Vの間で、それぞれ制御される6電圧Vr
ui+ VILZをVc+0.7Vすルト(コノ両者の
信号は図に示すように時間的には同時にルベルとする必
要はない)トランジスタ21T、18゜20.14はオ
ンとなりvOはVssレベルとなる(このときVzuも
Vssである)6一方、このときトランジスタ14C,
20GはオフであるがVll。
示す。入力V+ut+ VILI2はvc −VC+0
.7V (7)間で、Vtシs+ VILZはVc−
Vc−0,7Vの間で、それぞれ制御される6電圧Vr
ui+ VILZをVc+0.7Vすルト(コノ両者の
信号は図に示すように時間的には同時にルベルとする必
要はない)トランジスタ21T、18゜20.14はオ
ンとなりvOはVssレベルとなる(このときVzuも
Vssである)6一方、このときトランジスタ14C,
20GはオフであるがVll。
がVcレベルとなるので、V o ” V cc間の電
圧は1−ランジスタ1.4G、20Cの各々のコレクタ
接合で、それぞれ半分ずつ分担される6 次に電圧■+ut+ VIUZをVCとしたあと、V
u、s +Vn、xをVc+0.7V とすると、ト
ランジスタ20CT、18Cはオン状態となり、14c
。
圧は1−ランジスタ1.4G、20Cの各々のコレクタ
接合で、それぞれ半分ずつ分担される6 次に電圧■+ut+ VIUZをVCとしたあと、V
u、s +Vn、xをVc+0.7V とすると、ト
ランジスタ20CT、18Cはオン状態となり、14c
。
20Gもオンとする。このため、出力電圧VoはVss
からVccレベルに向って変化し、やがてVccレベル
に落着く (このとき、Vu、はVcからVccとなる
)。一方、VoがVCCになるとVIuはVcレベルと
なり、この電位に固定化される。VoがVccレベルの
とき、電源電圧Vss−Vccの間の電圧はトランジス
タ20.14の各々のコレクタ接合で、それぞれ半分ず
つ分担される。
からVccレベルに向って変化し、やがてVccレベル
に落着く (このとき、Vu、はVcからVccとなる
)。一方、VoがVCCになるとVIuはVcレベルと
なり、この電位に固定化される。VoがVccレベルの
とき、電源電圧Vss−Vccの間の電圧はトランジス
タ20.14の各々のコレクタ接合で、それぞれ半分ず
つ分担される。
第9図は本発明の別の実施例を示す。この場合はアクテ
ィブ素子を全て電界効果型トランジスタ(FET)(好
ましくはvO3−FET)で構成しており、集積化する
場合、プロセスが簡単になる。
ィブ素子を全て電界効果型トランジスタ(FET)(好
ましくはvO3−FET)で構成しており、集積化する
場合、プロセスが簡単になる。
第10図に本発明の別の実施例を示す。
この例では半導体素子をバイポーラ素子と(FET)(
好ましくはvO8−FET)素子の混合形態で構成して
いる。特に高い駆動能力を必要とする出力段はバイポー
ラトランジスタ20゜14.20C,14Cで構成し、
信号伝達のみの回路はFET40,41,42.43で
構成し、回路の性能を向上させている。またFETの場
合は第4図の特性に基づくクランプ効果が弱い場合があ
るので図の点線に示すようにダイオード44゜45を用
いてクランプ動作を確実にするとよい。
好ましくはvO8−FET)素子の混合形態で構成して
いる。特に高い駆動能力を必要とする出力段はバイポー
ラトランジスタ20゜14.20C,14Cで構成し、
信号伝達のみの回路はFET40,41,42.43で
構成し、回路の性能を向上させている。またFETの場
合は第4図の特性に基づくクランプ効果が弱い場合があ
るので図の点線に示すようにダイオード44゜45を用
いてクランプ動作を確実にするとよい。
第17図は第10図の実施例におけるタイムシーケンス
である。動作タイムシーケンスは第8図の実施例のシー
ケンス第16図と同じ形となるが、入力段がMOSトラ
ンジスタ40,41,42゜43を用いているので、入
力電圧V+υ1+ vruz。
である。動作タイムシーケンスは第8図の実施例のシー
ケンス第16図と同じ形となるが、入力段がMOSトラ
ンジスタ40,41,42゜43を用いているので、入
力電圧V+υ1+ vruz。
Vr+、t+ vl+、2の振幅はVc −Vc +
5 V、もしくはVc: ” Vc −5Vの間で行っ
ている− fl 圧V t t+ 。
5 V、もしくはVc: ” Vc −5Vの間で行っ
ている− fl 圧V t t+ 。
VILの振幅電圧の一方が、Vcにとどまるのは。
これまでの説明と同じである。
第11図に本発明の他の実施例を示す。この場合は制御
端子が3個であり端子31ABでパルス立上り部の制御
を、端子31DEでパルス立下り部の制御を、それぞれ
行う、50,51,52゜53はパルス遅延回路であり
、この各々の遅延時間を適宜選択することで省電力、波
形発生、動作速度向上環の性能向上ができる。
端子が3個であり端子31ABでパルス立上り部の制御
を、端子31DEでパルス立下り部の制御を、それぞれ
行う、50,51,52゜53はパルス遅延回路であり
、この各々の遅延時間を適宜選択することで省電力、波
形発生、動作速度向上環の性能向上ができる。
第12図に本発明の変形例を示す。この例ではこれまで
の実施例の基本回路をさらに上下に積み重ねており、出
力端子10A、IOB、IOC。
の実施例の基本回路をさらに上下に積み重ねており、出
力端子10A、IOB、IOC。
10D、]、OE、IOF、10を複数個、各トランジ
スタの結合点から取り出している。制御信号は端子31
M、31G、31Nに加える。但し端子10Aを有する
高電位側の回路群80は制御端子31Mとは電位の差が
大きいので、信号結合手段としてダイオード60の逆接
合静電容量をコンデンサとして利用する。端子62は特
定の電圧レベルに接続する。以」二の考え方は電圧の方
向を除いてはトランジスタ群81、ダイオード61、端
子63に対しても同じに考え得る。
スタの結合点から取り出している。制御信号は端子31
M、31G、31Nに加える。但し端子10Aを有する
高電位側の回路群80は制御端子31Mとは電位の差が
大きいので、信号結合手段としてダイオード60の逆接
合静電容量をコンデンサとして利用する。端子62は特
定の電圧レベルに接続する。以」二の考え方は電圧の方
向を除いてはトランジスタ群81、ダイオード61、端
子63に対しても同じに考え得る。
この実施例ではレベルの異なる多数個のパルス群を同時
に得ることができ、さらに端子10の出力パルスの電圧
振幅はこれまでの実施例に比較し。
に得ることができ、さらに端子10の出力パルスの電圧
振幅はこれまでの実施例に比較し。
さらに2倍の値を実現することができる。
以上述べた本発明の実施例の回路は、容量性負荷、例え
ばEL(エレクトロルミネセンス)、プラブマディスプ
レイ、圧電モータ、インクジェットプリンタ、ピエゾ素
子等の1駆動ドライバーとして用いることができる。
ばEL(エレクトロルミネセンス)、プラブマディスプ
レイ、圧電モータ、インクジェットプリンタ、ピエゾ素
子等の1駆動ドライバーとして用いることができる。
本発明によればコンデンサ等の結合手段を用いないで高
耐圧のパルス発生が行い得るので、集積化に適したパル
ス発生素子が実現できる。
耐圧のパルス発生が行い得るので、集積化に適したパル
ス発生素子が実現できる。
また耐圧(通常、コレクタ・エミッタ間耐圧)E (V
)の素子を使用して回路を構成すれば出力振幅が2E
(V)に亘るパルスが発生できる。
)の素子を使用して回路を構成すれば出力振幅が2E
(V)に亘るパルスが発生できる。
第1図は本発明の原理を示す図、第2図、第3図は従来
例を示す図、第4図、第5図は本発明の詳細な説明図、
第6図から第17図は本発明の具体的実施例を示す図で
ある。 14・・・電流源、15.16・・・インピーダンス素
子、17・・・駆動源、10・・・出力端子。
例を示す図、第4図、第5図は本発明の詳細な説明図、
第6図から第17図は本発明の具体的実施例を示す図で
ある。 14・・・電流源、15.16・・・インピーダンス素
子、17・・・駆動源、10・・・出力端子。
Claims (1)
- 【特許請求の範囲】 1、インピーダンス素子が接続される一対の主端子のう
ち少なくとも一方が出力端子となる電流源と、前記電流
源の制御端子に接続される駆動源とを具備し、該駆動源
の出力電圧・電流特性を出力電圧が0V付近では出力電
流がほとんど0になり、それ以外の電圧では出力電流が
0でないようにせしめ、前記出力端子の電圧値が、前記
駆動源の回路構成で決まる所定電圧レベルVcより低く
なつたとき、電流源の制御端子の電圧V_1を該所定電
圧レベルVcにクランプすることを特徴とする半導体電
子回路。 2、特許請求の範囲第1項に於いて、電流源及び駆動源
をトランジスタで構成し、インピーダンス素子を抵抗で
構成することを特徴とする半導体電子回路。 3、特許請求の範囲第1項に於いて、インピーダンス素
子は少なくともトランジスタを利用したアクティブイン
ピーダンスであることを特徴とする半導体電子回路。 4、特許請求の範囲第1項に於いて、電流源とインピー
ダンスとの回路の一部を相補構成とすることを特徴とす
る半導体電子回路。 5、特許請求の範囲第1項に於いて、電流源及び駆動源
を電界効果トランジスタで構成することを特徴とする半
導体電子回路。 6、特許請求の範囲第1項に於いて、電流源、駆動源を
、バイポーラ素子、電界効果素子を混在して構成するこ
とを特徴とする半導体電子回路。 7、特許請求の範囲第1項に於いて、駆動源と電流源と
の接続点付近に電圧クランプ要素を設けることを特徴と
する半導体電子回路。 8、特許請求の範囲第1項に於いて、入力端子のパルス
間にそれぞれ遅延時間を持たせることを特徴とする半導
体電子回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60269260A JPS62130018A (ja) | 1985-12-02 | 1985-12-02 | 半導体電子回路 |
US06/937,051 US4808845A (en) | 1985-12-02 | 1986-12-02 | High voltage pulse generating semiconductor circuit with improved driving arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60269260A JPS62130018A (ja) | 1985-12-02 | 1985-12-02 | 半導体電子回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62130018A true JPS62130018A (ja) | 1987-06-12 |
Family
ID=17469871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60269260A Pending JPS62130018A (ja) | 1985-12-02 | 1985-12-02 | 半導体電子回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4808845A (ja) |
JP (1) | JPS62130018A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07132954A (ja) * | 1993-03-22 | 1995-05-23 | Plastics Inc | 二重封止容器 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4943740A (en) * | 1988-04-12 | 1990-07-24 | Zdzislaw Gulczynski | Ultra fast logic |
JPH0669782A (ja) * | 1992-05-29 | 1994-03-11 | Nec Corp | BiMIS論理回路 |
US5319315A (en) * | 1992-11-18 | 1994-06-07 | Harris Corporation | Class-C RF power amplifier having digitally driven shunt circuit for removing accumulated excess base charge |
US5719065A (en) | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
US5814529A (en) | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
TW334581B (en) | 1996-06-04 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor integrated circuit and fabrication method thereof |
US6068360A (en) * | 1997-06-30 | 2000-05-30 | Brother Kogyo Kabushiki Kaisha | Printer head drive system having negative feedback control |
JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
JP4463493B2 (ja) * | 2002-04-15 | 2010-05-19 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
JP3989763B2 (ja) | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
DE60326192D1 (de) * | 2002-08-20 | 2009-04-02 | Sony Corp | Flüssigkeitausstossgerät und Flüssigkeitausstossverfahren |
US6876241B2 (en) * | 2003-07-31 | 2005-04-05 | Agilent Technologies, Inc. | Circuit for generating from low voltage edges higher voltage pulses having precise amplitudes and durations |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5110753A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | Geetokairo |
JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
JPS6016022A (ja) * | 1983-07-08 | 1985-01-26 | Fujitsu Ltd | コンプリメンタリロジツク回路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2014351A1 (de) * | 1970-03-25 | 1971-11-11 | Siemens Ag | Schaltungsanordnung zur Regelung eines Stromes |
US3751682A (en) * | 1971-12-17 | 1973-08-07 | Sperry Rand Corp | Pulsed voltage driver for capacitive load |
JPS5219932A (en) * | 1975-08-08 | 1977-02-15 | Hitachi Ltd | Lamp function generating system |
US4359650A (en) * | 1980-11-13 | 1982-11-16 | The United States Of America As Represented By The Secretary Of The Air Force | High voltage driver amplifier apparatus |
US4749884A (en) * | 1980-12-22 | 1988-06-07 | Unisys Corporation | Low power, high level driver |
JPS56162543A (en) * | 1981-03-09 | 1981-12-14 | Toshiba Corp | Counter circuit |
US4407055A (en) * | 1981-07-16 | 1983-10-04 | Ramco Steel, Inc. | Method of making surface drainage culvert |
JPS58151719A (ja) * | 1982-03-05 | 1983-09-09 | Sony Corp | パルス発生回路 |
US4491744A (en) * | 1982-08-02 | 1985-01-01 | Burroughs Corporation | Current source direct base drive for transistor power switches |
JPS5938072A (ja) * | 1982-08-26 | 1984-03-01 | Toshiba Corp | 静電記録ヘツドの駆動回路 |
JPS6051024A (ja) * | 1983-08-30 | 1985-03-22 | Seiko Epson Corp | 高速インバ−タ回路 |
JPS6057724A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路 |
-
1985
- 1985-12-02 JP JP60269260A patent/JPS62130018A/ja active Pending
-
1986
- 1986-12-02 US US06/937,051 patent/US4808845A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5110753A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | Geetokairo |
JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
JPS6016022A (ja) * | 1983-07-08 | 1985-01-26 | Fujitsu Ltd | コンプリメンタリロジツク回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07132954A (ja) * | 1993-03-22 | 1995-05-23 | Plastics Inc | 二重封止容器 |
Also Published As
Publication number | Publication date |
---|---|
US4808845A (en) | 1989-02-28 |
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