JPS62130018A - 半導体電子回路 - Google Patents
半導体電子回路Info
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- JPS62130018A JPS62130018A JP60269260A JP26926085A JPS62130018A JP S62130018 A JPS62130018 A JP S62130018A JP 60269260 A JP60269260 A JP 60269260A JP 26926085 A JP26926085 A JP 26926085A JP S62130018 A JPS62130018 A JP S62130018A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体電子回路に係り、特に高耐圧の電圧パル
スが発生できる半導体電子回路に関する。
スが発生できる半導体電子回路に関する。
［従来の技術〕
幾つかの回路用素子を直列に接続して高耐圧の出力を得
る回路方式に関するもの、従来例としては特開昭５２−
１１Ｊ９３２号公報、特開昭５６−１６２５４３号公報
、特開昭６０−５１０２４号公報、特開昭６０−５７７
２４号公報等に示されるように複数個のトランジスタを
直列に接続しそれぞれのベースを同時に駆動するように
した回路方式が知られており、第２図にその代表的回路
形態を示す。
る回路方式に関するもの、従来例としては特開昭５２−
１１Ｊ９３２号公報、特開昭５６−１６２５４３号公報
、特開昭６０−５１０２４号公報、特開昭６０−５７７
２４号公報等に示されるように複数個のトランジスタを
直列に接続しそれぞれのベースを同時に駆動するように
した回路方式が知られており、第２図にその代表的回路
形態を示す。
第２図中トランジスタ１，２は直列に接続されており、
抵抗３，４はトランジスタのベース・エミッタ間短絡抵
抗で、この一端でコンデンサ５゜６よりの駆動信号をう
けとる。７は駆動信号源である。トランジスタ１．２は
あたかも１個のトランジスタのように動作し、負荷抵抗
９を介して電圧源端子８に接続され、他方の電圧源端子
は１１に接続される。出力端子は１０であり、この部分
に表われる電圧振幅信号を出力として利用することが多
い。
抵抗３，４はトランジスタのベース・エミッタ間短絡抵
抗で、この一端でコンデンサ５゜６よりの駆動信号をう
けとる。７は駆動信号源である。トランジスタ１．２は
あたかも１個のトランジスタのように動作し、負荷抵抗
９を介して電圧源端子８に接続され、他方の電圧源端子
は１１に接続される。出力端子は１０であり、この部分
に表われる電圧振幅信号を出力として利用することが多
い。
この回路方式はトランジスタを数多く積重ねることで高
い耐電圧を得ることができるが負荷がコンデンサ等の容
量性の場合は放電バス（径路）を持たないので回路の動
作が遅くなる問題があった。
い耐電圧を得ることができるが負荷がコンデンサ等の容
量性の場合は放電バス（径路）を持たないので回路の動
作が遅くなる問題があった。
第３図はこの課題を解決する一手法であり、相補型のト
ランジスタ１．２．１３を組合せ、その中点より出力端
子１０を取り出しており、負荷に対して電力の授受が行
い得る、いわゆるブツシュ・プルの回路構成となってい
る。この回路方式では動作速度を」ユげることかできる
が、高耐圧回路とするにはトランジスタ素子１２．１３
の１圧を上げなければならない。また、第３図のトラン
ジスタ１．２．１−３を第２図のトランジスタ１．２の
如く積み重ねれば高耐圧が得られるわけであるが。
ランジスタ１．２．１３を組合せ、その中点より出力端
子１０を取り出しており、負荷に対して電力の授受が行
い得る、いわゆるブツシュ・プルの回路構成となってい
る。この回路方式では動作速度を」ユげることかできる
が、高耐圧回路とするにはトランジスタ素子１２．１３
の１圧を上げなければならない。また、第３図のトラン
ジスタ１．２．１−３を第２図のトランジスタ１．２の
如く積み重ねれば高耐圧が得られるわけであるが。
第３図の回路のように相補型の場合はｐ型とｎ型のバラ
ンスをとることがむずかしく、１ｇＡ動法を相当考慮し
なければならなかった６また。信号源７と突１〜ランジ
スタのベースを結合するには比較的容景の大きいコンデ
ンサを用い−でおりこれを高耐圧で製作するのは相当高
度な技術を必要とした。
ンスをとることがむずかしく、１ｇＡ動法を相当考慮し
なければならなかった６また。信号源７と突１〜ランジ
スタのベースを結合するには比較的容景の大きいコンデ
ンサを用い−でおりこれを高耐圧で製作するのは相当高
度な技術を必要とした。
本発明の目的は簡単な回路構成で高耐圧が実現できるパ
ルス電圧発生回路を提案するにあり、特に正、負方向の
パルスを発生するに最適な、電子回路を提供することに
ある。
ルス電圧発生回路を提案するにあり、特に正、負方向の
パルスを発生するに最適な、電子回路を提供することに
ある。
従来例での直列接続型の高耐圧回路では電圧を各素子毎
均等に分圧することは仲々困難である。
均等に分圧することは仲々困難である。
これは第３図にも示すように信号の結合手段としてコン
デンサあるいはコイルを用いており、無信号時は１−ラ
ンジスタのベースの電位が定まりにくい状態にあること
に基因する。つまり、確実にベース駆動ができ、無信号
時は確実にベース電位を固定できれば、極めて動作が安
定な高耐圧パルス発生回路が実現できるわけである。本
発明はこの点を巧みに利用したものであり、その原理図
を第１図に示す。図中１４は電流源であり、駆動源１７
よりの電気信号によって制御され、駆動源１７は（ｎ号
ｒＡ７Δによって制御される。電圧源は端子８．１１に
接続され、インピーダンス素子１５．１６を介して電流
源１４に接続される。
デンサあるいはコイルを用いており、無信号時は１−ラ
ンジスタのベースの電位が定まりにくい状態にあること
に基因する。つまり、確実にベース駆動ができ、無信号
時は確実にベース電位を固定できれば、極めて動作が安
定な高耐圧パルス発生回路が実現できるわけである。本
発明はこの点を巧みに利用したものであり、その原理図
を第１図に示す。図中１４は電流源であり、駆動源１７
よりの電気信号によって制御され、駆動源１７は（ｎ号
ｒＡ７Δによって制御される。電圧源は端子８．１１に
接続され、インピーダンス素子１５．１６を介して電流
源１４に接続される。
第４図は第１図中の駆動源１７の電圧・電流出力特性で
ある。駆動源１７の電圧がある値以上で電流が流れ出し
、電圧が０Ｖになってしまうと電流も０となる特性にな
っており、逆方向特性は最初０Ｖ付近ではほとんど電流
が流れず、電圧がある値以」二になると急に電流が流れ
る特性を有している。
ある。駆動源１７の電圧がある値以上で電流が流れ出し
、電圧が０Ｖになってしまうと電流も０となる特性にな
っており、逆方向特性は最初０Ｖ付近ではほとんど電流
が流れず、電圧がある値以」二になると急に電流が流れ
る特性を有している。
第５図は第１図における代表的波形である。入力電圧Ｖ
＋ に対して否定出力の形で出力ｖＯが発生する。この
とき出力パルスＶｏは電源電圧値ＶＳＳからＶｃｃまで
振幅が変化する。同時に、駆動′ｇ１７の出力電圧Ｖｌ
はＶＳＧから特定のレベルの所定電圧Ｖｃ （駆動源
の回路形式によって決まり、動作条件からはｌ Ｖｓｓ
ｌ ＋ ｌ Ｖｃｃ ｌの約１／２の値が最もよい）
まで変化する。従来の回路では電圧Ｖｌは点線の如く変
化し、最低レベルがＶＣＣ付近にまで到達し、このため
素子１５にＶ３ｓとＶＣＣの和の過電圧が印加され、素
子１５そのものの破壊を招くことがあった。
＋ に対して否定出力の形で出力ｖＯが発生する。この
とき出力パルスＶｏは電源電圧値ＶＳＳからＶｃｃまで
振幅が変化する。同時に、駆動′ｇ１７の出力電圧Ｖｌ
はＶＳＧから特定のレベルの所定電圧Ｖｃ （駆動源
の回路形式によって決まり、動作条件からはｌ Ｖｓｓ
ｌ ＋ ｌ Ｖｃｃ ｌの約１／２の値が最もよい）
まで変化する。従来の回路では電圧Ｖｌは点線の如く変
化し、最低レベルがＶＣＣ付近にまで到達し、このため
素子１５にＶ３ｓとＶＣＣの和の過電圧が印加され、素
子１５そのものの破壊を招くことがあった。
本発明は第４図の如き特性をもつ駆動源１７を電流源１
４の制御端子に接続しであるので電圧Ｖ工の最低レベル
は所定電圧ＶＣでクランプされ。
４の制御端子に接続しであるので電圧Ｖ工の最低レベル
は所定電圧ＶＣでクランプされ。
素子１５が過電圧で破壊されることはなくなる。
第６図に本発明の具体的一実施例を示す。これまでの説
明での同じ要素には同一番号を付しである。
明での同じ要素には同一番号を付しである。
ＰＮＰトランジスタ１４は電流源を構成しており、イン
ピーダンス素子は抵抗１５．１６で具体化する。ＮＰＮ
）−ランジスタ１８、抵抗１９がトランジスタ１４の駆
動源を構成する。
ピーダンス素子は抵抗１５．１６で具体化する。ＮＰＮ
）−ランジスタ１８、抵抗１９がトランジスタ１４の駆
動源を構成する。
本回路において入力端子７１．７２に一定電圧を加えた
場合、１−ランジスタ１８は導通状態となる。このとき
トランジスタ１８のコレクタ・エミッタ間電圧ＶＩとコ
レクタ電流は第４図に示すような特性となり本発明の駆
動源としての特性を満足できる。電圧印加と同時にトラ
ンジスタ１８゜１４が導通状態となり抵抗１６に電流が
流れ、その両端には゛重圧降下が発生する。それゆえ、
出力端子１０の電圧Ｖｏは電源電圧Ｖｃｃより上置し電
圧Ｖｓｓに向かう。この上昇はトランジスタ１４が飽和
する点で止まり、このときＶｓｓとＶｃｃの和の電圧は
ほとんど抵抗１６に印加される。次に電圧Ｖ＋ が０と
なるｌ・ランジスタ１８は遮断状態、トランジスタ１４
は蓄積効果による遅れがあるもののやがてしゃ断状態と
なり、出力電圧ＶＯはｖｃｃに向って降下する。この降
下期間中ＶＯは駆動回路の接地電圧ＶＣを通過する。電
圧Ｖｏはほとんどｖｌと同じ（約０．７Ｖ の差）であ
り、この値がＶＣとなるとトランジスタ１８のコクフタ
・エミッタ間電圧はＯとなり、動作点は第４図の０点付
近となる。このとき、トランジスタ１８．１４は遮断状
態であるのでこれらの間にはわずかの電流しか流れない
。それゆえ、？！！圧降圧降下中法１ぼ０に保持され、
ＶｏがＶｃｃの最低点に到達してもこの値は持続される
。つまり第５図の出力波形Ｖ＋ 、Ｖｏを得ることがで
きる。
場合、１−ランジスタ１８は導通状態となる。このとき
トランジスタ１８のコレクタ・エミッタ間電圧ＶＩとコ
レクタ電流は第４図に示すような特性となり本発明の駆
動源としての特性を満足できる。電圧印加と同時にトラ
ンジスタ１８゜１４が導通状態となり抵抗１６に電流が
流れ、その両端には゛重圧降下が発生する。それゆえ、
出力端子１０の電圧Ｖｏは電源電圧Ｖｃｃより上置し電
圧Ｖｓｓに向かう。この上昇はトランジスタ１４が飽和
する点で止まり、このときＶｓｓとＶｃｃの和の電圧は
ほとんど抵抗１６に印加される。次に電圧Ｖ＋ が０と
なるｌ・ランジスタ１８は遮断状態、トランジスタ１４
は蓄積効果による遅れがあるもののやがてしゃ断状態と
なり、出力電圧ＶＯはｖｃｃに向って降下する。この降
下期間中ＶＯは駆動回路の接地電圧ＶＣを通過する。電
圧Ｖｏはほとんどｖｌと同じ（約０．７Ｖ の差）であ
り、この値がＶＣとなるとトランジスタ１８のコクフタ
・エミッタ間電圧はＯとなり、動作点は第４図の０点付
近となる。このとき、トランジスタ１８．１４は遮断状
態であるのでこれらの間にはわずかの電流しか流れない
。それゆえ、？！！圧降圧降下中法１ぼ０に保持され、
ＶｏがＶｃｃの最低点に到達してもこの値は持続される
。つまり第５図の出力波形Ｖ＋ 、Ｖｏを得ることがで
きる。
つまり、この場合はトランジスタ１８のコレクタ電圧が
ＯＶにクランプされるため、ＶｏがＶＣＣレベルになっ
たときは電源電圧の和（Ｖｓｓ＋Ｖｃｃ）をｌ〜ランジ
スタ１４のコレクタ接合と抵抗１５で正確に分担できる
。例えばＶｓｓ＝” １００ Ｖ ｔ Ｖｃ＝ＯＶ、Ｖ
ｓｓ＝−１００Ｖとした場合、Ｖｔ＝０となり、抵抗１
５とトランジスタ１４′のコレクタ接合で各１００ｖの
電圧を分担するので素子耐圧は１００ｖの設計でよい。
ＯＶにクランプされるため、ＶｏがＶＣＣレベルになっ
たときは電源電圧の和（Ｖｓｓ＋Ｖｃｃ）をｌ〜ランジ
スタ１４のコレクタ接合と抵抗１５で正確に分担できる
。例えばＶｓｓ＝” １００ Ｖ ｔ Ｖｃ＝ＯＶ、Ｖ
ｓｓ＝−１００Ｖとした場合、Ｖｔ＝０となり、抵抗１
５とトランジスタ１４′のコレクタ接合で各１００ｖの
電圧を分担するので素子耐圧は１００ｖの設計でよい。
従来の例ではトランジスタ１４のベースの電圧がＯにク
ランプされずＶＣＣ側に変動してしまうので素子１５が
破壊されやすかった。但し第６図の回路は簡単な構成で
はあるが出力電圧ＶｏがＶＳＳレベルになったときは抵
抗１６に電源電圧の和（Ｖ ｓｓ ＋ Ｖ ｃｃ）が印
加されるため１６の耐圧はこれ以−１−、に作らなけれ
ばならない。
ランプされずＶＣＣ側に変動してしまうので素子１５が
破壊されやすかった。但し第６図の回路は簡単な構成で
はあるが出力電圧ＶｏがＶＳＳレベルになったときは抵
抗１６に電源電圧の和（Ｖ ｓｓ ＋ Ｖ ｃｃ）が印
加されるため１６の耐圧はこれ以−１−、に作らなけれ
ばならない。
第１３図は第６図のタイムシーケンスを示す。
入力端子Ｖ［がルベル（高レベル）のとき、即ち電圧Ｖ
Ｃに５ｖを加えたレベルであるとトランジスタ１８はオ
ン、続いてトランジスタ１４もオンとする。このとき、
抵抗１５の値を抵抗１６の値に比較し、低く進んでおく
と、電圧Ｖｌはほぼ電源電圧Ｖｓｓに等しくなり、さら
にトランジスタ１４のベース電流を適宜選んでおく（動
作上は飽和状態となるようにベース電流を大きくする）
とトランジスタ１４は飽和状態となり電圧Ｖｎはほとん
どＶｓｇに等しくなる。一方、電圧ＶＩ がほぼＶＣレ
ベルになるとトランジスタ１８のベース・エミッタ間電
流はＯとなり、１８はオフ（しゃ断）状態となり、この
ためトランジスタ１４もオフ状態となるので電圧ＶＯは
電源電圧Ｖｃｃになる。電圧ＶｏがＶｃｃになると、電
圧ｖ１もこれに引かれてｖｃｃに向って変化するがトラ
ンジスタ１８の特性が第４図のようになっているので、
■１はＶＣのレベルで固定される６ 第１４図は第６図の実施例において電源電圧Ｖｓｓ＝４
００Ｖ、Ｖｃｃ＝ＯＶ、Ｖｃ ＝２００Ｖのタイムシー
ケンスである。入力信号Ｖ＋ は電圧Ｖｃをベース（基
本）として制御されるので２００Ｖから２０５ｖの間で
変化する。電圧Ｖｔ が２０５Ｖのとき、トランジスタ
１８．１４はいずれもオンとなり、ＶＬ 、ＶｏはＷｌ
ｇＶ ｓ ｓの４００■になる。ＶＩ が２００Ｖの場
合は、トランジスタ１８゜［４はいずれもオフとなり、
ＶｌはＶｓｓの２００Ｖ、ＶｏはＶｃｃのＯＶとなる。
Ｃに５ｖを加えたレベルであるとトランジスタ１８はオ
ン、続いてトランジスタ１４もオンとする。このとき、
抵抗１５の値を抵抗１６の値に比較し、低く進んでおく
と、電圧Ｖｌはほぼ電源電圧Ｖｓｓに等しくなり、さら
にトランジスタ１４のベース電流を適宜選んでおく（動
作上は飽和状態となるようにベース電流を大きくする）
とトランジスタ１４は飽和状態となり電圧Ｖｎはほとん
どＶｓｇに等しくなる。一方、電圧ＶＩ がほぼＶＣレ
ベルになるとトランジスタ１８のベース・エミッタ間電
流はＯとなり、１８はオフ（しゃ断）状態となり、この
ためトランジスタ１４もオフ状態となるので電圧ＶＯは
電源電圧Ｖｃｃになる。電圧ＶｏがＶｃｃになると、電
圧ｖ１もこれに引かれてｖｃｃに向って変化するがトラ
ンジスタ１８の特性が第４図のようになっているので、
■１はＶＣのレベルで固定される６ 第１４図は第６図の実施例において電源電圧Ｖｓｓ＝４
００Ｖ、Ｖｃｃ＝ＯＶ、Ｖｃ ＝２００Ｖのタイムシー
ケンスである。入力信号Ｖ＋ は電圧Ｖｃをベース（基
本）として制御されるので２００Ｖから２０５ｖの間で
変化する。電圧Ｖｔ が２０５Ｖのとき、トランジスタ
１８．１４はいずれもオンとなり、ＶＬ 、ＶｏはＷｌ
ｇＶ ｓ ｓの４００■になる。ＶＩ が２００Ｖの場
合は、トランジスタ１８゜［４はいずれもオフとなり、
ＶｌはＶｓｓの２００Ｖ、ＶｏはＶｃｃのＯＶとなる。
第１５図は第６図の実施例において電源電圧Ｖｓｓ＝２
００Ｖ、Ｖｃ ＝ＯＶ、Ｖｃｃ＝−１５０Ｖのタイムシ
ーケンスである。入力信号ＶｌはＯ〜５■の間で加えら
れる。この場合電圧ＶＩのレベルは２００ＶとＯＶ ｇ
Ｖ ｏのレベルは２００■と一１５０Ｖとなる。一般
に電圧ＶＳＳとＶｃｃの絶対値が等しくない場合、電圧
ＶＯの値を（Ｖｓｓ＋Ｖｃｃ）／２の値に選ぶとｉｔ圧
に関してトランジスタ１４，１．８の設計が容易となる
。つまり、画素子に均等の耐圧を振り分けることができ
る。
００Ｖ、Ｖｃ ＝ＯＶ、Ｖｃｃ＝−１５０Ｖのタイムシ
ーケンスである。入力信号ＶｌはＯ〜５■の間で加えら
れる。この場合電圧ＶＩのレベルは２００ＶとＯＶ ｇ
Ｖ ｏのレベルは２００■と一１５０Ｖとなる。一般
に電圧ＶＳＳとＶｃｃの絶対値が等しくない場合、電圧
ＶＯの値を（Ｖｓｓ＋Ｖｃｃ）／２の値に選ぶとｉｔ圧
に関してトランジスタ１４，１．８の設計が容易となる
。つまり、画素子に均等の耐圧を振り分けることができ
る。
第７図は本発明の他の実施例であり、第６図の抵抗１５
をアクティブ回路で置換しておりトランジスタ２０．電
流源２１の組合せにより等価インピーダンスを作り出し
ている。駆動源１７Ａは第６図のトランジスタ１８、抵
抗１９で実現できる。
をアクティブ回路で置換しておりトランジスタ２０．電
流源２１の組合せにより等価インピーダンスを作り出し
ている。駆動源１７Ａは第６図のトランジスタ１８、抵
抗１９で実現できる。
また１本実施例ではトランジスタ１４Ｃ：、２０Ｃは１
，４．２０に対して相補型となっており、１４Ｇ。
，４．２０に対して相補型となっており、１４Ｇ。
２０Ｃによって抵抗１６の機能を代表させている。
本回路ではｌ駆動源】、７Ａと１７Ｃ，とを交互にオン
・オフさせることで出力端子１０に電圧パルスを得るこ
とができる。この回路は抵抗１５．１６に相当するもの
を用いていないので、？！！力ロスがほとんどなく、特
に１０の負荷としてキャパシターＣ等を接続した場合に
安定な動作が期待できる。
・オフさせることで出力端子１０に電圧パルスを得るこ
とができる。この回路は抵抗１５．１６に相当するもの
を用いていないので、？！！力ロスがほとんどなく、特
に１０の負荷としてキャパシターＣ等を接続した場合に
安定な動作が期待できる。
第８図は本発明の他の実施例である。本実施例では等価
インピーダンスを実現するトランジスタ２０、抵抗２１
Ｒを別のトランジスタ２１で制御し、より一層の動作の
安定動作及び省電力化製図ったもので、ｎ型、ｎ型の相
補型の対称回路となっている。
インピーダンスを実現するトランジスタ２０、抵抗２１
Ｒを別のトランジスタ２１で制御し、より一層の動作の
安定動作及び省電力化製図ったもので、ｎ型、ｎ型の相
補型の対称回路となっている。
端子３１は共通端子であり、３１Ａ、３１Ｂを用いてト
ランジスタ２０．１４の制御を、３１Ｄ。
ランジスタ２０．１４の制御を、３１Ｄ。
３１Ｅを用いてトランジスタ１４Ｇ、２０Ｇの制御を、
それぞれ行う。
それぞれ行う。
第１６図に第８図の実施例におけるタイムシーケンスを
示す。入力Ｖ＋ｕｔ＋ ＶＩＬＩ２はｖｃ −ＶＣ＋０
．７Ｖ （７）間で、Ｖｔシｓ＋ ＶＩＬＺはＶｃ−
Ｖｃ−０，７Ｖの間で、それぞれ制御される６電圧Ｖｒ
ｕｉ＋ ＶＩＬＺをＶｃ＋０．７Ｖすルト（コノ両者の
信号は図に示すように時間的には同時にルベルとする必
要はない）トランジスタ２１Ｔ、１８゜２０．１４はオ
ンとなりｖＯはＶｓｓレベルとなる（このときＶｚｕも
Ｖｓｓである）６一方、このときトランジスタ１４Ｃ，
２０ＧはオフであるがＶｌｌ。
示す。入力Ｖ＋ｕｔ＋ ＶＩＬＩ２はｖｃ −ＶＣ＋０
．７Ｖ （７）間で、Ｖｔシｓ＋ ＶＩＬＺはＶｃ−
Ｖｃ−０，７Ｖの間で、それぞれ制御される６電圧Ｖｒ
ｕｉ＋ ＶＩＬＺをＶｃ＋０．７Ｖすルト（コノ両者の
信号は図に示すように時間的には同時にルベルとする必
要はない）トランジスタ２１Ｔ、１８゜２０．１４はオ
ンとなりｖＯはＶｓｓレベルとなる（このときＶｚｕも
Ｖｓｓである）６一方、このときトランジスタ１４Ｃ，
２０ＧはオフであるがＶｌｌ。
がＶｃレベルとなるので、Ｖ ｏ ” Ｖ ｃｃ間の電
圧は１−ランジスタ１．４Ｇ、２０Ｃの各々のコレクタ
接合で、それぞれ半分ずつ分担される６ 次に電圧■＋ｕｔ＋ ＶＩＵＺをＶＣとしたあと、Ｖ
ｕ、ｓ ＋Ｖｎ、ｘをＶｃ＋０．７Ｖ とすると、ト
ランジスタ２０ＣＴ、１８Ｃはオン状態となり、１４ｃ
。
圧は１−ランジスタ１．４Ｇ、２０Ｃの各々のコレクタ
接合で、それぞれ半分ずつ分担される６ 次に電圧■＋ｕｔ＋ ＶＩＵＺをＶＣとしたあと、Ｖ
ｕ、ｓ ＋Ｖｎ、ｘをＶｃ＋０．７Ｖ とすると、ト
ランジスタ２０ＣＴ、１８Ｃはオン状態となり、１４ｃ
。
２０Ｇもオンとする。このため、出力電圧ＶｏはＶｓｓ
からＶｃｃレベルに向って変化し、やがてＶｃｃレベル
に落着く （このとき、Ｖｕ、はＶｃからＶｃｃとなる
）。一方、ＶｏがＶＣＣになるとＶＩｕはＶｃレベルと
なり、この電位に固定化される。ＶｏがＶｃｃレベルの
とき、電源電圧Ｖｓｓ−Ｖｃｃの間の電圧はトランジス
タ２０．１４の各々のコレクタ接合で、それぞれ半分ず
つ分担される。
からＶｃｃレベルに向って変化し、やがてＶｃｃレベル
に落着く （このとき、Ｖｕ、はＶｃからＶｃｃとなる
）。一方、ＶｏがＶＣＣになるとＶＩｕはＶｃレベルと
なり、この電位に固定化される。ＶｏがＶｃｃレベルの
とき、電源電圧Ｖｓｓ−Ｖｃｃの間の電圧はトランジス
タ２０．１４の各々のコレクタ接合で、それぞれ半分ず
つ分担される。
第９図は本発明の別の実施例を示す。この場合はアクテ
ィブ素子を全て電界効果型トランジスタ（ＦＥＴ）（好
ましくはｖＯ３−ＦＥＴ）で構成しており、集積化する
場合、プロセスが簡単になる。
ィブ素子を全て電界効果型トランジスタ（ＦＥＴ）（好
ましくはｖＯ３−ＦＥＴ）で構成しており、集積化する
場合、プロセスが簡単になる。
第１０図に本発明の別の実施例を示す。
この例では半導体素子をバイポーラ素子と（ＦＥＴ）（
好ましくはｖＯ８−ＦＥＴ）素子の混合形態で構成して
いる。特に高い駆動能力を必要とする出力段はバイポー
ラトランジスタ２０゜１４．２０Ｃ，１４Ｃで構成し、
信号伝達のみの回路はＦＥＴ４０，４１，４２．４３で
構成し、回路の性能を向上させている。またＦＥＴの場
合は第４図の特性に基づくクランプ効果が弱い場合があ
るので図の点線に示すようにダイオード４４゜４５を用
いてクランプ動作を確実にするとよい。
好ましくはｖＯ８−ＦＥＴ）素子の混合形態で構成して
いる。特に高い駆動能力を必要とする出力段はバイポー
ラトランジスタ２０゜１４．２０Ｃ，１４Ｃで構成し、
信号伝達のみの回路はＦＥＴ４０，４１，４２．４３で
構成し、回路の性能を向上させている。またＦＥＴの場
合は第４図の特性に基づくクランプ効果が弱い場合があ
るので図の点線に示すようにダイオード４４゜４５を用
いてクランプ動作を確実にするとよい。
第１７図は第１０図の実施例におけるタイムシーケンス
である。動作タイムシーケンスは第８図の実施例のシー
ケンス第１６図と同じ形となるが、入力段がＭＯＳトラ
ンジスタ４０，４１，４２゜４３を用いているので、入
力電圧Ｖ＋υ１＋ ｖｒｕｚ。
である。動作タイムシーケンスは第８図の実施例のシー
ケンス第１６図と同じ形となるが、入力段がＭＯＳトラ
ンジスタ４０，４１，４２゜４３を用いているので、入
力電圧Ｖ＋υ１＋ ｖｒｕｚ。
Ｖｒ＋、ｔ＋ ｖｌ＋、２の振幅はＶｃ −Ｖｃ ＋
５ Ｖ、もしくはＶｃ： ” Ｖｃ −５Ｖの間で行っ
ている− ｆｌ 圧Ｖ ｔ ｔ＋ 。
５ Ｖ、もしくはＶｃ： ” Ｖｃ −５Ｖの間で行っ
ている− ｆｌ 圧Ｖ ｔ ｔ＋ 。
ＶＩＬの振幅電圧の一方が、Ｖｃにとどまるのは。
これまでの説明と同じである。
第１１図に本発明の他の実施例を示す。この場合は制御
端子が３個であり端子３１ＡＢでパルス立上り部の制御
を、端子３１ＤＥでパルス立下り部の制御を、それぞれ
行う、５０，５１，５２゜５３はパルス遅延回路であり
、この各々の遅延時間を適宜選択することで省電力、波
形発生、動作速度向上環の性能向上ができる。
端子が３個であり端子３１ＡＢでパルス立上り部の制御
を、端子３１ＤＥでパルス立下り部の制御を、それぞれ
行う、５０，５１，５２゜５３はパルス遅延回路であり
、この各々の遅延時間を適宜選択することで省電力、波
形発生、動作速度向上環の性能向上ができる。
第１２図に本発明の変形例を示す。この例ではこれまで
の実施例の基本回路をさらに上下に積み重ねており、出
力端子１０Ａ、ＩＯＢ、ＩＯＣ。
の実施例の基本回路をさらに上下に積み重ねており、出
力端子１０Ａ、ＩＯＢ、ＩＯＣ。
１０Ｄ、］、ＯＥ、ＩＯＦ、１０を複数個、各トランジ
スタの結合点から取り出している。制御信号は端子３１
Ｍ、３１Ｇ、３１Ｎに加える。但し端子１０Ａを有する
高電位側の回路群８０は制御端子３１Ｍとは電位の差が
大きいので、信号結合手段としてダイオード６０の逆接
合静電容量をコンデンサとして利用する。端子６２は特
定の電圧レベルに接続する。以」二の考え方は電圧の方
向を除いてはトランジスタ群８１、ダイオード６１、端
子６３に対しても同じに考え得る。
スタの結合点から取り出している。制御信号は端子３１
Ｍ、３１Ｇ、３１Ｎに加える。但し端子１０Ａを有する
高電位側の回路群８０は制御端子３１Ｍとは電位の差が
大きいので、信号結合手段としてダイオード６０の逆接
合静電容量をコンデンサとして利用する。端子６２は特
定の電圧レベルに接続する。以」二の考え方は電圧の方
向を除いてはトランジスタ群８１、ダイオード６１、端
子６３に対しても同じに考え得る。
この実施例ではレベルの異なる多数個のパルス群を同時
に得ることができ、さらに端子１０の出力パルスの電圧
振幅はこれまでの実施例に比較し。
に得ることができ、さらに端子１０の出力パルスの電圧
振幅はこれまでの実施例に比較し。
さらに２倍の値を実現することができる。
以上述べた本発明の実施例の回路は、容量性負荷、例え
ばＥＬ（エレクトロルミネセンス）、プラブマディスプ
レイ、圧電モータ、インクジェットプリンタ、ピエゾ素
子等の１駆動ドライバーとして用いることができる。
ばＥＬ（エレクトロルミネセンス）、プラブマディスプ
レイ、圧電モータ、インクジェットプリンタ、ピエゾ素
子等の１駆動ドライバーとして用いることができる。
本発明によればコンデンサ等の結合手段を用いないで高
耐圧のパルス発生が行い得るので、集積化に適したパル
ス発生素子が実現できる。
耐圧のパルス発生が行い得るので、集積化に適したパル
ス発生素子が実現できる。
また耐圧（通常、コレクタ・エミッタ間耐圧）Ｅ （Ｖ
）の素子を使用して回路を構成すれば出力振幅が２Ｅ
（Ｖ）に亘るパルスが発生できる。
）の素子を使用して回路を構成すれば出力振幅が２Ｅ
（Ｖ）に亘るパルスが発生できる。
第１図は本発明の原理を示す図、第２図、第３図は従来
例を示す図、第４図、第５図は本発明の詳細な説明図、
第６図から第１７図は本発明の具体的実施例を示す図で
ある。 １４・・・電流源、１５．１６・・・インピーダンス素
子、１７・・・駆動源、１０・・・出力端子。
例を示す図、第４図、第５図は本発明の詳細な説明図、
第６図から第１７図は本発明の具体的実施例を示す図で
ある。 １４・・・電流源、１５．１６・・・インピーダンス素
子、１７・・・駆動源、１０・・・出力端子。
Claims (1)
- 【特許請求の範囲】 １、インピーダンス素子が接続される一対の主端子のう
ち少なくとも一方が出力端子となる電流源と、前記電流
源の制御端子に接続される駆動源とを具備し、該駆動源
の出力電圧・電流特性を出力電圧が０Ｖ付近では出力電
流がほとんど０になり、それ以外の電圧では出力電流が
０でないようにせしめ、前記出力端子の電圧値が、前記
駆動源の回路構成で決まる所定電圧レベルＶｃより低く
なつたとき、電流源の制御端子の電圧Ｖ＿１を該所定電
圧レベルＶｃにクランプすることを特徴とする半導体電
子回路。 ２、特許請求の範囲第１項に於いて、電流源及び駆動源
をトランジスタで構成し、インピーダンス素子を抵抗で
構成することを特徴とする半導体電子回路。 ３、特許請求の範囲第１項に於いて、インピーダンス素
子は少なくともトランジスタを利用したアクティブイン
ピーダンスであることを特徴とする半導体電子回路。 ４、特許請求の範囲第１項に於いて、電流源とインピー
ダンスとの回路の一部を相補構成とすることを特徴とす
る半導体電子回路。 ５、特許請求の範囲第１項に於いて、電流源及び駆動源
を電界効果トランジスタで構成することを特徴とする半
導体電子回路。 ６、特許請求の範囲第１項に於いて、電流源、駆動源を
、バイポーラ素子、電界効果素子を混在して構成するこ
とを特徴とする半導体電子回路。 ７、特許請求の範囲第１項に於いて、駆動源と電流源と
の接続点付近に電圧クランプ要素を設けることを特徴と
する半導体電子回路。 ８、特許請求の範囲第１項に於いて、入力端子のパルス
間にそれぞれ遅延時間を持たせることを特徴とする半導
体電子回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269260A JPS62130018A (ja) | 1985-12-02 | 1985-12-02 | 半導体電子回路 |
| US06/937,051 US4808845A (en) | 1985-12-02 | 1986-12-02 | High voltage pulse generating semiconductor circuit with improved driving arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269260A JPS62130018A (ja) | 1985-12-02 | 1985-12-02 | 半導体電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130018A true JPS62130018A (ja) | 1987-06-12 |
Family
ID=17469871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269260A Pending JPS62130018A (ja) | 1985-12-02 | 1985-12-02 | 半導体電子回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4808845A (ja) |
| JP (1) | JPS62130018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07132954A (ja) * | 1993-03-22 | 1995-05-23 | Plastics Inc | 二重封止容器 |
Families Citing this family (14)
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| US4943740A (en) * | 1988-04-12 | 1990-07-24 | Zdzislaw Gulczynski | Ultra fast logic |
| JPH0669782A (ja) * | 1992-05-29 | 1994-03-11 | Nec Corp | ＢｉＭＩＳ論理回路 |
| US5319315A (en) * | 1992-11-18 | 1994-06-07 | Harris Corporation | Class-C RF power amplifier having digitally driven shunt circuit for removing accumulated excess base charge |
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| US5814529A (en) | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| TW334581B (en) | 1996-06-04 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor integrated circuit and fabrication method thereof |
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-
1985
- 1985-12-02 JP JP60269260A patent/JPS62130018A/ja active Pending
-
1986
- 1986-12-02 US US06/937,051 patent/US4808845A/en not_active Expired - Fee Related
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Also Published As
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