JPH09134973A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH09134973A JPH09134973A JP7288767A JP28876795A JPH09134973A JP H09134973 A JPH09134973 A JP H09134973A JP 7288767 A JP7288767 A JP 7288767A JP 28876795 A JP28876795 A JP 28876795A JP H09134973 A JPH09134973 A JP H09134973A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- side wall
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 13
- 239000002784 hot electron Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 浮遊ゲート電極から外部へ電荷がリークする
のを阻止する半導体装置の構造とその製造方法を提供す
る。 【解決手段】 浮遊ゲート電極４の上面および両側壁面
に、下層から上層へ向かって、第１のシリコン窒化膜
５、第１のシリコン酸化膜６、第２のシリコン窒化膜７
および第２のシリコン酸化膜８からなるキャパシタ絶縁
膜９を備える。この構成によれば、浮遊ゲート電極４に
蓄積された情報としての電荷は、その端部近傍Ａから外
部へリークすることがなく、電荷保持特性に優れた半導
体装置を得ることができる。
のを阻止する半導体装置の構造とその製造方法を提供す
る。 【解決手段】 浮遊ゲート電極４の上面および両側壁面
に、下層から上層へ向かって、第１のシリコン窒化膜
５、第１のシリコン酸化膜６、第２のシリコン窒化膜７
および第２のシリコン酸化膜８からなるキャパシタ絶縁
膜９を備える。この構成によれば、浮遊ゲート電極４に
蓄積された情報としての電荷は、その端部近傍Ａから外
部へリークすることがなく、電荷保持特性に優れた半導
体装置を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に不揮発性記憶素子の電極構造と
その製造方法に関するものである。
の製造方法に関し、特に不揮発性記憶素子の電極構造と
その製造方法に関するものである。
【０００２】
【従来の技術】不揮発性記憶素子は、蓄えた電気的情報
を電源が切られても保持する。また一旦得た電気的情報
を１０年以上も記憶することができる。そこで、不揮発
性記憶素子はこの性質を利用して、情報機器の動作プロ
グラムや消去しては困るデータの格納に用いられる。そ
の代表的なものには、ＥＰＲＯＭ、ＥＥＰＲＯＭあるい
はフラッシュメモリなどがある。ＥＰＲＯＭは情報の書
込を電気的に行ない、その消去は紫外線の照射により一
括して行なわれる。一方、ＥＥＰＲＯＭは、紫外線の代
わりに電気的にその消去を行なう。しかし、ＥＥＰＲＯ
Ｍはビット当りの単価が高いという欠点がある。フラッ
シュメモリは、情報の書込消去を電気的に行ない、かつ
ビット単価がＥＥＰＲＯＭのものより安いということ
で、フロッピィディスクに代表される磁気メディアの代
替として注目されている。
を電源が切られても保持する。また一旦得た電気的情報
を１０年以上も記憶することができる。そこで、不揮発
性記憶素子はこの性質を利用して、情報機器の動作プロ
グラムや消去しては困るデータの格納に用いられる。そ
の代表的なものには、ＥＰＲＯＭ、ＥＥＰＲＯＭあるい
はフラッシュメモリなどがある。ＥＰＲＯＭは情報の書
込を電気的に行ない、その消去は紫外線の照射により一
括して行なわれる。一方、ＥＥＰＲＯＭは、紫外線の代
わりに電気的にその消去を行なう。しかし、ＥＥＰＲＯ
Ｍはビット当りの単価が高いという欠点がある。フラッ
シュメモリは、情報の書込消去を電気的に行ない、かつ
ビット単価がＥＥＰＲＯＭのものより安いということ
で、フロッピィディスクに代表される磁気メディアの代
替として注目されている。
【０００３】そこで、まず、そのフラッシュメモリの構
造の一例を図８に示す。この構造は最も主流であるスタ
ックゲート型メモリセルである。情報としての電荷を蓄
積する浮遊ゲート電極４と、その電荷のやりとりを制御
するための制御ゲート電極１０とを備える。浮遊ゲート
電極４と制御ゲート電極１０との間には、キャパシタ絶
縁膜９を備える。浮遊ゲート電極４下にトンネル酸化膜
３を介在させチャネル領域２２を備える。そのチャネル
領域２２の両側に、ｎ型ソース／ドレイン領域２を備え
る。
造の一例を図８に示す。この構造は最も主流であるスタ
ックゲート型メモリセルである。情報としての電荷を蓄
積する浮遊ゲート電極４と、その電荷のやりとりを制御
するための制御ゲート電極１０とを備える。浮遊ゲート
電極４と制御ゲート電極１０との間には、キャパシタ絶
縁膜９を備える。浮遊ゲート電極４下にトンネル酸化膜
３を介在させチャネル領域２２を備える。そのチャネル
領域２２の両側に、ｎ型ソース／ドレイン領域２を備え
る。
【０００４】次に、フラッシュメモリの基本動作とし
て、チャネルホットエレクトロン（以下ＣＨＥと称す
る）書込と Fowler-Nordheim（以下ＦＮと称する）型ト
ンネル電流消去方式について図９ないし１３を用いて説
明する。
て、チャネルホットエレクトロン（以下ＣＨＥと称す
る）書込と Fowler-Nordheim（以下ＦＮと称する）型ト
ンネル電流消去方式について図９ないし１３を用いて説
明する。
【０００５】まず、書込はＣＨＥの注入により電子を浮
遊ゲートに注入することである。たとえば、図９に示す
ように、ソース領域２ａを接地し、制御ゲート電極１０
のＶｇに１２ボルト、ドレイン領域２ｂのＶｄに６ボル
トを印加し、ソース／ドレイン間に電流を流す。このと
き、ドレイン領域２ｂ近傍の高電界領域でホットエレク
トロン２３が発生する。このホットエレクトロン２３
は、トンネル酸化膜３を通って矢印２５に示すように、
浮遊ゲート電極４に注入される。浮遊ゲート電極４に電
子２４が注入されると、制御ゲート電極１０側から見
て、ソース／ドレイン間に電子を流すためのしきい値電
圧、すなわちＶｔｈが高くなる。なお、この書込動作は
５〜１０μ秒ほどで完了する。
遊ゲートに注入することである。たとえば、図９に示す
ように、ソース領域２ａを接地し、制御ゲート電極１０
のＶｇに１２ボルト、ドレイン領域２ｂのＶｄに６ボル
トを印加し、ソース／ドレイン間に電流を流す。このと
き、ドレイン領域２ｂ近傍の高電界領域でホットエレク
トロン２３が発生する。このホットエレクトロン２３
は、トンネル酸化膜３を通って矢印２５に示すように、
浮遊ゲート電極４に注入される。浮遊ゲート電極４に電
子２４が注入されると、制御ゲート電極１０側から見
て、ソース／ドレイン間に電子を流すためのしきい値電
圧、すなわちＶｔｈが高くなる。なお、この書込動作は
５〜１０μ秒ほどで完了する。
【０００６】一方、読出は、ソース領域２ａを接地しド
レイン領域２ｂに所定の電圧Ｖｄを印加する。そして、
制御ゲート電極１０に所定の電圧Ｖｇを印加し、ソース
／ドレイン領域間に電流が流れるか否かを見ることで浮
遊ゲート電極４に蓄積された電子、すなわち情報を読出
すことができる。
レイン領域２ｂに所定の電圧Ｖｄを印加する。そして、
制御ゲート電極１０に所定の電圧Ｖｇを印加し、ソース
／ドレイン領域間に電流が流れるか否かを見ることで浮
遊ゲート電極４に蓄積された電子、すなわち情報を読出
すことができる。
【０００７】反対に消去は、ＦＮトンネル電流により浮
遊ゲート電極に蓄積された電子を引抜くことである。た
とえば図１０に示すように、制御ゲート電極１０を接地
しソース領域２ａに電圧Ｖｓを印加する。ソース領域２
ａと浮遊ゲート電極４とのオーバーラップする領域に位
置するトンネル酸化膜３を通して、浮遊ゲート電極４内
のホットエレクトロン２４をソース領域２ａへファウラ
ーノルドハイムトンネルさせる。浮遊ゲート電極４のホ
ットエレクトロン２４がなくなると、制御ゲート電極１
０側から見てしきい値電圧Ｖｔｈが低くなる。なお、こ
の消去動作は０．１〜１秒で完了する。
遊ゲート電極に蓄積された電子を引抜くことである。た
とえば図１０に示すように、制御ゲート電極１０を接地
しソース領域２ａに電圧Ｖｓを印加する。ソース領域２
ａと浮遊ゲート電極４とのオーバーラップする領域に位
置するトンネル酸化膜３を通して、浮遊ゲート電極４内
のホットエレクトロン２４をソース領域２ａへファウラ
ーノルドハイムトンネルさせる。浮遊ゲート電極４のホ
ットエレクトロン２４がなくなると、制御ゲート電極１
０側から見てしきい値電圧Ｖｔｈが低くなる。なお、こ
の消去動作は０．１〜１秒で完了する。
【０００８】そして、浮遊ゲート電極にホットエレクト
ロンが注入されているときのしきい値電圧Ｖｔｈ１と、
浮遊ゲート電極からホットエレクトロンが引抜かれたと
きのしきい値電圧Ｖｔｈ２との中間電圧をセンス電圧Ｖ
ｃｃとする。このセンス電圧を制御ゲート電極に印加し
た場合、ソース／ドレイン間に電流が流れるか否かでデ
ータが書込まれているか否かを判断することができる。
すなわち、浮遊ゲート電極にホットエレクトロンが注入
されておれば、ソース／ドレイン間に電流が流れず、し
たがって情報が書込まれている状態と判断し、反対に、
浮遊ゲートからホットエレクトロンが引抜かれている
と、ソース／ドレイン間に電流が流れ、情報が消去され
た状態と判断することができる。
ロンが注入されているときのしきい値電圧Ｖｔｈ１と、
浮遊ゲート電極からホットエレクトロンが引抜かれたと
きのしきい値電圧Ｖｔｈ２との中間電圧をセンス電圧Ｖ
ｃｃとする。このセンス電圧を制御ゲート電極に印加し
た場合、ソース／ドレイン間に電流が流れるか否かでデ
ータが書込まれているか否かを判断することができる。
すなわち、浮遊ゲート電極にホットエレクトロンが注入
されておれば、ソース／ドレイン間に電流が流れず、し
たがって情報が書込まれている状態と判断し、反対に、
浮遊ゲートからホットエレクトロンが引抜かれている
と、ソース／ドレイン間に電流が流れ、情報が消去され
た状態と判断することができる。
【０００９】フラッシュメモリの構造の一例とその基本
動作は以上のように説明される。ところで、浮遊ゲート
電極に接しているトンネル酸化膜、キャパシタ絶縁膜の
膜質等がこの動作特性へ大きく影響する。たとえば、キ
ャパシタ絶縁膜は、制御ゲート電極の電位を効率よく浮
遊ゲート電極へ伝達するためには薄い方が良い。しか
し、このキャパシタ絶縁膜が薄くなるとキャパシタ絶縁
膜の欠陥が増えるなどして、浮遊ゲート電極に蓄積され
た電荷がリークし、情報としての電荷を長期間保持して
おくことができない。このため、キャパシタ絶縁膜に
は、シリコン酸化膜にシリコン窒化膜を介在させた３層
からなるＯＮＯ構造が採用される。しかし、このＯＮＯ
構造も電荷のリークを防ぎ電荷保持特性を向上させ、か
つ１６Ｍ以降の大容量に対応するためには限界がある。
これに対応するため、図１１または１２に示すように、
ＯＮＯ膜の下にさらに窒化膜を備えたＮＯＮＯ構造が、
特開平５−２６７６８４号公報または特開平２−１８８
９７０号公報に開示されている。この構造においては、
キャパシタ絶縁膜９が浮遊ゲート電極４側から第１の窒
化膜５、第１の酸化膜６、第２の窒化膜７および第２の
酸化膜８からなる４層構造を有する。
動作は以上のように説明される。ところで、浮遊ゲート
電極に接しているトンネル酸化膜、キャパシタ絶縁膜の
膜質等がこの動作特性へ大きく影響する。たとえば、キ
ャパシタ絶縁膜は、制御ゲート電極の電位を効率よく浮
遊ゲート電極へ伝達するためには薄い方が良い。しか
し、このキャパシタ絶縁膜が薄くなるとキャパシタ絶縁
膜の欠陥が増えるなどして、浮遊ゲート電極に蓄積され
た電荷がリークし、情報としての電荷を長期間保持して
おくことができない。このため、キャパシタ絶縁膜に
は、シリコン酸化膜にシリコン窒化膜を介在させた３層
からなるＯＮＯ構造が採用される。しかし、このＯＮＯ
構造も電荷のリークを防ぎ電荷保持特性を向上させ、か
つ１６Ｍ以降の大容量に対応するためには限界がある。
これに対応するため、図１１または１２に示すように、
ＯＮＯ膜の下にさらに窒化膜を備えたＮＯＮＯ構造が、
特開平５−２６７６８４号公報または特開平２−１８８
９７０号公報に開示されている。この構造においては、
キャパシタ絶縁膜９が浮遊ゲート電極４側から第１の窒
化膜５、第１の酸化膜６、第２の窒化膜７および第２の
酸化膜８からなる４層構造を有する。
【００１０】このような構造は、次のようにして形成さ
れる。まず図１３に示すように、半導体基板１上にトン
ネル酸化膜３を介在させて、リンをドープしたポリシリ
コン膜４を堆積する。その後、図１４に示すように、ポ
リシリコン膜４上へ順次第１の窒化膜５、第１の酸化膜
６、第２の窒化膜７、第２の酸化膜８を堆積する。次
に、図１５に示すように、リンをドープしたポリシリコ
ン膜１０を堆積して所定の写真製版および加工を施す。
次に、ポリシリコン膜１０を覆うようにシリコン酸化膜
１２を堆積して、図１１に示す構造を形成する。
れる。まず図１３に示すように、半導体基板１上にトン
ネル酸化膜３を介在させて、リンをドープしたポリシリ
コン膜４を堆積する。その後、図１４に示すように、ポ
リシリコン膜４上へ順次第１の窒化膜５、第１の酸化膜
６、第２の窒化膜７、第２の酸化膜８を堆積する。次
に、図１５に示すように、リンをドープしたポリシリコ
ン膜１０を堆積して所定の写真製版および加工を施す。
次に、ポリシリコン膜１０を覆うようにシリコン酸化膜
１２を堆積して、図１１に示す構造を形成する。
【００１１】しかし、このようなキャパシタ絶縁膜を採
用していても、このキャパシタ絶縁膜に起因するフラッ
シュメモリ特有の誤動作が存在する。
用していても、このキャパシタ絶縁膜に起因するフラッ
シュメモリ特有の誤動作が存在する。
【００１２】すなわち、ゲートディスターブ不良であ
る。これには２つのモードがある。つまり、図１６中Ａ
に示すような選択された特定のセルビットの書込動作を
行なう際に、同図中Ｂに示すような他の選択されないセ
ルビットにおいて、図１７に示すように、浮遊ゲート電
極４中の電子２４がゲート電界によりキャパシタ絶縁膜
９を通って矢印２７に示すように、抜けてしまう引抜き
現象と、消去の状態の他のセルビットにおいて、ゲート
電界により図１７において、矢印２５に示すように、基
板から電子が注入されて書込状態となってしまう注入モ
ードとの２つがある。
る。これには２つのモードがある。つまり、図１６中Ａ
に示すような選択された特定のセルビットの書込動作を
行なう際に、同図中Ｂに示すような他の選択されないセ
ルビットにおいて、図１７に示すように、浮遊ゲート電
極４中の電子２４がゲート電界によりキャパシタ絶縁膜
９を通って矢印２７に示すように、抜けてしまう引抜き
現象と、消去の状態の他のセルビットにおいて、ゲート
電界により図１７において、矢印２５に示すように、基
板から電子が注入されて書込状態となってしまう注入モ
ードとの２つがある。
【００１３】ゲートディスターブ不良は、トンネル酸化
膜あるいは、キャパシタ絶縁膜の電荷のリークに起因す
るため、トンネル酸化膜においては、トンネル酸化膜形
成前の半導体基板の洗浄処理やトンネル酸化膜の成膜条
件の最適化を行なったり、ドレイン端部にかかる電界を
緩和させたりさまざまな工夫がなされている。キャパシ
タ絶縁膜においては、絶縁性の向上の一環として、絶縁
膜そのもののリーク特性の改善や浮遊ゲート電極表面の
平坦化などの対策が行なわれている。
膜あるいは、キャパシタ絶縁膜の電荷のリークに起因す
るため、トンネル酸化膜においては、トンネル酸化膜形
成前の半導体基板の洗浄処理やトンネル酸化膜の成膜条
件の最適化を行なったり、ドレイン端部にかかる電界を
緩和させたりさまざまな工夫がなされている。キャパシ
タ絶縁膜においては、絶縁性の向上の一環として、絶縁
膜そのもののリーク特性の改善や浮遊ゲート電極表面の
平坦化などの対策が行なわれている。
【００１４】従来のフラッシュメモリに代表されるゲー
ト電極構造は図１１または１２に示すように、ＮＯＮＯ
膜の積層構造の側壁面が、制御ゲート電極１０および浮
遊ゲート電極４の側壁面と一致しているので、浮遊ゲー
ト電極４の側壁面はキャパシタ絶縁膜によって覆われな
い。しかも、この浮遊ゲート電極４の側壁面端部Ａには
電荷が集中しやすい。このため、浮遊ゲート電極のこの
端部Ａから容易に電荷がリークする。これは、ＮＯＮＯ
膜の膜質が改善され、リーク特性が向上したとしても、
その構造からこの現象を抑制することは困難であった。
したがって、引抜きモードと同様の不良が発生した。
ト電極構造は図１１または１２に示すように、ＮＯＮＯ
膜の積層構造の側壁面が、制御ゲート電極１０および浮
遊ゲート電極４の側壁面と一致しているので、浮遊ゲー
ト電極４の側壁面はキャパシタ絶縁膜によって覆われな
い。しかも、この浮遊ゲート電極４の側壁面端部Ａには
電荷が集中しやすい。このため、浮遊ゲート電極のこの
端部Ａから容易に電荷がリークする。これは、ＮＯＮＯ
膜の膜質が改善され、リーク特性が向上したとしても、
その構造からこの現象を抑制することは困難であった。
したがって、引抜きモードと同様の不良が発生した。
【００１５】
【発明が解決しようとする課題】従来、不揮発性メモリ
のゲート電極構造においては、制御ゲート電極と浮遊ゲ
ート電極とを有し、両者の間にはキャパシタ絶縁膜とし
て、ＮＯＮＯ膜が適用されていた。しかも、このＮＯＮ
Ｏ膜の積層構造の側壁面が制御ゲート電極および浮遊ゲ
ート電極の側面と一致していた。このため、浮遊ゲート
電極の側壁面端部に集中した蓄積された電荷が、キャパ
シタ絶縁膜によって覆われないこの端部近傍からリーク
し、ゲートディスターブ不良を起こしていた。
のゲート電極構造においては、制御ゲート電極と浮遊ゲ
ート電極とを有し、両者の間にはキャパシタ絶縁膜とし
て、ＮＯＮＯ膜が適用されていた。しかも、このＮＯＮ
Ｏ膜の積層構造の側壁面が制御ゲート電極および浮遊ゲ
ート電極の側面と一致していた。このため、浮遊ゲート
電極の側壁面端部に集中した蓄積された電荷が、キャパ
シタ絶縁膜によって覆われないこの端部近傍からリーク
し、ゲートディスターブ不良を起こしていた。
【００１６】すなわち、浮遊ゲート電極に蓄積された電
荷がリークして、情報が変わってしまう問題があった。
本発明は、浮遊ゲート電極端部近傍から抜ける電荷のリ
ークを抑制し、電荷保持特性に優れた半導体装置とその
製造方法を提供することを目的とする。
荷がリークして、情報が変わってしまう問題があった。
本発明は、浮遊ゲート電極端部近傍から抜ける電荷のリ
ークを抑制し、電荷保持特性に優れた半導体装置とその
製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の本発明の半導体装置は、半導体基
板上に、絶縁膜を介在させて形成された両側壁面を有す
る第１の導電性膜を備える。この第１の導電性膜の上面
および両側壁面上に窒化膜を含む多層膜を形成すること
により、第１の導電性膜中に蓄積された電荷が外部へリ
ークするのを阻止する。
に、請求項１に記載の本発明の半導体装置は、半導体基
板上に、絶縁膜を介在させて形成された両側壁面を有す
る第１の導電性膜を備える。この第１の導電性膜の上面
および両側壁面上に窒化膜を含む多層膜を形成すること
により、第１の導電性膜中に蓄積された電荷が外部へリ
ークするのを阻止する。
【００１８】このように構成すれば、特に第１の導電性
膜の両側壁面端部近傍から電荷が外部へリークするのを
阻止することができる。
膜の両側壁面端部近傍から電荷が外部へリークするのを
阻止することができる。
【００１９】また、請求項１に記載の本発明の半導体装
置において、請求項２に記載のように、多層膜上面に、
第１の導電性膜の両側壁面上に形成された多層膜の表面
と略同一平面上にある両側壁面を有する第２の導電性膜
を備えてもよい。
置において、請求項２に記載のように、多層膜上面に、
第１の導電性膜の両側壁面上に形成された多層膜の表面
と略同一平面上にある両側壁面を有する第２の導電性膜
を備えてもよい。
【００２０】そのような場合には、第２の導電性膜に印
加された電圧によって第１の導電層に蓄積された電荷の
流れを制御することができる。
加された電圧によって第１の導電層に蓄積された電荷の
流れを制御することができる。
【００２１】請求項３に記載の本発明の半導体装置は、
半導体基板上に、絶縁膜を介在させて形成された第１の
ゲート電極を備える。この第１のゲート電極の両側の半
導体基板に１対の不純物拡散領域を備える。第１のゲー
ト電極の上面および両側壁面に、この第１のゲート電極
側から第１の窒化膜、第１の酸化膜、第２の窒化膜およ
び第２の酸化膜からなるキャパシタ絶縁膜を備える。キ
ャパシタ絶縁膜上に、第１のゲート電極の両側壁面に形
成されたキャパシタ絶縁膜の表面と略同一平面にある両
側壁面を有する第２のゲート電極を備える。
半導体基板上に、絶縁膜を介在させて形成された第１の
ゲート電極を備える。この第１のゲート電極の両側の半
導体基板に１対の不純物拡散領域を備える。第１のゲー
ト電極の上面および両側壁面に、この第１のゲート電極
側から第１の窒化膜、第１の酸化膜、第２の窒化膜およ
び第２の酸化膜からなるキャパシタ絶縁膜を備える。キ
ャパシタ絶縁膜上に、第１のゲート電極の両側壁面に形
成されたキャパシタ絶縁膜の表面と略同一平面にある両
側壁面を有する第２のゲート電極を備える。
【００２２】このような構成によれば、第１のゲート電
極の上面および両側壁面がキャパシタ絶縁膜によって被
覆される。このため、第１のゲート電極に蓄積された電
荷が第１のゲート電極端部近傍から外部へリークするの
を防止することができる。したがって、電荷保持特性が
優れ、信頼性の高い半導体装置を得ることができる。
極の上面および両側壁面がキャパシタ絶縁膜によって被
覆される。このため、第１のゲート電極に蓄積された電
荷が第１のゲート電極端部近傍から外部へリークするの
を防止することができる。したがって、電荷保持特性が
優れ、信頼性の高い半導体装置を得ることができる。
【００２３】請求項４に記載の本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を介在させて第１の導
電性膜を堆積する工程を備える。この第１の導電性膜に
所定のパターンを施し、第１のゲート電極を形成する工
程を備える。この第１のゲート電極をマスクとして、第
１のゲート電極の両側の半導体基板に１対の不純物拡散
領域を形成する工程を備える。第１のゲート電極を含む
半導体基板上に、第１の窒化膜、第１の酸化膜、第２の
窒化膜および第２の酸化膜を順次堆積しキャパシタ絶縁
膜を形成する工程を備える。この第２の酸化膜上に、第
２の導電性膜を形成する工程を備える。この第２の導電
性膜上に、所定のフォトレジストパターンを形成する工
程を備える。このフォトレジストパターンをマスクとし
て、第２の導電性膜およびキャパシタ絶縁膜を異方性エ
ッチングを施し、第１のゲート電極側壁面に形成された
キャパシタ絶縁膜の表面と略同一平面にある側壁面部を
有する第２のゲート電極を形成する工程を備える。
造方法は、半導体基板上に絶縁膜を介在させて第１の導
電性膜を堆積する工程を備える。この第１の導電性膜に
所定のパターンを施し、第１のゲート電極を形成する工
程を備える。この第１のゲート電極をマスクとして、第
１のゲート電極の両側の半導体基板に１対の不純物拡散
領域を形成する工程を備える。第１のゲート電極を含む
半導体基板上に、第１の窒化膜、第１の酸化膜、第２の
窒化膜および第２の酸化膜を順次堆積しキャパシタ絶縁
膜を形成する工程を備える。この第２の酸化膜上に、第
２の導電性膜を形成する工程を備える。この第２の導電
性膜上に、所定のフォトレジストパターンを形成する工
程を備える。このフォトレジストパターンをマスクとし
て、第２の導電性膜およびキャパシタ絶縁膜を異方性エ
ッチングを施し、第１のゲート電極側壁面に形成された
キャパシタ絶縁膜の表面と略同一平面にある側壁面部を
有する第２のゲート電極を形成する工程を備える。
【００２４】このような構成によれば、第１のゲート電
極の上面および両側壁面をキャパシタ絶縁膜で覆うこと
ができる。このため、第１のゲート電極に蓄積された電
荷は、特に、第１のゲート電極端部近傍から外部へリー
クしない。したがって、電荷保持特性の優れた半導体装
置を容易に形成することができる。
極の上面および両側壁面をキャパシタ絶縁膜で覆うこと
ができる。このため、第１のゲート電極に蓄積された電
荷は、特に、第１のゲート電極端部近傍から外部へリー
クしない。したがって、電荷保持特性の優れた半導体装
置を容易に形成することができる。
【００２５】請求項４に記載の半導体装置の製造方法に
おいて、請求項５に記載のように第１または第２の導電
性膜を、ＳｉＨ4 とＰＨ3 とを含むガスを用い、温度５
００〜５５０℃の下で反応させて形成することもでき
る。
おいて、請求項５に記載のように第１または第２の導電
性膜を、ＳｉＨ4 とＰＨ3 とを含むガスを用い、温度５
００〜５５０℃の下で反応させて形成することもでき
る。
【００２６】請求項４に記載の半導体装置の製造方法に
おいて、請求項５に記載のように、導電性膜をＮＨ3 を
含むガスを用い、温度７５０〜９００℃の下で窒化して
第１の窒化膜を形成することができる。
おいて、請求項５に記載のように、導電性膜をＮＨ3 を
含むガスを用い、温度７５０〜９００℃の下で窒化して
第１の窒化膜を形成することができる。
【００２７】請求項４に記載の半導体装置の製造方法に
おいて、請求項７に記載のように、ＳｉＨ2 Ｃｌ2 とＮ
Ｈ3 とを含むガスを用い、温度７００〜８００℃の下で
反応させることにより第１または第２のシリコン窒化膜
を形成することができる。
おいて、請求項７に記載のように、ＳｉＨ2 Ｃｌ2 とＮ
Ｈ3 とを含むガスを用い、温度７００〜８００℃の下で
反応させることにより第１または第２のシリコン窒化膜
を形成することができる。
【００２８】請求項４に記載の半導体装置の製造方法に
おいて、請求項８に記載のように、ＳｉＨ4 とＮ2 Ｏま
たはＳｉＨ2 Ｃｌ2 とＮ2 Ｏを含むガスを用い、温度７
００〜９００℃の下で反応させることにより第１または
第２のシリコン酸化膜を形成することができる。
おいて、請求項８に記載のように、ＳｉＨ4 とＮ2 Ｏま
たはＳｉＨ2 Ｃｌ2 とＮ2 Ｏを含むガスを用い、温度７
００〜９００℃の下で反応させることにより第１または
第２のシリコン酸化膜を形成することができる。
【００２９】請求項４に記載の半導体装置の製造方法に
おいて、請求項９に記載のように、温度７００〜１００
０℃の下で熱酸化により第２の酸化膜を形成することが
できる。
おいて、請求項９に記載のように、温度７００〜１００
０℃の下で熱酸化により第２の酸化膜を形成することが
できる。
【００３０】
（実施の形態１）実施の形態１として、本発明の半導体
装置を図を用いて説明する。
装置を図を用いて説明する。
【００３１】図１に示すように、半導体基板１上にトン
ネル酸化膜３を介在させ、リンを添加したポリシリコン
膜からなる浮遊ゲート電極４を備える。この浮遊ゲート
電極４上および両側壁面に、浮遊ゲート電極４側から、
第１のシリコン窒化膜５、第１のシリコン酸化膜６、第
２のシリコン窒化膜７、第２のシリコン酸化膜８を順次
堆積して形成されたキャパシタ絶縁膜９を備える。この
キャパシタ絶縁膜９上、すなわち、第２のシリコン酸化
膜８上に、リンを添加したポリシリコン膜からなる制御
ゲート電極１０を備える。この制御ゲート電極１０の両
側壁面は、浮遊ゲート電極４の両側壁面に形成されたキ
ャパシタ絶縁膜９の表面と略同一平面にある。浮遊ゲー
ト電極４の両側の半導体基板１には、ｎ型のソース／ド
レイン領域２を備える。制御ゲート電極１０および浮遊
ゲート電極４を含むゲート電極を覆うようにシリコン酸
化膜１１を備える。
ネル酸化膜３を介在させ、リンを添加したポリシリコン
膜からなる浮遊ゲート電極４を備える。この浮遊ゲート
電極４上および両側壁面に、浮遊ゲート電極４側から、
第１のシリコン窒化膜５、第１のシリコン酸化膜６、第
２のシリコン窒化膜７、第２のシリコン酸化膜８を順次
堆積して形成されたキャパシタ絶縁膜９を備える。この
キャパシタ絶縁膜９上、すなわち、第２のシリコン酸化
膜８上に、リンを添加したポリシリコン膜からなる制御
ゲート電極１０を備える。この制御ゲート電極１０の両
側壁面は、浮遊ゲート電極４の両側壁面に形成されたキ
ャパシタ絶縁膜９の表面と略同一平面にある。浮遊ゲー
ト電極４の両側の半導体基板１には、ｎ型のソース／ド
レイン領域２を備える。制御ゲート電極１０および浮遊
ゲート電極４を含むゲート電極を覆うようにシリコン酸
化膜１１を備える。
【００３２】このような構成によれば、浮遊ゲート電極
４の上面は言うまでもなく、浮遊ゲート電極４の端部Ａ
およびその両側壁面もキャパシタ絶縁膜９によって覆わ
れている。このため、浮遊ゲート電極４に情報として蓄
積された電荷が、特に、電荷が集中しやすい浮遊ゲート
電極４の端部Ａから容易にリークすることがない。この
ため、浮遊ゲート電極４の電荷保持特性が向上する。し
たがって、動作の信頼性が高い半導体装置を得ることが
できる。
４の上面は言うまでもなく、浮遊ゲート電極４の端部Ａ
およびその両側壁面もキャパシタ絶縁膜９によって覆わ
れている。このため、浮遊ゲート電極４に情報として蓄
積された電荷が、特に、電荷が集中しやすい浮遊ゲート
電極４の端部Ａから容易にリークすることがない。この
ため、浮遊ゲート電極４の電荷保持特性が向上する。し
たがって、動作の信頼性が高い半導体装置を得ることが
できる。
【００３３】（実施の形態２）次に、実施の形態１にお
いて説明した半導体装置の製造方法の一例について、図
を用いて説明する。
いて説明した半導体装置の製造方法の一例について、図
を用いて説明する。
【００３４】図２に示すように、半導体基板１を熱酸化
することにより、トンネル酸化膜３を形成する。このト
ンネル酸化膜３上に、ＣＶＤ法により、ＳｉＨ4 とＰＨ
3 とを含むガスを５００〜５５０℃の温度の下で反応さ
せ、リン添加非晶質シリコン膜を形成する。その後、所
定の写真製版および異方性エッチングにより、浮遊ゲー
ト電極４を形成する。次に、図３に示すように、この浮
遊ゲート電極４あるいは浮遊ゲート電極４をパターニン
グする際のフォトレジスト（図示せず）をマスクとし
て、リンをイオン注入し、浮遊ゲート電極４の両側の半
導体基板１に、１対のｎ型ソース／ドレイン領域２を形
成する。次に、８００〜９００℃の温度の下で、ＳｉＨ
4 を添加したＨ2 を用い、浮遊ゲート電極４に気相エッ
チングを施し、リン添加非晶質シリコン膜の表面に形成
された自然酸化膜などの膜質の悪い酸化膜を除去する。
除去後直ちに、図４に示すように、キャパシタ絶縁膜９
を形成する。すなわち、ＣＶＤ法によりＳｉＨ2 Ｃｌ2
とＮＨ3 とを含むガスを、温度７００〜８００℃の下で
反応させ、シリコン窒化膜５を浮遊ゲート電極４の表面
を覆うように形成する。次に、ＣＶＤ法によりＳｉＨ4
とＮ2 Ｏとを含むガスを、温度７００〜９００℃の下で
反応させ、シリコン酸化膜６を、シリコン窒化膜５の上
に形成する。次に、ＣＶＤ法により、ＳｉＨ2 Ｃｌ2 と
ＮＨ3 とを含むガスを温度７００〜８００℃の下で反応
させシリコン窒化膜７をシリコン酸化膜６上に形成す
る。さらに、ＣＶＤ法により、ＳｉＨ4 とＮ2 Ｏとを含
むガスを温度７００〜９００℃の下で反応させ、シリコ
ン酸化膜８をシリコン窒化膜７上に形成する。この工程
の間に、浮遊ゲート電極４をなすリン添加非晶質シリコ
ン膜は、熱により結晶化を起こし、リン添加多結晶シリ
コン膜となる。次に、図５に示すように、ＣＶＤ法によ
りＳｉＨ4 とＰＨ3 とを含むガスを温度６２０℃の下で
反応させることにより、リン添加多結晶シリコン膜をシ
リコン酸化膜８上に形成する。次に、図６に示すよう
に、浮遊ゲート電極４上面に形成されたキャパシタ絶縁
膜９上に、所定のフォトレジストパターン１３を形成す
る。次に、図７に示すように、フォトレジストパターン
１３をマスクとして、リン添加多結晶シリコン膜および
キャパシタ絶縁膜の異方性エッチングを行ない、浮遊ゲ
ート電極４の両側壁面に形成されたキャパシタ絶縁膜９
の表面と略同一平面にあるような両側壁面を有する制御
ゲート電極１０を形成する。次に、フォトレジストパタ
ーン１３を除去する。この後、制御ゲート電極１０を覆
うようにシリコン酸化膜１１を形成する。以上のような
工程を経ることによって図１に示すような半導体装置を
形成することができる。
することにより、トンネル酸化膜３を形成する。このト
ンネル酸化膜３上に、ＣＶＤ法により、ＳｉＨ4 とＰＨ
3 とを含むガスを５００〜５５０℃の温度の下で反応さ
せ、リン添加非晶質シリコン膜を形成する。その後、所
定の写真製版および異方性エッチングにより、浮遊ゲー
ト電極４を形成する。次に、図３に示すように、この浮
遊ゲート電極４あるいは浮遊ゲート電極４をパターニン
グする際のフォトレジスト（図示せず）をマスクとし
て、リンをイオン注入し、浮遊ゲート電極４の両側の半
導体基板１に、１対のｎ型ソース／ドレイン領域２を形
成する。次に、８００〜９００℃の温度の下で、ＳｉＨ
4 を添加したＨ2 を用い、浮遊ゲート電極４に気相エッ
チングを施し、リン添加非晶質シリコン膜の表面に形成
された自然酸化膜などの膜質の悪い酸化膜を除去する。
除去後直ちに、図４に示すように、キャパシタ絶縁膜９
を形成する。すなわち、ＣＶＤ法によりＳｉＨ2 Ｃｌ2
とＮＨ3 とを含むガスを、温度７００〜８００℃の下で
反応させ、シリコン窒化膜５を浮遊ゲート電極４の表面
を覆うように形成する。次に、ＣＶＤ法によりＳｉＨ4
とＮ2 Ｏとを含むガスを、温度７００〜９００℃の下で
反応させ、シリコン酸化膜６を、シリコン窒化膜５の上
に形成する。次に、ＣＶＤ法により、ＳｉＨ2 Ｃｌ2 と
ＮＨ3 とを含むガスを温度７００〜８００℃の下で反応
させシリコン窒化膜７をシリコン酸化膜６上に形成す
る。さらに、ＣＶＤ法により、ＳｉＨ4 とＮ2 Ｏとを含
むガスを温度７００〜９００℃の下で反応させ、シリコ
ン酸化膜８をシリコン窒化膜７上に形成する。この工程
の間に、浮遊ゲート電極４をなすリン添加非晶質シリコ
ン膜は、熱により結晶化を起こし、リン添加多結晶シリ
コン膜となる。次に、図５に示すように、ＣＶＤ法によ
りＳｉＨ4 とＰＨ3 とを含むガスを温度６２０℃の下で
反応させることにより、リン添加多結晶シリコン膜をシ
リコン酸化膜８上に形成する。次に、図６に示すよう
に、浮遊ゲート電極４上面に形成されたキャパシタ絶縁
膜９上に、所定のフォトレジストパターン１３を形成す
る。次に、図７に示すように、フォトレジストパターン
１３をマスクとして、リン添加多結晶シリコン膜および
キャパシタ絶縁膜の異方性エッチングを行ない、浮遊ゲ
ート電極４の両側壁面に形成されたキャパシタ絶縁膜９
の表面と略同一平面にあるような両側壁面を有する制御
ゲート電極１０を形成する。次に、フォトレジストパタ
ーン１３を除去する。この後、制御ゲート電極１０を覆
うようにシリコン酸化膜１１を形成する。以上のような
工程を経ることによって図１に示すような半導体装置を
形成することができる。
【００３５】なお、シリコン窒化膜５を、上記実施の形
態においては、ＣＶＤ法を用いて形成したが、ＮＨ3 を
含むガスを温度７００〜８００℃の下で浮遊ゲート電極
表面と反応させ、熱窒化することによって形成してもよ
い。
態においては、ＣＶＤ法を用いて形成したが、ＮＨ3 を
含むガスを温度７００〜８００℃の下で浮遊ゲート電極
表面と反応させ、熱窒化することによって形成してもよ
い。
【００３６】このようにして、浮遊ゲート電極４の上面
と両側壁面とにキャパシタ絶縁膜９を被覆することによ
って、浮遊ゲート電極４に蓄積された電荷が外部へリー
クするのを防ぐ構造を容易に形成することができる。
と両側壁面とにキャパシタ絶縁膜９を被覆することによ
って、浮遊ゲート電極４に蓄積された電荷が外部へリー
クするのを防ぐ構造を容易に形成することができる。
【００３７】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【図１】 本発明の実施の形態１に係る半導体装置の構
造の一例を示す断面図である。
造の一例を示す断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の製
造方法の１工程を示す断面図である。
造方法の１工程を示す断面図である。
【図３】 本発明の実施の形態２において、図２に示す
工程の後に行なわれる工程を示す断面図である。
工程の後に行なわれる工程を示す断面図である。
【図４】 本発明の実施の形態２において、図３に示す
工程の後に行なわれる工程を示す断面図である。
工程の後に行なわれる工程を示す断面図である。
【図５】 本発明の実施の形態２において、図４に示す
工程の後に行なわれる工程を示す断面図である。
工程の後に行なわれる工程を示す断面図である。
【図６】 本発明の実施の形態２において、図５に示す
工程の後に行なわれる工程を示す断面図である。
工程の後に行なわれる工程を示す断面図である。
【図７】 本発明の実施の形態２において、図６に示す
工程の後に行なわれる工程を示す断面図である。
工程の後に行なわれる工程を示す断面図である。
【図８】 従来のフラッシュメモリのゲート電極構造の
一例を示す断面図である。
一例を示す断面図である。
【図９】 従来のフラッシュメモリの基本動作の一例を
説明するための断面図である。
説明するための断面図である。
【図１０】 従来のフラッシュメモリの基本動作の他の
例を示す断面図である。
例を示す断面図である。
【図１１】 従来のフラッシュメモリのゲート電極構造
の他の例を示す断面図である。
の他の例を示す断面図である。
【図１２】 従来のフラッシュメモリのゲート電極構造
のさらに他の例を示す断面図である。
のさらに他の例を示す断面図である。
【図１３】 従来のフラッシュメモリの製造方法の１工
程を示す断面図である。
程を示す断面図である。
【図１４】 従来のフラッシュメモリの製造方法におい
て、図１３に示す工程の後に行なわれる工程を示す断面
図である。
て、図１３に示す工程の後に行なわれる工程を示す断面
図である。
【図１５】 従来のフラッシュメモリの製造方法におい
て、図１４に示す工程の後に行なわれる工程を示す断面
図である。
て、図１４に示す工程の後に行なわれる工程を示す断面
図である。
【図１６】 従来のフラッシュメモリを含む回路の一例
を示す図である。
を示す図である。
【図１７】 従来のフラッシュメモリを含む問題点を説
明するための断面図である。
明するための断面図である。
１ 半導体基板、２ ｎ型ソース／ドレイン領域、３
トンネル酸化膜、４浮遊ゲート電極、５ 第１のシリコ
ン窒化膜、６ 第１のシリコン酸化膜、７第２のシリコ
ン窒化膜、８ 第２のシリコン酸化膜、９ キャパシタ
絶縁膜、１０ 制御ゲート電極。
トンネル酸化膜、４浮遊ゲート電極、５ 第１のシリコ
ン窒化膜、６ 第１のシリコン酸化膜、７第２のシリコ
ン窒化膜、８ 第２のシリコン酸化膜、９ キャパシタ
絶縁膜、１０ 制御ゲート電極。
Claims (9)
- 【請求項１】 半導体基板上に、絶縁膜を介在させて形
成された、両側壁面を有する第１の導電性膜を備え、 前記第１の導電性膜の上面および前記両側壁面上に窒化
膜を含む多層膜を形成することにより、前記第１の導電
性膜中に蓄積された電荷が外部へリークするのを阻止す
る、半導体装置。 - 【請求項２】 前記多層膜上面に、前記第１の導電性膜
の両側壁面上に形成された前記多層膜の表面と一致する
両側壁面を有する第２の導電性膜を備えた、請求項１に
記載の半導体装置。 - 【請求項３】 半導体基板上に、絶縁膜を介在させて形
成された第１のゲート電極と、 前記第１のゲート電極の両側の前記半導体基板に形成さ
れた１対の不純物拡散領域と、 前記第１のゲート電極の上面および両側壁面に形成さ
れ、前記第１のゲート電極側から第１の窒化膜、第１の
酸化膜、第２の窒化膜および第２の酸化膜からなるキャ
パシタ絶縁膜と、 前記キャパシタ絶縁膜上に形成され、前記第１のゲート
電極の両側壁面に形成された前記キャパシタ絶縁膜の表
面と略同一平面上にある両側壁面を有する第２のゲート
電極とを含む半導体装置。 - 【請求項４】 半導体基板上に絶縁膜を介在させて、第
１の導電性膜を堆積する工程と、 前記第１の導電性膜に所定のパターニングを施し、第１
のゲート電極を形成する工程と、 前記第１のゲート電極をマスクとして、前記第１のゲー
ト電極の両側の前記半導体基板に、１対の不純物拡散領
域を形成する工程と、 前記第１のゲート電極を含む前記半導体基板上に、第１
の窒化膜、第１の酸化膜、第２の窒化膜および第２の酸
化膜を順次堆積し、キャパシタ絶縁膜を形成する工程
と、 前記第２の酸化膜上に第２の導電性膜を形成する工程
と、 前記第２の導電性膜上に所定のフォトレジストパターン
を形成する工程と、 前記フォトレジストパターンをマスクとして異方性エッ
チングを施し、前記第１のゲート電極側壁面に形成され
た前記キャパシタ絶縁膜の表面と略同一平面上にある両
側壁面を有する第２のゲート電極を形成する工程とを含
む半導体装置の製造方法。 - 【請求項５】 前記第１または第２の導電性膜を、Ｓｉ
Ｈ4 とＰＨ3 とを含むガスを用い、温度５００〜５５０
℃の下で反応させて形成する工程を含む、請求項４に記
載の半導体装置の製造方法。 - 【請求項６】 前記第１の窒化膜を、ＮＨ3 を含むガス
を用い、温度７５０〜９００℃の下で前記導電性膜を窒
化して形成する工程を含む、請求項４に記載の半導体装
置の製造方法。 - 【請求項７】 前記第１または第２の窒化膜を、ＳｉＨ
2 Ｃｌ2 とＮＨ3 とを含むガスを用い、温度７００〜８
００℃の下で反応させることにより形成する工程を含
む、請求項４に記載の半導体装置の製造方法。 - 【請求項８】 前記第１または第２の酸化膜を、ＳｉＨ
4 とＮ2 ＯまたはＳｉＨ2 Ｃｌ2 とＮ2 Ｏを含むガスを
用い、温度７００〜９００℃の下で反応させることによ
り形成する工程を含む、請求項４に記載の半導体装置の
製造方法。 - 【請求項９】 前記第２の酸化膜を、温度７００〜１０
００℃の下で熱酸化により形成する工程を含む、請求項
４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288767A JPH09134973A (ja) | 1995-11-07 | 1995-11-07 | 半導体装置およびその製造方法 |
| US08/716,847 US5729035A (en) | 1995-11-07 | 1996-09-10 | Non-volatile semiconductor device with multi-layered capacitor insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288767A JPH09134973A (ja) | 1995-11-07 | 1995-11-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09134973A true JPH09134973A (ja) | 1997-05-20 |
Family
ID=17734453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288767A Withdrawn JPH09134973A (ja) | 1995-11-07 | 1995-11-07 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5729035A (ja) |
| JP (1) | JPH09134973A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005001A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| JP2005150738A (ja) * | 2003-11-14 | 2005-06-09 | Samsung Electronics Co Ltd | 熱処理を用いた絶縁薄膜の製造方法、及びその方法を用いて形成された半導体素子 |
| JP2007096358A (ja) * | 2007-01-11 | 2007-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981404A (en) * | 1996-11-22 | 1999-11-09 | United Microelectronics Corp. | Multilayer ONO structure |
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| US5925908A (en) * | 1997-07-30 | 1999-07-20 | Motorola, Inc. | Integrated circuit including a non-volatile memory device and a semiconductor device |
| JPH1187539A (ja) * | 1997-09-04 | 1999-03-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP3240999B2 (ja) * | 1998-08-04 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US6512264B1 (en) * | 1999-08-13 | 2003-01-28 | Advanced Micro Devices, Inc. | Flash memory having pre-interpoly dielectric treatment layer and method of forming |
| US6969654B1 (en) * | 2000-06-19 | 2005-11-29 | Advanced Micro Devices, Inc. | Flash NVROM devices with UV charge immunity |
| JP4147765B2 (ja) * | 2001-06-01 | 2008-09-10 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその電荷注入方法 |
| EP1333473A1 (en) * | 2002-01-31 | 2003-08-06 | STMicroelectronics S.r.l. | Interpoly dielectric manufacturing process for non volatile semiconductor memories |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989763B2 (ja) | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7411215B2 (en) | 2002-04-15 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| JP2004348808A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、携帯電子機器、イレース動作を制御する方法及びプログラム動作を制御する方法 |
| JP2004348810A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、携帯電子機器および半導体記憶装置を制御する方法 |
| JP2004348809A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2004349349A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| KR100546394B1 (ko) * | 2003-11-14 | 2006-01-26 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| CN100341139C (zh) * | 2003-12-30 | 2007-10-03 | 旺宏电子股份有限公司 | 非挥发性内存元件的制造方法及金属内连线制程 |
| US7335941B2 (en) * | 2004-07-14 | 2008-02-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Uniform channel programmable erasable flash EEPROM |
| US7157784B2 (en) * | 2005-01-31 | 2007-01-02 | Texas Instruments Incorporated | Drain extended MOS transistors with multiple capacitors and methods of fabrication |
| JP4751232B2 (ja) * | 2006-04-21 | 2011-08-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5034332B2 (ja) * | 2006-06-14 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5412048B2 (ja) * | 2008-04-02 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
| JP2012019020A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 不揮発性記憶装置 |
| KR101906167B1 (ko) * | 2011-10-27 | 2018-10-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| CN114373677A (zh) * | 2020-10-14 | 2022-04-19 | 长鑫存储技术有限公司 | 半导体结构的制备工艺及半导体结构 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252846A (en) * | 1987-03-13 | 1993-10-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic |
| JPH07118511B2 (ja) * | 1989-01-17 | 1995-12-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5304829A (en) * | 1989-01-17 | 1994-04-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5289026A (en) * | 1991-08-14 | 1994-02-22 | Intel Corporation | Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices |
| JPH05267684A (ja) * | 1992-03-18 | 1993-10-15 | Rohm Co Ltd | 不揮発性記憶素子 |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5475251A (en) * | 1994-05-31 | 1995-12-12 | National Semiconductor Corporation | Secure non-volatile memory cell |
| US5429969A (en) * | 1994-05-31 | 1995-07-04 | Motorola, Inc. | Process for forming electrically programmable read-only memory cell with a merged select/control gate |
-
1995
- 1995-11-07 JP JP7288767A patent/JPH09134973A/ja not_active Withdrawn
-
1996
- 1996-09-10 US US08/716,847 patent/US5729035A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| KR20010005001A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| JP2005150738A (ja) * | 2003-11-14 | 2005-06-09 | Samsung Electronics Co Ltd | 熱処理を用いた絶縁薄膜の製造方法、及びその方法を用いて形成された半導体素子 |
| JP4663297B2 (ja) * | 2003-11-14 | 2011-04-06 | 三星電子株式会社 | 熱処理を用いた絶縁薄膜の製造方法、及びその方法を用いて形成された半導体素子 |
| JP2007096358A (ja) * | 2007-01-11 | 2007-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5729035A (en) | 1998-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09134973A (ja) | 半導体装置およびその製造方法 | |
| CN100530600C (zh) | 形成非易失性半导体内存组件的方法 | |
| US6101128A (en) | Nonvolatile semiconductor memory and driving method and fabrication method of the same | |
| JP4586219B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JP4923318B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| KR100468745B1 (ko) | 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 | |
| TW200908343A (en) | Non-volatile semiconductor memory device | |
| JP3397903B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| TWI738542B (zh) | 具隔離井區之記憶胞及其相關非揮發性記憶體 | |
| JP2001085547A (ja) | 不揮発性半導体記憶装置及びその読み出し方法 | |
| JPH07161853A (ja) | 不揮発性半導体記憶装置、その消去法及び製造方法 | |
| US7692233B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0997849A (ja) | 半導体装置 | |
| KR20100080244A (ko) | 플래시메모리 소자 및 그 제조방법 | |
| US6288943B1 (en) | Method for programming and reading 2-bit p-channel ETOX-cells with non-connecting HSG islands as floating gate | |
| JP3630491B2 (ja) | 半導体装置 | |
| JP2699890B2 (ja) | 不揮発性半導体記憶装置 | |
| KR20040031655A (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| JP4252637B2 (ja) | 不輝発性メモリ装置の製造方法 | |
| US6111287A (en) | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same | |
| JP3264365B2 (ja) | 不揮発性記憶素子 | |
| JP2004022575A (ja) | 半導体装置 | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| US6240015B1 (en) | Method for reading 2-bit ETOX cells using gate induced drain leakage current | |
| US7208374B2 (en) | Method for manufacturing a non-volatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |