JPS5837967A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS5837967A JPS5837967A JP13640681A JP13640681A JPS5837967A JP S5837967 A JPS5837967 A JP S5837967A JP 13640681 A JP13640681 A JP 13640681A JP 13640681 A JP13640681 A JP 13640681A JP S5837967 A JPS5837967 A JP S5837967A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＢ型半導体装置へ製造方法の改良に関する
。
。
従来、ＭＯａ型半導体装置は以下に述べるような方法に
よって製造されている。まず、第１導電型の半導体基板
を選択的に酸化して素子領域形成予定部を電気的に分離
するためのフィールド酸化膜を形成する。次に、素子領
域形成予定部にシリコン酸化膜を形成した後、このシリ
コン酸化膜上に？−）電極を選択的に形成する。
よって製造されている。まず、第１導電型の半導体基板
を選択的に酸化して素子領域形成予定部を電気的に分離
するためのフィールド酸化膜を形成する。次に、素子領
域形成予定部にシリコン酸化膜を形成した後、このシリ
コン酸化膜上に？−）電極を選択的に形成する。
つづいて、該ｆ−）電極をマスクとして前記シリコン酸
化膜をエツチング除去して、ｒ−）酸化膜を形成し念後
、該ｆ−）電極およびフィルド酸化膜をマスクとして第
２導電型の不純物をイオン注入し、活性化熱処理を施し
てソース、ドレイン領域を形成し、ＭＯＢ型半導体装置
を製造する。
化膜をエツチング除去して、ｒ−）酸化膜を形成し念後
、該ｆ−）電極およびフィルド酸化膜をマスクとして第
２導電型の不純物をイオン注入し、活性化熱処理を施し
てソース、ドレイン領域を形成し、ＭＯＢ型半導体装置
を製造する。
上述した製造方法において、高集積化の要請に従いＭＯ
８型半導体装置を微細化するためＫは、ソース、ドレイ
ン領域の不純物の拡散深さを浅くしてチャネルのシ１−
ト化を防止することが必要である。なお、チャネルのシ
１−ト化は、閾値電圧の低下およびドレイン耐圧の低下
を招く。しかしながら、不純物の拡散深さを浅くしすぎ
ると、ソース、ドレイン領域の抵抗が大きくなるととも
に、ソース、ドレインの取出し電極との接触抵抗も増大
するため、装置の高速動作化の障害となる。
８型半導体装置を微細化するためＫは、ソース、ドレイ
ン領域の不純物の拡散深さを浅くしてチャネルのシ１−
ト化を防止することが必要である。なお、チャネルのシ
１−ト化は、閾値電圧の低下およびドレイン耐圧の低下
を招く。しかしながら、不純物の拡散深さを浅くしすぎ
ると、ソース、ドレイン領域の抵抗が大きくなるととも
に、ソース、ドレインの取出し電極との接触抵抗も増大
するため、装置の高速動作化の障害となる。
本発明は、前記欠点を解消するためになされたものであ
り、ソース、ドレイン領域において、？−）電極近傍で
は不純物の拡散深さを浅くシ。
り、ソース、ドレイン領域において、？−）電極近傍で
は不純物の拡散深さを浅くシ。
ｒ−ト電極から離れた領域では不純物の拡散深さを深く
することにより、チャネルのシ嘗−ト化を防止するとと
もに、ソース、ドレイン領域の抵抗の低減化を達成した
ＭＩＳ型半導体装置の製造方法を提供しようとするもの
である。
することにより、チャネルのシ嘗−ト化を防止するとと
もに、ソース、ドレイン領域の抵抗の低減化を達成した
ＭＩＳ型半導体装置の製造方法を提供しようとするもの
である。
すなわち、本願第１の発明は、第１導電型の半導体基板
上に絶縁膜を介して？−）電極を形成する工程と、少な
くともｆ−）電極周囲に該ｒ−）電極に対して選択エツ
チング性を有する被膜を堆積する工程と、この被膜を異
方性エツチングしてｒ−ト電極の側端部に被膜を残存さ
せる工程と、この残存被膜およびｒ−）電極をマスクと
して前記絶縁膜をエツチング除去する工程と、前記残存
被膜を除去した後、第２導電型の不純物を前記基板にイ
オン注入する工程とを具備することを特徴とするもので
ある。
上に絶縁膜を介して？−）電極を形成する工程と、少な
くともｆ−）電極周囲に該ｒ−）電極に対して選択エツ
チング性を有する被膜を堆積する工程と、この被膜を異
方性エツチングしてｒ−ト電極の側端部に被膜を残存さ
せる工程と、この残存被膜およびｒ−）電極をマスクと
して前記絶縁膜をエツチング除去する工程と、前記残存
被膜を除去した後、第２導電型の不純物を前記基板にイ
オン注入する工程とを具備することを特徴とするもので
ある。
また、本願第２の発明は、第１導電型の半導体基板上に
絶縁膜を介してｙ−ト電極を形成する工程と、少なくと
もｒ−）電極周囲に該ダート電極に対して選択エツチン
グ性を有する被膜を堆積する工程と、この被膜を異方性
エツチングしてｒ−）電極の側端部に被膜を残存させ友
後、第２導電型の不純物を前記基板にイオン注入する工
程と、前記残存被膜を除去した後、再度第２導電型の不
純物を前記基板に前記第１回目のイオン注入よシ浅くイ
オン注入する工程とを具備することを特徴とするもので
ある。
絶縁膜を介してｙ−ト電極を形成する工程と、少なくと
もｒ−）電極周囲に該ダート電極に対して選択エツチン
グ性を有する被膜を堆積する工程と、この被膜を異方性
エツチングしてｒ−）電極の側端部に被膜を残存させ友
後、第２導電型の不純物を前記基板にイオン注入する工
程と、前記残存被膜を除去した後、再度第２導電型の不
純物を前記基板に前記第１回目のイオン注入よシ浅くイ
オン注入する工程とを具備することを特徴とするもので
ある。
本願発明に使用されるｒ−）電極の材料としては、例え
ば多結晶シリコン、アルミニウムあるいはモリブデン、
タングステン等の高融点金属またはモリブデンシリサイ
ド、タングステンシリサイド等の金属硅化物等を挙げる
ことができる。
ば多結晶シリコン、アルミニウムあるいはモリブデン、
タングステン等の高融点金属またはモリブデンシリサイ
ド、タングステンシリサイド等の金属硅化物等を挙げる
ことができる。
本願発明に使用される被膜としては、たとえばＣＶＤ
−５ｉｏ２膜、シリコン窒化膜等の絶縁被膜あるいはＡ
ｔ、ｋｔ合金、その他の金属部ゲート電極に対して選択
エツチング性を有するものであればよい。
−５ｉｏ２膜、シリコン窒化膜等の絶縁被膜あるいはＡ
ｔ、ｋｔ合金、その他の金属部ゲート電極に対して選択
エツチング性を有するものであればよい。
本願ｔｓ１の発明で形成される残存被膜は半導体基板上
の絶縁膜をエツチングする際のマスクとして作用する。
の絶縁膜をエツチングする際のマスクとして作用する。
こうしたエツチング後においては、ｒ−）電極の周辺に
不純物のイオン注入深さを制御する絶縁膜が残存される
。
不純物のイオン注入深さを制御する絶縁膜が残存される
。
また、本願第２の発明で形成される残存被膜は第１回目
の不純物のイオン注入に際して、ゲート電極周辺の基板
に不純物がイオン注入されるのを阻止する役目をする。
の不純物のイオン注入に際して、ゲート電極周辺の基板
に不純物がイオン注入されるのを阻止する役目をする。
このため、残存被膜の除去後の第２回目の不純物のイオ
ン注入においては、ｒ−）電極周辺の基板への不純物の
イオン注入が可能となるため、第２回目のイオン注入条
件をコントロールすることによって、同電極周辺の基板
に形成される不純物領域の深さを自由に調整できる。
ン注入においては、ｒ−）電極周辺の基板への不純物の
イオン注入が可能となるため、第２回目のイオン注入条
件をコントロールすることによって、同電極周辺の基板
に形成される不純物領域の深さを自由に調整できる。
以下、本発明の実施例を図面を参照して説明する。
実施例１
（１）ｔず、ｐ型シリコン基板１に選択酸化により素子
領域形成予定部２を電気的に分離するためのフィールド
酸化［５を形成した。つづいて、熱酸化処理を施して、
前記露出した素子領域形成予定部２上にシリコン酸化Ｍ
４を成長させた後、全面に例えば多結晶シリコンを堆積
し、）９ターニングしてシリコン酸化膜４上にｃ−ト電
極５を選択的に形成しぇ（第１図（、）図示）。
領域形成予定部２を電気的に分離するためのフィールド
酸化［５を形成した。つづいて、熱酸化処理を施して、
前記露出した素子領域形成予定部２上にシリコン酸化Ｍ
４を成長させた後、全面に例えば多結晶シリコンを堆積
し、）９ターニングしてシリコン酸化膜４上にｃ−ト電
極５を選択的に形成しぇ（第１図（、）図示）。
（１１） 次に、Ｃ■法にょシ全面Ｖｃｓｉｏ２．膜
６ｔｌｌｌ積した（第１図（ｂ）図示）、つづいて、反
応性イオンエツチングの雰囲気に＠し、５ｔｏ２ＩＩ
６の膜厚分もしくはそれより少しオーツぐ−に異方性エ
ツチングすることＫよｅｒｒ−）電極５の側端部に５Ｉ
Ｏ２ｅ；’を残存させた（第１図（＠）図示）、ひきつ
づき、残存ＳＩＯｇ’およびｒ−）電極５をマスクとし
てシリコン酸化膜イをエツチングして？−ト酸化膜７を
形成した（第１図（ｄ）図示）。。
６ｔｌｌｌ積した（第１図（ｂ）図示）、つづいて、反
応性イオンエツチングの雰囲気に＠し、５ｔｏ２ＩＩ
６の膜厚分もしくはそれより少しオーツぐ−に異方性エ
ツチングすることＫよｅｒｒ−）電極５の側端部に５Ｉ
Ｏ２ｅ；’を残存させた（第１図（＠）図示）、ひきつ
づき、残存ＳＩＯｇ’およびｒ−）電極５をマスクとし
てシリコン酸化膜イをエツチングして？−ト酸化膜７を
形成した（第１図（ｄ）図示）。。
（ｉｉｉ） 次に、残存８１０２６’を除去した後、
シリコン基板１にｎ型の不純物として砒素をイオン注入
した。この際、ｒ−）電極５０幅よりも広くｒ−）酸化
ｇｖが形成され、この部分がシリコン基板１へのイオン
注入深さを抑制するので、？−）電極５近傍のシリコン
基板１部分でハｆｉく、ｒ−計電極５から離れたシリコ
ン基板１部分では深く、それぞれ砒素が導入される（第
１図（・）図示）、。
シリコン基板１にｎ型の不純物として砒素をイオン注入
した。この際、ｒ−）電極５０幅よりも広くｒ−）酸化
ｇｖが形成され、この部分がシリコン基板１へのイオン
注入深さを抑制するので、？−）電極５近傍のシリコン
基板１部分でハｆｉく、ｒ−計電極５から離れたシリコ
ン基板１部分では深く、それぞれ砒素が導入される（第
１図（・）図示）、。
Ｏｖ） 次に、活性化熱処理を行い、ｒ−）電極５近
傍では浅く、ｒ−）電極５から離れた部分では深いｒ型
のソース、ドレイン領域８．９を形成した（第１図（ｆ
）図示）。つづいて、常法に従い、全面Ｋ ＣＶＤ −
８１０２膜を堆積した後、ホトエツチングによりコンタ
クトホールを形成した。
傍では浅く、ｒ−）電極５から離れた部分では深いｒ型
のソース、ドレイン領域８．９を形成した（第１図（ｆ
）図示）。つづいて、常法に従い、全面Ｋ ＣＶＤ −
８１０２膜を堆積した後、ホトエツチングによりコンタ
クトホールを形成した。
ひきつづき、Ａｔ電極形成を行い、ｎチャネルＭＯ８型
半導体装置を製造した。
半導体装置を製造した。
しかして本発明によれば、？−）電極５の側端部に残存
８１０２６’を形成し、この残存８１０２６’およびダ
ート電極５をマスクとしてシリコン酸化膜イをエツチン
グすることによってｒ−計電極５の幅よシも広い？−）
酸化膜７を形成できる。
８１０２６’を形成し、この残存８１０２６’およびダ
ート電極５をマスクとしてシリコン酸化膜イをエツチン
グすることによってｒ−計電極５の幅よシも広い？−）
酸化膜７を形成できる。
この結果、残存８１０２＃’を除去した後、１回の砒素
のイオン注入を施すことＫよって、？−）電極５近傍で
は浅く、ｒ−計電極５から離れた部分では探いソース、
ドレイン領域８，９を形成できる。この之め、チャネル
のシ謬−ト化を防止できるとともに、ソース、ドレイン
領域８゜９の低抵抗化を達成できる。したがって、チャ
ネルのシ１−ト化にともなう閾値電圧の低下およびドレ
イン耐圧の低下が防止され、かつ高速動作が可能なｎチ
ャネルＭＯ８型半導体装置を得ることができる。
のイオン注入を施すことＫよって、？−）電極５近傍で
は浅く、ｒ−計電極５から離れた部分では探いソース、
ドレイン領域８，９を形成できる。この之め、チャネル
のシ謬−ト化を防止できるとともに、ソース、ドレイン
領域８゜９の低抵抗化を達成できる。したがって、チャ
ネルのシ１−ト化にともなう閾値電圧の低下およびドレ
イン耐圧の低下が防止され、かつ高速動作が可能なｎチ
ャネルＭＯ８型半導体装置を得ることができる。
実施例２
（１） 実施例１と同様の方法によって、ｒ−計電極
５の側端部Ｋ １９１０２６’を残存させた後、！１型
の不純物として砒素をシリコン基板ＩＫ高出力、高ドー
ズ量でイオン注入し九（第２図（、）図示）。
５の側端部Ｋ １９１０２６’を残存させた後、！１型
の不純物として砒素をシリコン基板ＩＫ高出力、高ドー
ズ量でイオン注入し九（第２図（、）図示）。
（１１） 次に、残存５ＩＯ２６’を除去した後、再
度゛砒素をシリコン基板ｌｌＣ前記第１回目のイオン注
入よシ低出力、低ドーズ量でイオン注入した（第２図（
ｂ）図示）。
度゛砒素をシリコン基板ｌｌＣ前記第１回目のイオン注
入よシ低出力、低ドーズ量でイオン注入した（第２図（
ｂ）図示）。
（＋＋ｉ） 次に、活性化熱処理を行い、ダート電極
５近傍では浅く、ダート電極５から離れた部分では深い
ｎ１型のソース、ドレイン領域８．９を形成した（第２
図（、）図示）。さらに、ｒ−）電極５をマスクとして
シリコン酸化膜４をエツチングしてｒ−）酸化膜を形成
した。つづいて、常法に従い、全面にＣＶＤ −５ｊＯ
２旋をｊ＃積した俵、ホトエツチングによ勺コンタクト
ホールを形成した。ひきつづき、Ａｔ電極形成を行い、
ｎチャネルＭＯ８型半導体装置を製造した。
５近傍では浅く、ダート電極５から離れた部分では深い
ｎ１型のソース、ドレイン領域８．９を形成した（第２
図（、）図示）。さらに、ｒ−）電極５をマスクとして
シリコン酸化膜４をエツチングしてｒ−）酸化膜を形成
した。つづいて、常法に従い、全面にＣＶＤ −５ｊＯ
２旋をｊ＃積した俵、ホトエツチングによ勺コンタクト
ホールを形成した。ひきつづき、Ａｔ電極形成を行い、
ｎチャネルＭＯ８型半導体装置を製造した。
しかして、本発明によれば、デート電極５の側端部に残
存引０２６′を形成した後、砒素をシリコン基板１に高
出力、高ドーズ量でイオン注入し、さらに残存８１０２
６’を除去した後、再度砒素をシリコン基板ｌに前記第
１回目のイオン注入より低出力、低ドーズ量でイオン注
入することによって、？−）電極５近傍では浅く、ｙ−
計電極５から離れた部分では深いソース、ドレイン領域
８，９を形成できる。このため、チャネルのシッート化
を防止できるとともに、ソースドレイン領域８，９の低
抵抗化を達成できる。したがって、チャネルのシ胃−ト
化にともなう閾値電圧の低下およびドレイン耐圧の低下
が防止され、かつ高速動作が可能なｎチャネルＭＯａ型
半導体装置を得ることができる。
存引０２６′を形成した後、砒素をシリコン基板１に高
出力、高ドーズ量でイオン注入し、さらに残存８１０２
６’を除去した後、再度砒素をシリコン基板ｌに前記第
１回目のイオン注入より低出力、低ドーズ量でイオン注
入することによって、？−）電極５近傍では浅く、ｙ−
計電極５から離れた部分では深いソース、ドレイン領域
８，９を形成できる。このため、チャネルのシッート化
を防止できるとともに、ソースドレイン領域８，９の低
抵抗化を達成できる。したがって、チャネルのシ胃−ト
化にともなう閾値電圧の低下およびドレイン耐圧の低下
が防止され、かつ高速動作が可能なｎチャネルＭＯａ型
半導体装置を得ることができる。
また１本実施例２の方法によれば、実施例１のようＫｌ
’−）電極５の周辺に残存したシリコン酸化膜４をイオ
ン注入のコントロール膜として利用せずに、残存８１０
．６’の除去後の第２回目のイオン注入によって、ｒ−
）電極５周辺のシリコン基板１におけるソース、ドレイ
ン領域８゜９の深さのコントロールを行う、このため、
シリコン酸化膜４の膜厚によってｒ−計電極５周辺のソ
ース、ドレイン領域８，９の深さが規制されることなく
、浅いソース、ドレイン部分を形成できるため、素子の
設計の自由度が大きくなる。
’−）電極５の周辺に残存したシリコン酸化膜４をイオ
ン注入のコントロール膜として利用せずに、残存８１０
．６’の除去後の第２回目のイオン注入によって、ｒ−
）電極５周辺のシリコン基板１におけるソース、ドレイ
ン領域８゜９の深さのコントロールを行う、このため、
シリコン酸化膜４の膜厚によってｒ−計電極５周辺のソ
ース、ドレイン領域８，９の深さが規制されることなく
、浅いソース、ドレイン部分を形成できるため、素子の
設計の自由度が大きくなる。
なお、本発明方法は上記実施例の如くｎチャネルＭＯａ
型半導体装置の製造のみに限らず、ｐチャネルＭＯ８型
半導体装置、０ＭＯ８、ＭＮＯＳ、 ＭＡＯ８等の他の
ＭＩＳ型半導体装置の製造にも同様に適用しうる。
型半導体装置の製造のみに限らず、ｐチャネルＭＯ８型
半導体装置、０ＭＯ８、ＭＮＯＳ、 ＭＡＯ８等の他の
ＭＩＳ型半導体装置の製造にも同様に適用しうる。
以上詳述した如く、本発明によれば、半導体基板の表面
において、ｒ−）電極近傍では浅く、ｆ−）電極から離
れた部分では深いソース、ドレイン領域を形成できるの
で、素子を微細化した場合でもチャネルのシ１−ト化を
防止しうるとともに、ソース、ドレイン領域の低抵抗化
を達成でき、ひいては高信頼性で高速動作が可能なＭＩ
Ｓ型半導体装置を提供できるものである。
において、ｒ−）電極近傍では浅く、ｆ−）電極から離
れた部分では深いソース、ドレイン領域を形成できるの
で、素子を微細化した場合でもチャネルのシ１−ト化を
防止しうるとともに、ソース、ドレイン領域の低抵抗化
を達成でき、ひいては高信頼性で高速動作が可能なＭＩ
Ｓ型半導体装置を提供できるものである。
第１図（、）〜（ｆ）は本発明の実施例１におけるＭＯ
８型半導体装置の製造方法を示す工程断面図、第２図（
、）〜（ｃ）は本発明の実施例２におけるＭＯＩ９型半
導体装置の製造方法を示す工程断面図である。 １・・・シリコン基板、３・・・フィールド酸化膜、４
・・・シリコン酸化膜、５・・・？−）電極、６・・・
５ｉｏ２膜、ｅｌ、、・残存８１０２．７−ｒ −）酸
化膜、８．９・・・ｎ１型ソース、ドレイン領域。 出麿人代理人 弁理士 鈴 江 武 彦牙１図 第１図 Ａば
８型半導体装置の製造方法を示す工程断面図、第２図（
、）〜（ｃ）は本発明の実施例２におけるＭＯＩ９型半
導体装置の製造方法を示す工程断面図である。 １・・・シリコン基板、３・・・フィールド酸化膜、４
・・・シリコン酸化膜、５・・・？−）電極、６・・・
５ｉｏ２膜、ｅｌ、、・残存８１０２．７−ｒ −）酸
化膜、８．９・・・ｎ１型ソース、ドレイン領域。 出麿人代理人 弁理士 鈴 江 武 彦牙１図 第１図 Ａば
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に絶縁膜を介してｆ−）
電極を形成する工程と、少なくともｒ−）電極周囲Ｋｔ
ｌ”−上電極に対して選択エツチング性を有する被膜を
堆積する工程と、この被膜を異方性エツチングしてｒ−
）電極の側端部に被膜を残存させる工程と、仁の残存被
膜および？−）電極をマスクとして前記絶縁膜をエツチ
ング除去する工程と、前記残存被膜を除去した後、第２
導電型の不純物を前記基板にイオン注入する工程とを具
備することを特徴とするＭＩＳ型半導体装置の製造方法
。 ２ 第１導電型の半導体基板上に絶縁膜を介してゲート
電極を形成する工程と、少なくとも？−）電極周囲に該
ｙ−ト電極に対して選択エツチング性を有する被膜を堆
積す名工程と、この被膜を異方性エツチングしてｒ−上
電極の側端部に被膜を残存させた後、第２導電型の不純
物を前記基板にイオン注入する工程と、前記残存被膜を
除去した後、再度第２導電型の不純物を前記基板に前記
第１回目のイオン注入より浅くイオン注入する工程とを
具備することを特徴とするＭＩＳ型半導体装置の製造方
法・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640681A JPS5837967A (ja) | 1981-08-31 | 1981-08-31 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640681A JPS5837967A (ja) | 1981-08-31 | 1981-08-31 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837967A true JPS5837967A (ja) | 1983-03-05 |
Family
ID=15174413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13640681A Pending JPS5837967A (ja) | 1981-08-31 | 1981-08-31 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837967A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153971A (ja) * | 1993-10-01 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07169975A (ja) * | 1993-09-20 | 1995-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07169974A (ja) * | 1993-09-20 | 1995-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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| US6335555B1 (en) | 1993-10-01 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a manufacturing method for the same |
| JP2010098321A (ja) * | 1993-09-20 | 2010-04-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1981
- 1981-08-31 JP JP13640681A patent/JPS5837967A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010098321A (ja) * | 1993-09-20 | 2010-04-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6835607B2 (en) | 1993-10-01 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| US7170138B2 (en) | 1993-10-01 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7301209B2 (en) | 1993-10-01 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JPH07153971A (ja) * | 1993-10-01 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6335555B1 (en) | 1993-10-01 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a manufacturing method for the same |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9666614B2 (en) | 2002-04-09 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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