KR100254567B1 - 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법 - Google Patents
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Abstract
본 발명은 절연막 및 도전막의 평탄화를 동시에 수행할 수 있는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법에 관한 것으로, 셀 영역과, 상기 도전막 패턴이 형성되지 않은 스페이스 영역을 갖는 반도체 기판상에 절연막층을 형성하는 공정과, 상기 절연막층상에 제 1 층간절연막을 형성하는 공정과, 상기 제 1 층간절연막을 식각 하는 공정과, 상기 스페이스 영역에 상기 제 1 층간절연막이 소정 두께로 남고, 상기 제 1 층간절연막을 포함하여 반도체 기판상에 제 2 층간절연막을 형성하는 공정과, 상기 제 2 층간절연막은 평탄화된 상부 표면을 갖고, 상기 셀 영역의 도전막 패턴 사이의 반도체 기판이 노출되도록 상기 제 2 층간절연막을 식각 하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하여 반도체 기판상에 도전막을 형성하되, 상기 콘택홀이 오버필 되도록 하는 공정과, 상기 도전막 및 상기 제 2 층간절연막을 단일 평탄화 공정으로 식각 하여 콘택 플러그를 형성하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 절연막과 도전막을 한 번의 평탄화 공정으로 동시에 평탄화시킬 수 있고, 콘택 단차를 줄일 수 있으며, 절연막의 평탄화 두께를 줄일 수 있다.
Description
본 발명은 반도체 장치의 콘택 플러그(contact plug) 형성 및 절연막 평탄화 방법에 관한 것으로, 좀 더 구체적으로는 단일(single) CMP(Chemical Mechanical Polishing) 공정으로 콘택 플러그를 형성하고 절연막을 평탄화시키며, 또한 절연막 CMP 량을 줄이는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 포토리소그라피(photolithography)의 마진(margin)을 확보하고, 배선(metal line) 길이를 최소화시키기 위해 절연막 및 도전막의 평탄화가 요구된다.
상기 절연막 평탄화 방법으로 BPSG 리플로우(BoroPhosphoSilicate Glass reflow), SOG(Spin On Glass), 포토레지스트 에치 백(Photoresist etch back), 그리고 CMP 공정 등이 사용되고 있다.
이 중 상기 CMP 공정은, 상기 리플로우 공정 또는 에치 백 공정으로 달성할 수 없는 넓은 스페이스 영역(space region)에 대해 글로벌(global) 평탄화 및 저온 평탄화 공정을 수행할 수 있기 때문에 차세대 반도체 소자의 유력한 평탄화 기술로 대두되고 있다.
한편, 상기 도전막 평탄화 공정은 주로 CMP 공정을 통해 콘택 플러그 형성 및 배선 형성을 위해 사용된다.
일반적인 층간절연막(InterLayer Dielectric; ILD) 평탄화 공정 및 콘택 플러그 형성 공정은 다음과 같다. 먼저, BPSG 등의 절연막에 대해 CMP 공정을 수행하여 그 상부 표면을 평탄화시키고, 이어서 상기 절연막을 식각 하여 콘택홀(contact hole)을 형성한다. 그리고, 상기 콘택홀을 폴리실리콘막으로 오버필(overfill)한 후 상기 폴리실리콘막에 대해 CMP 공정을 수행하면 콘택 플러그가 형성된다.
상술한 바와 같은 종래 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법은, 절연막 CMP 공정이 도전막 CMP 공정에 선행되기 때문에 다음과 같은 문제점이 발생된다. 즉, 상기 절연막 CMP 공정시 상기 절연막상에 연마제의 입자에 의한 마이크로 스크래치(micro scratch) 및 피팅(pitting) 등의 결함이 생기게 되는데, 후속 도전막 형성 공정시 상기 결함 부위에 상기 도전막이 침투되어 배선간의 브리지(bridge) 현상을 일으키게 된다. 이는 소자의 신뢰성(reliability) 및 수율(yield) 등을 저하시킨다.
또한, 상기 여러 차례의 CMP 공정은 공정 단가를 증가시키게 된다.
상술한 바와 같은 문제점을 해결하기 위해 절연막의 평탄화와 도전막 평탄화에 따른 콘택 플러그를 한 번에 형성하는 반도체 장치의 제조 방법이 1990년 9월 11일자로 출원된 "VIA-FILLING AND PLANARIZATION TECHNIQUE"(미국특허 출원번호 4,956,313)에 소개된 바 있다.
그러나, 상기 반도체 장치의 제조 방법은, 도전막 패턴이 형성된 영역과 상기 도전막 패턴이 형성되지 않은 스페이스 영역의 토폴로지(topology)의 차에 따라 절연막의 두께를 증가시켜야 하는 문제점이 발생된다. 이것은, 콘택홀 형성시 절연막의 식각 깊이 즉, 콘택 단차를 증가시키고, 절연막 CMP 량을 증가시키는 문제점을 야기시킨다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스페이스 영역에 선택적으로 소정 두께의 절연막을 형성함으로서, 폭이 비교적 작은 도전막 패턴이 조밀하게 형성된 영역과 상기 스페이스 영역에 형성되는 층간절연막의 상부 표면을 평탄화시킬 수 있는 반도체 장치의 콘택 플러그 형성 및 층간 절연막 평탄화 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 콘택 플러그 형성 및 층간 절연막의 평탄화를 동시에 이룰 수 있고, 콘택 플러그 형성시 층간절연막의 연마 두께를 줄일 수 있는 반도체 장치의 콘택 플러그 형성 및 층간 절연막의 평탄화 방법을 제공함에 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법을 순차적으로 보여주는 반도체 기판의 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 도전막 패턴
16 : 절연막층 18 : 제 1 층간절연막
20 : 제 2 층간절연막 22 : 콘택홀
24 : 도전막 26 : 콘택 플러그
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법은, 도전막 패턴이 형성된 셀 영역과, 상기 도전막 패턴이 형성되지 않은 스페이스 영역을 갖는 반도체 기판상에 절연막층을 형성하는 공정과; 상기 절연막층상에 제 1 층간절연막을 형성하는 공정과; 상기 제 1 층간절연막을 식각 하는 공정과; 상기 스페이스 영역에 상기 제 1 층간절연막이 소정 두께로 남고, 상기 제 1 층간절연막을 포함하여 반도체 기판상에 제 2 층간절연막을 형성하는 공정과; 상기 제 2 층간절연막은 평탄화된 상부 표면을 갖고, 상기 셀 영역의 도전막 패턴 사이의 반도체 기판이 노출되도록 상기 제 2 층간절연막을 식각 하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 포함하여 반도체 기판상에 도전막을 형성하되, 상기 콘택홀이 오버필 되도록 하는 공정과; 상기 도전막 및 상기 제 2 층간절연막의 상부 표면을 평탄화시켜 콘택 플러그를 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막층은, 실리콘 질화막과, 이 실리콘 질화막 상에 식각 정지용 절연막 및 캡핑막 중 어느 하나가 형성된 다층막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 층간절연막은, SOG 계열의 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 층간절연막은, 도핑된 글래스막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 층간절연막은, 상기 제 2 층간절연막의 형성 두께를 줄인다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막은 도핑된 폴리실리콘막, W 막, Al 막, 그리고 Cu 막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 평탄화 공정은, CMP 공정이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법은, 반도체 기판상에 서로 다른 폭을 갖는 도전막 패턴이 형성된 제 1 및 제 2 셀 영역과, 상기 제 1 셀 영역의 도전막 패턴의 폭 및 도전막 패턴 사이의 영역의 폭이 상기 제 2 셀 영역의 도전막 패턴의 폭보다 상대적으로 작고, 상기 도전막 패턴의 폭보다 상대적으로 큰 폭을 갖는 스페이스 영역을 갖은 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법에 있어서, 상기 반도체 기판상에 제 1 및 제 2 절연막, 그리고 제 3 절연막을 순차적으로 형성하는 공정과; 상기 제 3 절연막을 식각 하는 공정과; 상기 스페이스 영역 및 제 2 셀 영역의 제 3 절연막이 소정 두께로 남고, 상기 제 3 절연막을 포함하여 반도체 기판상에 도핑된 글래스층을 형성하는 공정과; 상기 스페이스 영역 및 제 1 셀 영역에 형성된 상기 도핑된 글래스층은 평탄화된 상부 표면을 갖고, 상기 제 1 셀 영역의 도전막 패턴 사이의 반도체 기판이 노출되도록 상기 도핑된 글래스층을 식각 하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 포함하여 반도체 기판상에 도전막을 형성하되, 상기 콘택홀이 오버필 되도록 하는 공정과; 상기 도전막과 상기 제 2 셀 영역의 도핑된 글래스층의 상부 표면을 평탄화시켜 콘택 플러그를 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 3 절연막은, SOG 계열의 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 셀 영역의 도전막 패턴들 사이에 형성된 제 3 절연막은, 다른 영역에 형성된 제 3 절연막보다 식각률이 상대적으로 크다.
이 방법의 바람직한 실시예에 있어서, 상기 제 3 절연막은, 상기 도핑된 글래스층의 형성 두께를 줄인다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막은, 도핑된 폴리실리콘막, W 막, Al 막, 그리고 Cu 막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 평탄화 공정은, CMP 공정이다.
(작용)
본 발명에 의한 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법은 콘택 플러그와 절연막 평탄화가 한 번에 이루어지도록 하고, 절연막 CMP 량을 줄일 수 있다.
(실시예)
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 장치의 콘택 플러그(26) 형성 및 절연막 평탄화 방법을 순차적으로 보여주는 반도체 기판(10)의 수직 단면도이다.
도 1을 참조하면, 반도체 장치의 콘택 플러그(26) 형성 및 절연막 평탄화 방법은 먼저, 게이트 라인(gate line) 등의 도전막 패턴(12a, 12b)이 형성된 셀(cell) 영역들(a1, a2)과, 상기 도전막 패턴(12a, 12b)이 형성되지 않은 스페이스 영역(b)을 포함하여 반도체 기판(10)상에 절연막층(16)을 형성한다. 좀 더 구체적으로, 상기 도전막 패턴(12a, 12b)의 상부 및 양측에 실리콘 질화막(SiN) 등으로 절연막(14)을 형성한 후, 이 절연막(14)을 포함하여 반도체 기판(10)상에 식각 정지막(etch stopping layer) 또는 캡핑막(capping layer)으로 사용되는 절연막(15)을 형성한다.
이 때, 상기 반도체 기판(10)의 상부에 절연막(도면에 미도시)이 형성된 반도체 기판(10) 상에 상기 도전막 패턴(12a, 12b)을 형성할 수도 있다.
상기 셀 영역들(a1, a2)의 도전막 패턴(12a, 12b)은 서로 다른 폭을 갖도록 형성되어 있고, 상기 셀 영역(a1)의 도전막 패턴(12a)이 상대적으로 조밀하게 형성되어 있다.
다시 말해, 상기 셀 영역(a1)의 도전막 패턴(12a)의 폭과 그 도전막 패턴(12a) 사이 영역(c)의 폭이 상기 다른 셀 영역(a2)의 도전막 패턴(12b)의 폭보다 상대적으로 작다.
또한, 상기 도전막 패턴들(12a, 12b)이 형성되어 있지 않은 스페이스 영역(b)은 상기 도전막 패턴들(12a, 12b) 보다 상대적으로 큰 폭인 1㎛ 이상의 넓은 폭을 갖는다.
도 2에 있어서, 상기 절연막층(16)상에 SOG(Spin On Glass) 계열의 절연막인 HSQ(Hydrogen SilseQuioxane)막(18)을 형성한 후, N2 분위기에서 약 750℃, 30분간 열처리한다.
그리고, 상기 HSQ 막(18)을 습식식각으로 제거하면 도 3에 도시된 바와 같이, 상기 스페이스 영역(b)과 상기 비교적 넓은 폭을 갖는 도전막 패턴(12b)이 형성된 셀 영역(a2)을 제외한 나머지 부분에 대해 상기 HSQ 막(18)이 모두 제거된다.
이 때, 상기 도전막 패턴(12a)이 조밀하게 형성된 셀 영역(a1)은 그 표면적이 넓고, 상기 도전막 패턴(12a) 사이의 영역(c)에 형성된 상기 HSQ 막(18)이 열처리 영향을 상대적으로 적게 받아 상기 습식식각시 매우 빠르게 식각 된다.
도 4를 참조하면, 상기 HSQ 막(18)을 포함하여 상기 절연막층(16)상에 플로우(flow) 가능한 층간절연막으로서, BPSG 등의 도핑된 글래스(glass)층(20)을 형성한다. 이 때, 상기 BPSG 막은 5wt%의 붕소(Boron)와 5wt% 인(Phosphorous)이 포함된 막으로서 약 3,500Å 두께로 형성한다.
그리고, N2 분위기에서 약 830℃, 30분 정도 열처리하면, 상기 비교적 좁은 폭을 갖는 도전막 패턴(12a)이 형성된 셀 영역(a1)과 상기 넓은 스페이스 영역(b)에 형성된 도핑된 글래스층(20)이 평탄한 상부 표면을 갖게 된다. 즉, 먼저 형성된 상기 HSQ 막(18)으로 국부적(local)인 상기 절연막(20) 평탄화가 가능하게 된다.
이와 같이, BPSG 단일막을 사용하지 않고 상기 BPSG 막을 상기 HSQ 막과 함께 사용함으로써 상기 BPSG 막의 형성 두께를 줄일 수 있다. 따라서, 상기 셀 영역(a1)에 형성되는 BPSG 막의 두께도 감소되어 콘택 단차가 줄어들게 되고, 후속 공정에서의 상기 절연막(20) CMP 량을 줄일 수 있게 된다.
도 5는 상기 BPSG 막 상에 콘택 플러그(26)를 형성하기 위해 상기 비교적 좁은 폭을 갖는 도전막 패턴(12a)이 형성된 셀 영역(a1)에 콘택홀(22)을 형성한 반도체 기판(10)의 수직 단면도이다.
이 때, 상기 콘택홀(22)은 상기 비교적 좁은 폭을 갖는 도전막 패턴(12a) 사이의 반도체 기판(10)이 노출되도록 형성되어 있다.
도 6에 있어서, 상기 콘택홀(22)을 포함하여 반도체 기판(10)상에 상기 콘택홀(22)이 오버필 되도록 도전막(24)을 형성한다.
이 때, 상기 도전막(24)은, 도핑된 폴리실리콘막 또는 W 막 또는 Al 막 또는 Cu 막 등이 사용된다.
마지막으로, 상기 도전막(24)과 그 하부의 도핑된 글래스층(20) 특히, 상기 비교적 큰 폭을 갖는 도전막 패턴(12b)상에 형성된 도핑된 글래스층(20)을 CMP 등의 평탄화 공정으로 식각 하면 도 7에 도시된 바와 같이, 콘택 플러그(26)가 형성됨과 동시에 도핑된 글래스층(20)의 상부 표면이 평탄화된다.
상술한 바와 같은 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법은, 절연막과 도전막을 한 번의 CMP 공정으로 식각 하여 콘택 플러그와 절연막 평탄화를 동시에 이룰 수 있다. 또한, 콘택 플러그가 형성되는 셀 영역과 비교적 넓은 폭을 갖는 스페이스 영역의 층간절연막의 상부 표면을 상기 절연막 형성 공정으로 평탄화시킴으로써 토폴로지를 완화시키고, 절연막 CMP 량을 줄이게 된다.
본 발명은 절연막과 도전막을 한 번의 CMP 공정으로 동시에 평탄화시킬 수 있고, 절연막의 상부 표면을 평탄화시키고 그 두께를 줄임으로써 콘택 단차를 줄일 수 있으며, 절연막 CMP 량을 줄일 수 있는 효과가 있다.
Claims (13)
- 도전막 패턴(12a)이 형성된 셀 영역(a1)과, 상기 도전막 패턴(12a)이 형성되지 않은 스페이스 영역(b)을 갖는 반도체 기판(10)상에 절연막층(16)을 형성하는 공정과;상기 절연막층(16)상에 제 1 층간절연막(18)을 형성하는 공정과;상기 제 1 층간절연막(18)을 식각 하는 공정과;상기 스페이스 영역(b)에 상기 제 1 층간절연막(18)이 소정 두께로 남고,상기 제 1 층간절연막(18)을 포함하여 반도체 기판(10)상에 제 2 층간절연막(20)을 형성하는 공정과;상기 제 2 층간절연막(20)은 평탄화된 상부 표면을 갖고,상기 셀 영역(a1)의 도전막 패턴(12a) 사이의 반도체 기판(10)이 노출되도록 상기 제 2 층간절연막(20)을 식각 하여 콘택홀(22)을 형성하는 공정과;상기 콘택홀(22)을 포함하여 반도체 기판(10)상에 도전막(24)을 형성하되, 상기 콘택홀(22)이 오버필(overfill) 되도록 하는 공정과;상기 도전막(24)과 상기 제 2 층간절연막(20)의 상부 표면을 평탄화시켜 콘택 플러그(26)를 형성하는 공정을 포함하는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법.
- 제 1 항에 있어서,상기 절연막층(16)은, 실리콘 질화막(14)과, 이 실리콘 질화막(14) 상에 식각 정지용 절연막 및 캡핑막(15) 중 어느 하나가 형성된 다층막인 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법.
- 제 1 항에 있어서,상기 제 1 층간절연막(18)은, SOG 계열의 막인 반도체 장치의 콘택 플러그 형성 및 평탄화 방법.
- 제 1 항에 있어서,상기 제 2 층간절연막(20)은, 도핑된 글래스막인 반도체 장치의 콘택 플러그 형성 및 평탄화 방법.
- 제 1 항에 있어서,상기 제 1 층간절연막(18)은, 상기 제 2 층간절연막(20)의 형성 두께를 줄이는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법.
- 제 1 항에 있어서,상기 도전막(24)은 도핑된 폴리실리콘막, W 막, Al 막, 그리고 Cu 막 중 어느 하나인 반도체 장치의 절연막 평탄화 및 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정은, CMP 공정인 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법.
- 반도체 기판(10)상에 서로 다른 폭을 갖는 도전막 패턴(12a, 12b)이 형성된 제 1 및 제 2 셀 영역(a1, a2)과, 상기 제 1 셀 영역(a1)의 도전막 패턴(12a)의 폭 및 도전막 패턴(12a) 사이의 영역(c)의 폭이 상기 제 2 셀 영역(a2)의 도전막 패턴(12b)의 폭 보다 상대적으로 작고, 상기 도전막 패턴(12a, 12b)의 폭보다 상대적으로 큰 폭을 갖는 스페이스 영역(b)을 갖는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법에 있어서,상기 반도체 기판(10)상에 제 1 및 제 2 절연막(14, 15), 그리고 제 3 절연막(18)을 순차적으로 형성하는 공정과;상기 제 3 절연막(18)을 식각 하는 공정과;상기 스페이스 영역(b) 및 제 2 셀 영역(a2)의 제 3 절연막(18)이 소정 두께로 남고,상기 제 3 절연막(18)을 포함하여 반도체 기판(10)상에 도핑된 글래스층(20)을 형성하는 공정과;상기 스페이스 영역(b) 및 제 1 셀 영역(a1)에 형성된 상기 도핑된 글래스층(20)은 평탄화된 상부 표면을 갖고,상기 제 1 셀 영역(a1)의 도전막 패턴(12a) 사이의 반도체 기판(10)이 노출되도록 상기 도핑된 글래스층(20)을 식각 하여 콘택홀(22)을 형성하는 공정과;상기 콘택홀(22)을 포함하여 반도체 기판(10)상에 도전막(24)을 형성하되, 상기 콘택홀(22)이 오버필(overfill) 되도록 하는 공정과;상기 도전막(24)과 상기 제 2 셀 영역(a2)의 도핑된 글래스층(20)의 상부 표면을 평탄화시켜 콘택 플러그(26)를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 및 콘택 플러그 형성 방법.
- 제 8 항에 있어서,상기 제 3 절연막(18)은, SOG 계열의 막인 것을 특징으로 하는 반도체 장치의 절연막 평탄화 및 콘택 플러그 형성 방법.
- 제 8 항에 있어서,상기 제 1 셀 영역(a1)의 도전막 패턴(12a) 사이에 형성된 제 3 절연막(18)은, 다른 영역(a2, b)에 형성된 제 3 절연막(18) 보다 식각률이 상대적으로 큰 것을 특징으로 하는 반도체 장치의 절연막 평탄화 및 콘택 플러그 형성 방법.
- 제 8 항에 있어서,상기 제 3 절연막(18)은, 상기 도핑된 글래스층(20)의 형성 두께를 줄이는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법.
- 제 8 항에 있어서,상기 도전막(24)은, 도핑된 폴리실리콘막, W 막, Al 막, 그리고 Cu 막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 절연막 평탄화 및 콘택 플러그 형성 방법.
- 제 8 항에 있어서,상기 평탄화 공정은, CMP 공정인 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법.
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