JP3758876B2 - 半導体装置のレイアウト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のレイアウト方法に係わり、特に、ペアトランジスタのような電気的性能の揃ったトランジスタを歩留まり良く製造可能にした半導体装置のレイアウト方法に関する。
【０００２】
【従来の技術】
回路特性を満足するようにマスクパターンを作成しても、実際に基板上にパターンニングしたときの出来上がりは、プロセスの製造時のばらつきが発生してしまうと、期待どおりの電気的性能が得られないことがある。例えば、ゲートチャネル長Ｌとゲートチャネル幅Ｗを回路図と同じにマスクを作ったとしても、プロセスの製造時のばらつきやコンタクトの目ずれ等により、マスクデータとは異なることがある。特に、微少な電流を扱っているセンスアンプ部等では、出来上がりの違いにより対称に構成されるトランジスタの電流量のバランスがくずれ、特性の悪化や不良の原因ともなり得る。そこで、プロセスの製造時のばらつきを考慮し、出来上がりを予測した上でのマスク設計が必要である。
【０００３】
以下に、具体的な問題点を述べる。
製造プロセスにおいて、トランジスタの能力差が変動し、劣化または不良となるトランジスタが発生することがある。特に、微少な電流を扱っているセンスアンプ部等では、出来上がりの違いにより対称に構成されるトランジスタの電流量のバランスがくずれ、特性の悪化や不良の原因となり得ることがある。上記のようなトランジスタの構成をもつ半導体装置において、特にゲートを奇数本に分割せざるを得ない場合については、以下のような問題も出てくる。
【０００４】
対称な構造を持ち、等しい能力を要求されるトランジスタ（図７のＡ部Ｎ１，Ｎ２）を図５，図６のように、マスクパターン上１本のゲートで形成したとき、図５のようにドレインを内側にした場合と、図６のようにソースを共通にした場合において、コンタクトの目ずれが起こった時に、ゲートチャネルからコンタクトまでの距離（ドレイン側でＤｉｓ１＜Ｄｉｓ４、ソース側でＤｉｓ３＜Ｄｉｓ２）が異なってくる。ソース側のコンタクトからドレイン側のコンタクトまでの距離はＤｉｓ１＋Ｄｉｓ２＝Ｄｉｓ３＋Ｄｉｓ４と同じであるが、例えば、ソースからドレインへ流れる距離Ｄｉｓ１に対応する電流量をＩ１、距離Ｄｉｓ４に対応する電流量をＩ４とすると、相互のＴｒの電流量は、Ｉ１＜Ｉ４と差が生じる。
【０００５】
特に、図７のように対称な構造を持ち、互いに電流値の差によって動作する回路の場合、誤動作の原因となる。
また、出来上がりのゲートチャネル幅は、マスク設計値に対して熱拡散時に拡散層に絶縁層が入り込む製造プロセス上のばらつき量（ΔＷ）が生じる為、マスク設計値（Ｗ）＋絶縁層が入り込む量（ΔＷ）となる。実際マスク設計を行う際には、設計精度を上げる為に絶縁層が入り込む量ΔＷを考慮してマスクパターンにその値を加えて作成しているが、熱拡散時に生じる絶縁層の入り込み量ΔＷは微妙に違ってくる為、設計時に考慮した値ΔＷに対するばらつきが出るのは避けられない。
【０００６】
設計時に考慮した値ΔＷに対してのばらつきが大きいほど、ゲート分割数に比例して期待するチャネル幅が得られず、入り込み量ΔＷ×ゲート分割数分の差が生じることになる。したがって、上記の対称なトランジスタにおいて、互のゲート分割数が異なる場合、出来上がり上のチャネル幅に差が生じ、能力にも差がでてくることになる。
【０００７】
また、チップ内において同じ間隔で密にゲートがアレイされるアレイ部とゲートがアレイ部に比べ疎に配置される周辺との疎密の差により、内側と外側で出来上がり値が違ってくる。
疎の部分と密の部分では、露光の時に光の回り込みや反射の状況によって、出来上がり寸法がばらつく。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、ペアトランジスタのような電気的性能の揃ったトランジスタを高精度に、且つ、歩留まり良く製造可能にした新規な半導体装置のレイアウト方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
即ち、本発明に係わる半導体装置のレイアウト方法の第１態様は、
第１のトランジスタと第２のトランジスタとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されて、前記第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置のレイアウト方法において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列に第１のダミーゲートを配置すると共に、前記第１のトランジスタを挟むように、前記第１のダミーゲートに対向して第２のダミーゲートを設け、更に、前記第２のトランジスタを挟むように、前記第１のダミーゲートに対向して第３のダミーゲートを設け、
前記第１のトランジスタ及び第２のトランジスタのゲートは、それぞれ二つのゲートに２等分に分割され、
前記第１のトランジスタの二つのゲート間の間隔、前記第２のトランジスタの二つのゲート間の間隔、前記第１のトランジスタの一方のゲートと隣接する前記第１のダミーゲートとの間の間隔、前記第１のトランジスタの他方のゲートと隣接する前記第２のダミーゲートとの間の間隔、前記第２のトランジスタの一方のゲートと隣接する前記第１のダミーゲートとの間の間隔、前記第２のトランジスタの他方のゲートと隣接する前記第３のダミーゲートとの間の間隔がそれぞれ等間隔であり、
前記第１のトランジスタの分割された各ゲートの形状と第２のトランジスタの分割された各ゲートの形状と前記第１〜第３のダミーゲートの形状とは、同一寸法で同一形状、且つ、同一の材料で形成し、
前記第１のトランジスタ及び第２のトランジスタは、それぞれ、分割された２つのゲートに挟まれるようにドレインが配置され、前記２つのゲートを挟んで、前記ドレインに対向するように第１のソース領域と第２のソース領域とが形成されると共に、前記第１のソース領域と第２のソース領域とが接続され、
前記第１及び第２のトランジスタのソース、ドレインのそれぞれのコンタクトが、目ずれにより、所定の位置から前記第１及び第２のトランジスタのゲートに直交する何れかの方向にずれて形成された場合でも、前記第１のトランジスタと第２のトランジスタの電流量が等しいことを特徴とするものであり、
又、第２態様は、
第１のトランジスタと第２のトランジスタとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されて、前記第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置のレイアウト方法において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列に第１のダミーゲートを配置すると共に、前記第１のトランジスタを挟むように、前記第１のダミーゲートに対向して第２のダミーゲートを設け、更に、前記第２のトランジスタを挟むように、前記第１のダミーゲートに対向して第３のダミーゲートを設け、
前記第１のトランジスタのゲートは、３等分に分割されて、前記第１のダミーゲートに隣接して第１のゲートが配置され、前記第２のダミーゲートに隣接して第３のゲートが配置され、前記第１のゲートと第３のゲート間に第２のゲートが配置され、
前記第２のトランジスタのゲートは、３等分に分割されて、前記第３のダミーゲートに隣接して第１のゲートが配置され、前記第１のダミーゲートに隣接して第３のゲートが配置され、前記第１のゲートと第３のゲート間に第２のゲートが配置され、
前記第１のトランジスタの隣接するゲート間の間隔、前記第２のトランジスタの隣接するゲート間の間隔、前記第１のトランジスタの第１のゲートと隣接する第１のダミーゲートとの間の間隔及び前記第１のトランジスタの第３のゲートと隣接する第２のダミーゲートとの間の間隔、前記第２のトランジスタの第３のゲートと隣接する第１のダミーゲートとの間の間隔及び前記第２のトランジスタの第１のゲートと隣接する第３のダミーゲートとの間の間隔がそれぞれ等間隔であり、
前記第１のトランジスタの分割された各ゲートの形状と第２のトランジスタの分割された各ゲートの形状と前記第１〜第３のダミーゲートの形状とは、同一寸法で同一形状、且つ、同一の材料で形成し、
前記第１のトランジスタは、前記第１のダミーゲートと前記第１のゲート間にソース領域を配置すると共に、前記第２のゲートと第３のゲート間にソース領域を配置し、それぞれのソース領域を接続し、更に、前記第１のゲートと第２のゲート間にドレイン領域を配置すると共に、前記第３のゲートと前記第２のダミーゲート間にドレイン領域を配置し、それぞれのドレイン領域を接続し、
前記第２のトランジスタは、前記第３のダミーゲートと前記第１のゲート間にソース領域を配置すると共に、前記第２のゲートと第３のゲート間にソース領域を配置し、それぞれのソース領域を接続し、更に、前記第１のゲートと第２のゲート間にドレイン領域を配置すると共に、前記第３のゲートと前記第１のダミーゲート間にドレイン領域を配置し、それぞれのドレイン領域を接続し、
前記第１及び第２のトランジスタのソース、ドレインのそれぞれのコンタクトが、目ずれにより、所定の位置から前記第１及び第２のトランジスタのゲートに直交する何れかの方向にずれて形成された場合でも、前記第１のトランジスタと第２のトランジスタの電流量が等しいことを特徴とするものである。
【００１０】
【００１１】
【００１２】
【発明の実施の形態】
本発明に係わる半導体装置は、
第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列にダミーゲートを配置すると共に、前記第１のトランジスタのゲートと第２のトランジスタのゲートと前記ダミーゲートとを連続的に等間隔になるように配置したものである。
【００１３】
【実施例】
以下に、本発明に係わる半導体装置のレイアウト方法の具体例を図面を参照しながら詳細に説明する。
図１，図２は、本発明に係わる半導体装置とそのマスクパターン及び半導体装置のレイアウト方法の具体例の構造を示す図であって、これらの図には、
第１のトランジスタ４Ａと第２のトランジスタ４Ｂとが同一の電気的性能を備えるように構成した半導体装置において、
前記第１のトランジスタ４Ａと第２のトランジスタ４Ｂ間に、前記第１のトランジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲート１１に並列にダミーゲート４Ｄ２を配置すると共に、前記第１のトランジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲート１１と前記ダミーゲート４Ｄ２とを連続的に等間隔になるように配置した半導体装置が示され、
又、前記第１のトランジスタ４Ａは、ダミーゲート４Ｄ１，４Ｄ２で挟まれるように配置され、前記第２のトランジスタ４Ｂも、ダミーゲート４Ｄ２，４Ｄ３で挟まれるように配置されている半導体装置が示され、
又、前記第１のトランジスタ４Ａと第２のトランジスタ４Ｂとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されている半導体装置が示されている。
【００１４】
以下に、本発明を更に詳細に説明する。
図１はセンスアンプ部のペアトランジスタ４Ａと４Ｂの配置である。トランジスタ４Ａのチャネルは２分割されており、チャネルからコンタクトまでの距離Ｄｉｓ４１ａ〜Ｄｉｓ４４ａはすべて同一距離で配置されている。同様に、トランジスタ４Ｂのチャネルも２分割されており、トランジスタ４Ｂのチャネルからコンタクトまでの距離Ｄｉｓ４１ｂ〜Ｄｉｓ４４ｂはすべて同一である。
【００１５】
ペアトランジスタ４Ａの左右にはゲート１，２と同一形状、同一材質で形成されたダミーゲート４Ｄ１と４Ｄ２が配置されている。同様にペアトランジスタ４Ｂの左右にはダミーゲート４Ｄ２と４Ｄ３が配置されている。
トランジスタ４Ａ，４Ｂのゲートの間隔、トランジスタ４Ａ，４Ｂのゲートとダミーゲートの間隔は全て同一寸法であって、等間隔に、トランジスタのゲートとダミーゲートが配列されている。
【００１６】
更に、ダミーゲート４Ｄ１〜４Ｄ３の電極引き出し距離Ｄｉｓ４ｃｔはトランジスタ４Ａ，４Ｂの電極引き出し距離と同一である。また、チャネル部の延長距離Ｄｉｓ４ｅｘｔはダミーゲート４Ｄ１〜４Ｄ３とペアトランジスタ４Ａ，４Ｂで同一になっている。
図２はペアトランジスタ５Ａ，５Ｂのゲートがそれぞれ３分割されている例を示している。トランジスタ５Ａのチャネルからコンタクトまでの距離Ｄｉｓ５１ａ〜Ｄｉｓ５６ａはすべて同一距離で配置されている。同様に、トランジスタ５Ｂのチャネルからコンタクトまでの距離Ｄｉｓ５１ｂ〜Ｄｉｓ５６ｂはすべて同一である。
【００１７】
ペアトランジスタ５Ａの左右にはゲート２１，２２，２３と同一形状、且つ、同一材質で形成されたダミーゲート５Ｄ１と５Ｄ２が配置されている。同様にペアトランジスタ５Ｂの左右にはダミーゲート５Ｄ２と５Ｄ３が配置されている。
トランジスタ５Ａ，５Ｂのゲートの間隔、トランジスタ５Ａ，５Ｂのゲートとダミーゲートの間隔は全て同一寸法であって、この場合も、等間隔に、トランジスタのゲートとダミーゲートが配列されている。
【００１８】
更に、ダミーゲート５Ｄ１〜５Ｄ３の電極引き出し距離Ｄｉｓ５ｃｔはトランジスタ５Ａ，５Ｂの電極引き出し距離と同一である。また、チャネル部の延長距離Ｄｉｓ５ｅｘｔはダミーゲート５Ｄ１〜５Ｄ３とペアトランジスタ５Ａ，５Ｂで同一になっている。
このように構成した半導体装置において、
図１のトランジスタ４Ａのチャネルからコンタクトまでの距離をＤｉｓ４１ａ〜Ｄｉｓ４４ａ、トランジスタ４Ｂのチャネルからコンタクトまでの距離をＤｉｓ４１ｂ〜Ｄｉｓ４４ｂ、図２も同様にＤｉｓ５１ａ〜Ｄｉｓ５６ａ、Ｄｉｓ５１ｂ〜Ｄｉｓ５６ｂとし、それぞれの電流量をＤｉｓの代わりにＩを付けＩ４１ａ〜Ｉ４４ｂ、Ｉ５１ａ〜Ｉ５６ｂのように表す。
【００１９】
図１では、トランジスタのチャネルゲートを２分割しているので、ドレインをソースの間に挟むような構成になっており、プロセス上コンタクトの目ずれが起きたとしても２つのＴｒの電流量（Ｉ４１ａ＋Ｉ４２ａ＋Ｉ４３ａ＋Ｉ４４ａ＝Ｉ４１ｂ＋Ｉ４２ｂ＋Ｉ４３ｂ＋Ｉ４４ｂ）は等しくなり、特性は変わらない。
図２では、トランジスタのチャネルゲートを３分割にしているが、ソース・ドレインの配置方向を揃えているので、プロセスの製造時のばらつきが生じたとしても全体に流れる電流の量を等しくすることが可能となる。
【００２０】
また、上記の対称な構造を持つＴｒにおいて、互いのゲート分割数を同じくすることは必須である。図３の表１〜６を用いて説明すると、例えば想定する入り込み量をΔＷ＝０．２μｍとし、チャネル幅の期待値Ｗに０．２μｍを加えたマスクパターン［各表内（ａ）］を作成したとする。
拡散プロセスで（ｂ）のばらつき量ΔＷが生じたとすると、１本のゲート当たりの出来上がりチャネル幅Ｗは（ｃ）の結果となり、ゲートのトータルのチャネル幅Ｗ値は（ｄ）に示す通りとなる。拡散の結果、想定通りのΔＷを得られれば、表１，表２のようにゲートの分割数を増やしてもほぼ期待通りの結果が得られていることが分かる。
【００２１】
しかし、想定入り込み量に対し、製造上のばらつきから期待するΔＷに誤差が生じると、表３〜表６のようにゲート分割数が増える程、期待するマスクパターンの結果を得られないことが分かる。ゲート分割にも期待するマスク設計値Ｗを得るためには、限界があるということである。表中に示す値は、データ作成時の最小寸法を現在使用しているプロセスの最小値＝０．０２μｍとしている。ドレイン側の拡散層容量を小さくすることを考慮すれば、２本以上の分割が望ましく、また、出来上がりＷ値が期待Ｗ値に近くなることを考慮すれば、ゲートの分割数も２〜３本程度に抑える必要があることがわかる。
【００２２】
図４のチャネルポリシリの配置本数と出来上がりチャネル長からもわかるように、出来上がりのΔＬの変化量をカバーする為にもペアトランジスタを２〜３分割としてダミーゲートを少なくとも１本以上設けることが必要である。
従って、上記した本発明の半導体装置を形成するために、本発明の半導体装置のマスクパターンは、
第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるようにした半導体装置のマスクパターンにおいて、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列にダミーゲートを配置すると共に、前記第１のトランジスタのゲートと第２のトランジスタのゲートと前記ダミーゲートとを連続的に等間隔になるように配置することを特徴とするものであり、
又、前記第１のトランジスタのゲートの形状と第２のトランジスタのゲートの形状と前記ダミーゲートの形状とは、同一寸法で同一形状であることを特徴とするものである。
【００２３】
【発明の効果】
本発明に係わる半導体装置のレイアウト方法は、上述のように構成したので、プロセスの製造時のばらつきが発生しても設計期待値が得られる。
【図面の簡単な説明】
【図１】 本発明の係わる半導体装置のレイアウトの一例を示す図である。
【図２】 本発明に係わる半導体装置のレイアウトの他の例を示す図である。
【図３】 ゲートの本数により出来上がり寸法に差が出る状態を示した図表である。
【図４】 ゲートの本数と出来上がり寸法との一例を示した図である。
【図５】 従来例の半導体装置のレイアウトを示す図である。
【図６】 従来例の半導体装置の他のレイアウトを示す図である。
【図７】 従来の問題を説明するための回路例を示す図である。
【符号の説明】
４Ａ，４Ｂ トランジスタ
１，２，１１，１２ ゲート
４Ｄ１，４Ｄ２，４Ｄ３ ダミーゲート
【発明の属する技術分野】
本発明は、半導体装置のレイアウト方法に係わり、特に、ペアトランジスタのような電気的性能の揃ったトランジスタを歩留まり良く製造可能にした半導体装置のレイアウト方法に関する。
【０００２】
【従来の技術】
回路特性を満足するようにマスクパターンを作成しても、実際に基板上にパターンニングしたときの出来上がりは、プロセスの製造時のばらつきが発生してしまうと、期待どおりの電気的性能が得られないことがある。例えば、ゲートチャネル長Ｌとゲートチャネル幅Ｗを回路図と同じにマスクを作ったとしても、プロセスの製造時のばらつきやコンタクトの目ずれ等により、マスクデータとは異なることがある。特に、微少な電流を扱っているセンスアンプ部等では、出来上がりの違いにより対称に構成されるトランジスタの電流量のバランスがくずれ、特性の悪化や不良の原因ともなり得る。そこで、プロセスの製造時のばらつきを考慮し、出来上がりを予測した上でのマスク設計が必要である。
【０００３】
以下に、具体的な問題点を述べる。
製造プロセスにおいて、トランジスタの能力差が変動し、劣化または不良となるトランジスタが発生することがある。特に、微少な電流を扱っているセンスアンプ部等では、出来上がりの違いにより対称に構成されるトランジスタの電流量のバランスがくずれ、特性の悪化や不良の原因となり得ることがある。上記のようなトランジスタの構成をもつ半導体装置において、特にゲートを奇数本に分割せざるを得ない場合については、以下のような問題も出てくる。
【０００４】
対称な構造を持ち、等しい能力を要求されるトランジスタ（図７のＡ部Ｎ１，Ｎ２）を図５，図６のように、マスクパターン上１本のゲートで形成したとき、図５のようにドレインを内側にした場合と、図６のようにソースを共通にした場合において、コンタクトの目ずれが起こった時に、ゲートチャネルからコンタクトまでの距離（ドレイン側でＤｉｓ１＜Ｄｉｓ４、ソース側でＤｉｓ３＜Ｄｉｓ２）が異なってくる。ソース側のコンタクトからドレイン側のコンタクトまでの距離はＤｉｓ１＋Ｄｉｓ２＝Ｄｉｓ３＋Ｄｉｓ４と同じであるが、例えば、ソースからドレインへ流れる距離Ｄｉｓ１に対応する電流量をＩ１、距離Ｄｉｓ４に対応する電流量をＩ４とすると、相互のＴｒの電流量は、Ｉ１＜Ｉ４と差が生じる。
【０００５】
特に、図７のように対称な構造を持ち、互いに電流値の差によって動作する回路の場合、誤動作の原因となる。
また、出来上がりのゲートチャネル幅は、マスク設計値に対して熱拡散時に拡散層に絶縁層が入り込む製造プロセス上のばらつき量（ΔＷ）が生じる為、マスク設計値（Ｗ）＋絶縁層が入り込む量（ΔＷ）となる。実際マスク設計を行う際には、設計精度を上げる為に絶縁層が入り込む量ΔＷを考慮してマスクパターンにその値を加えて作成しているが、熱拡散時に生じる絶縁層の入り込み量ΔＷは微妙に違ってくる為、設計時に考慮した値ΔＷに対するばらつきが出るのは避けられない。
【０００６】
設計時に考慮した値ΔＷに対してのばらつきが大きいほど、ゲート分割数に比例して期待するチャネル幅が得られず、入り込み量ΔＷ×ゲート分割数分の差が生じることになる。したがって、上記の対称なトランジスタにおいて、互のゲート分割数が異なる場合、出来上がり上のチャネル幅に差が生じ、能力にも差がでてくることになる。
【０００７】
また、チップ内において同じ間隔で密にゲートがアレイされるアレイ部とゲートがアレイ部に比べ疎に配置される周辺との疎密の差により、内側と外側で出来上がり値が違ってくる。
疎の部分と密の部分では、露光の時に光の回り込みや反射の状況によって、出来上がり寸法がばらつく。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、ペアトランジスタのような電気的性能の揃ったトランジスタを高精度に、且つ、歩留まり良く製造可能にした新規な半導体装置のレイアウト方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
即ち、本発明に係わる半導体装置のレイアウト方法の第１態様は、
第１のトランジスタと第２のトランジスタとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されて、前記第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置のレイアウト方法において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列に第１のダミーゲートを配置すると共に、前記第１のトランジスタを挟むように、前記第１のダミーゲートに対向して第２のダミーゲートを設け、更に、前記第２のトランジスタを挟むように、前記第１のダミーゲートに対向して第３のダミーゲートを設け、
前記第１のトランジスタ及び第２のトランジスタのゲートは、それぞれ二つのゲートに２等分に分割され、
前記第１のトランジスタの二つのゲート間の間隔、前記第２のトランジスタの二つのゲート間の間隔、前記第１のトランジスタの一方のゲートと隣接する前記第１のダミーゲートとの間の間隔、前記第１のトランジスタの他方のゲートと隣接する前記第２のダミーゲートとの間の間隔、前記第２のトランジスタの一方のゲートと隣接する前記第１のダミーゲートとの間の間隔、前記第２のトランジスタの他方のゲートと隣接する前記第３のダミーゲートとの間の間隔がそれぞれ等間隔であり、
前記第１のトランジスタの分割された各ゲートの形状と第２のトランジスタの分割された各ゲートの形状と前記第１〜第３のダミーゲートの形状とは、同一寸法で同一形状、且つ、同一の材料で形成し、
前記第１のトランジスタ及び第２のトランジスタは、それぞれ、分割された２つのゲートに挟まれるようにドレインが配置され、前記２つのゲートを挟んで、前記ドレインに対向するように第１のソース領域と第２のソース領域とが形成されると共に、前記第１のソース領域と第２のソース領域とが接続され、
前記第１及び第２のトランジスタのソース、ドレインのそれぞれのコンタクトが、目ずれにより、所定の位置から前記第１及び第２のトランジスタのゲートに直交する何れかの方向にずれて形成された場合でも、前記第１のトランジスタと第２のトランジスタの電流量が等しいことを特徴とするものであり、
又、第２態様は、
第１のトランジスタと第２のトランジスタとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されて、前記第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置のレイアウト方法において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列に第１のダミーゲートを配置すると共に、前記第１のトランジスタを挟むように、前記第１のダミーゲートに対向して第２のダミーゲートを設け、更に、前記第２のトランジスタを挟むように、前記第１のダミーゲートに対向して第３のダミーゲートを設け、
前記第１のトランジスタのゲートは、３等分に分割されて、前記第１のダミーゲートに隣接して第１のゲートが配置され、前記第２のダミーゲートに隣接して第３のゲートが配置され、前記第１のゲートと第３のゲート間に第２のゲートが配置され、
前記第２のトランジスタのゲートは、３等分に分割されて、前記第３のダミーゲートに隣接して第１のゲートが配置され、前記第１のダミーゲートに隣接して第３のゲートが配置され、前記第１のゲートと第３のゲート間に第２のゲートが配置され、
前記第１のトランジスタの隣接するゲート間の間隔、前記第２のトランジスタの隣接するゲート間の間隔、前記第１のトランジスタの第１のゲートと隣接する第１のダミーゲートとの間の間隔及び前記第１のトランジスタの第３のゲートと隣接する第２のダミーゲートとの間の間隔、前記第２のトランジスタの第３のゲートと隣接する第１のダミーゲートとの間の間隔及び前記第２のトランジスタの第１のゲートと隣接する第３のダミーゲートとの間の間隔がそれぞれ等間隔であり、
前記第１のトランジスタの分割された各ゲートの形状と第２のトランジスタの分割された各ゲートの形状と前記第１〜第３のダミーゲートの形状とは、同一寸法で同一形状、且つ、同一の材料で形成し、
前記第１のトランジスタは、前記第１のダミーゲートと前記第１のゲート間にソース領域を配置すると共に、前記第２のゲートと第３のゲート間にソース領域を配置し、それぞれのソース領域を接続し、更に、前記第１のゲートと第２のゲート間にドレイン領域を配置すると共に、前記第３のゲートと前記第２のダミーゲート間にドレイン領域を配置し、それぞれのドレイン領域を接続し、
前記第２のトランジスタは、前記第３のダミーゲートと前記第１のゲート間にソース領域を配置すると共に、前記第２のゲートと第３のゲート間にソース領域を配置し、それぞれのソース領域を接続し、更に、前記第１のゲートと第２のゲート間にドレイン領域を配置すると共に、前記第３のゲートと前記第１のダミーゲート間にドレイン領域を配置し、それぞれのドレイン領域を接続し、
前記第１及び第２のトランジスタのソース、ドレインのそれぞれのコンタクトが、目ずれにより、所定の位置から前記第１及び第２のトランジスタのゲートに直交する何れかの方向にずれて形成された場合でも、前記第１のトランジスタと第２のトランジスタの電流量が等しいことを特徴とするものである。
【００１０】
【００１１】
【００１２】
【発明の実施の形態】
本発明に係わる半導体装置は、
第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列にダミーゲートを配置すると共に、前記第１のトランジスタのゲートと第２のトランジスタのゲートと前記ダミーゲートとを連続的に等間隔になるように配置したものである。
【００１３】
【実施例】
以下に、本発明に係わる半導体装置のレイアウト方法の具体例を図面を参照しながら詳細に説明する。
図１，図２は、本発明に係わる半導体装置とそのマスクパターン及び半導体装置のレイアウト方法の具体例の構造を示す図であって、これらの図には、
第１のトランジスタ４Ａと第２のトランジスタ４Ｂとが同一の電気的性能を備えるように構成した半導体装置において、
前記第１のトランジスタ４Ａと第２のトランジスタ４Ｂ間に、前記第１のトランジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲート１１に並列にダミーゲート４Ｄ２を配置すると共に、前記第１のトランジスタ４Ａのゲート１と第２のトランジスタ４Ｂのゲート１１と前記ダミーゲート４Ｄ２とを連続的に等間隔になるように配置した半導体装置が示され、
又、前記第１のトランジスタ４Ａは、ダミーゲート４Ｄ１，４Ｄ２で挟まれるように配置され、前記第２のトランジスタ４Ｂも、ダミーゲート４Ｄ２，４Ｄ３で挟まれるように配置されている半導体装置が示され、
又、前記第１のトランジスタ４Ａと第２のトランジスタ４Ｂとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されている半導体装置が示されている。
【００１４】
以下に、本発明を更に詳細に説明する。
図１はセンスアンプ部のペアトランジスタ４Ａと４Ｂの配置である。トランジスタ４Ａのチャネルは２分割されており、チャネルからコンタクトまでの距離Ｄｉｓ４１ａ〜Ｄｉｓ４４ａはすべて同一距離で配置されている。同様に、トランジスタ４Ｂのチャネルも２分割されており、トランジスタ４Ｂのチャネルからコンタクトまでの距離Ｄｉｓ４１ｂ〜Ｄｉｓ４４ｂはすべて同一である。
【００１５】
ペアトランジスタ４Ａの左右にはゲート１，２と同一形状、同一材質で形成されたダミーゲート４Ｄ１と４Ｄ２が配置されている。同様にペアトランジスタ４Ｂの左右にはダミーゲート４Ｄ２と４Ｄ３が配置されている。
トランジスタ４Ａ，４Ｂのゲートの間隔、トランジスタ４Ａ，４Ｂのゲートとダミーゲートの間隔は全て同一寸法であって、等間隔に、トランジスタのゲートとダミーゲートが配列されている。
【００１６】
更に、ダミーゲート４Ｄ１〜４Ｄ３の電極引き出し距離Ｄｉｓ４ｃｔはトランジスタ４Ａ，４Ｂの電極引き出し距離と同一である。また、チャネル部の延長距離Ｄｉｓ４ｅｘｔはダミーゲート４Ｄ１〜４Ｄ３とペアトランジスタ４Ａ，４Ｂで同一になっている。
図２はペアトランジスタ５Ａ，５Ｂのゲートがそれぞれ３分割されている例を示している。トランジスタ５Ａのチャネルからコンタクトまでの距離Ｄｉｓ５１ａ〜Ｄｉｓ５６ａはすべて同一距離で配置されている。同様に、トランジスタ５Ｂのチャネルからコンタクトまでの距離Ｄｉｓ５１ｂ〜Ｄｉｓ５６ｂはすべて同一である。
【００１７】
ペアトランジスタ５Ａの左右にはゲート２１，２２，２３と同一形状、且つ、同一材質で形成されたダミーゲート５Ｄ１と５Ｄ２が配置されている。同様にペアトランジスタ５Ｂの左右にはダミーゲート５Ｄ２と５Ｄ３が配置されている。
トランジスタ５Ａ，５Ｂのゲートの間隔、トランジスタ５Ａ，５Ｂのゲートとダミーゲートの間隔は全て同一寸法であって、この場合も、等間隔に、トランジスタのゲートとダミーゲートが配列されている。
【００１８】
更に、ダミーゲート５Ｄ１〜５Ｄ３の電極引き出し距離Ｄｉｓ５ｃｔはトランジスタ５Ａ，５Ｂの電極引き出し距離と同一である。また、チャネル部の延長距離Ｄｉｓ５ｅｘｔはダミーゲート５Ｄ１〜５Ｄ３とペアトランジスタ５Ａ，５Ｂで同一になっている。
このように構成した半導体装置において、
図１のトランジスタ４Ａのチャネルからコンタクトまでの距離をＤｉｓ４１ａ〜Ｄｉｓ４４ａ、トランジスタ４Ｂのチャネルからコンタクトまでの距離をＤｉｓ４１ｂ〜Ｄｉｓ４４ｂ、図２も同様にＤｉｓ５１ａ〜Ｄｉｓ５６ａ、Ｄｉｓ５１ｂ〜Ｄｉｓ５６ｂとし、それぞれの電流量をＤｉｓの代わりにＩを付けＩ４１ａ〜Ｉ４４ｂ、Ｉ５１ａ〜Ｉ５６ｂのように表す。
【００１９】
図１では、トランジスタのチャネルゲートを２分割しているので、ドレインをソースの間に挟むような構成になっており、プロセス上コンタクトの目ずれが起きたとしても２つのＴｒの電流量（Ｉ４１ａ＋Ｉ４２ａ＋Ｉ４３ａ＋Ｉ４４ａ＝Ｉ４１ｂ＋Ｉ４２ｂ＋Ｉ４３ｂ＋Ｉ４４ｂ）は等しくなり、特性は変わらない。
図２では、トランジスタのチャネルゲートを３分割にしているが、ソース・ドレインの配置方向を揃えているので、プロセスの製造時のばらつきが生じたとしても全体に流れる電流の量を等しくすることが可能となる。
【００２０】
また、上記の対称な構造を持つＴｒにおいて、互いのゲート分割数を同じくすることは必須である。図３の表１〜６を用いて説明すると、例えば想定する入り込み量をΔＷ＝０．２μｍとし、チャネル幅の期待値Ｗに０．２μｍを加えたマスクパターン［各表内（ａ）］を作成したとする。
拡散プロセスで（ｂ）のばらつき量ΔＷが生じたとすると、１本のゲート当たりの出来上がりチャネル幅Ｗは（ｃ）の結果となり、ゲートのトータルのチャネル幅Ｗ値は（ｄ）に示す通りとなる。拡散の結果、想定通りのΔＷを得られれば、表１，表２のようにゲートの分割数を増やしてもほぼ期待通りの結果が得られていることが分かる。
【００２１】
しかし、想定入り込み量に対し、製造上のばらつきから期待するΔＷに誤差が生じると、表３〜表６のようにゲート分割数が増える程、期待するマスクパターンの結果を得られないことが分かる。ゲート分割にも期待するマスク設計値Ｗを得るためには、限界があるということである。表中に示す値は、データ作成時の最小寸法を現在使用しているプロセスの最小値＝０．０２μｍとしている。ドレイン側の拡散層容量を小さくすることを考慮すれば、２本以上の分割が望ましく、また、出来上がりＷ値が期待Ｗ値に近くなることを考慮すれば、ゲートの分割数も２〜３本程度に抑える必要があることがわかる。
【００２２】
図４のチャネルポリシリの配置本数と出来上がりチャネル長からもわかるように、出来上がりのΔＬの変化量をカバーする為にもペアトランジスタを２〜３分割としてダミーゲートを少なくとも１本以上設けることが必要である。
従って、上記した本発明の半導体装置を形成するために、本発明の半導体装置のマスクパターンは、
第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるようにした半導体装置のマスクパターンにおいて、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列にダミーゲートを配置すると共に、前記第１のトランジスタのゲートと第２のトランジスタのゲートと前記ダミーゲートとを連続的に等間隔になるように配置することを特徴とするものであり、
又、前記第１のトランジスタのゲートの形状と第２のトランジスタのゲートの形状と前記ダミーゲートの形状とは、同一寸法で同一形状であることを特徴とするものである。
【００２３】
【発明の効果】
本発明に係わる半導体装置のレイアウト方法は、上述のように構成したので、プロセスの製造時のばらつきが発生しても設計期待値が得られる。
【図面の簡単な説明】
【図１】 本発明の係わる半導体装置のレイアウトの一例を示す図である。
【図２】 本発明に係わる半導体装置のレイアウトの他の例を示す図である。
【図３】 ゲートの本数により出来上がり寸法に差が出る状態を示した図表である。
【図４】 ゲートの本数と出来上がり寸法との一例を示した図である。
【図５】 従来例の半導体装置のレイアウトを示す図である。
【図６】 従来例の半導体装置の他のレイアウトを示す図である。
【図７】 従来の問題を説明するための回路例を示す図である。
【符号の説明】
４Ａ，４Ｂ トランジスタ
１，２，１１，１２ ゲート
４Ｄ１，４Ｄ２，４Ｄ３ ダミーゲート
Claims (2)
- 第１のトランジスタと第２のトランジスタとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されて、前記第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置のレイアウト方法において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列に第１のダミーゲートを配置すると共に、前記第１のトランジスタを挟むように、前記第１のダミーゲートに対向して第２のダミーゲートを設け、更に、前記第２のトランジスタを挟むように、前記第１のダミーゲートに対向して第３のダミーゲートを設け、
前記第１のトランジスタ及び第２のトランジスタのゲートは、それぞれ二つのゲートに２等分に分割され、
前記第１のトランジスタの二つのゲート間の間隔、前記第２のトランジスタの二つのゲート間の間隔、前記第１のトランジスタの一方のゲートと隣接する前記第１のダミーゲートとの間の間隔、前記第１のトランジスタの他方のゲートと隣接する前記第２のダミーゲートとの間の間隔、前記第２のトランジスタの一方のゲートと隣接する前記第１のダミーゲートとの間の間隔、前記第２のトランジスタの他方のゲートと隣接する前記第３のダミーゲートとの間の間隔がそれぞれ等間隔であり、
前記第１のトランジスタの分割された各ゲートの形状と第２のトランジスタの分割された各ゲートの形状と前記第１〜第３のダミーゲートの形状とは、同一寸法で同一形状、且つ、同一の材料で形成し、
前記第１のトランジスタ及び第２のトランジスタは、それぞれ、分割された２つのゲートに挟まれるようにドレインが配置され、前記２つのゲートを挟んで、前記ドレインに対向するように第１のソース領域と第２のソース領域とが形成されると共に、前記第１のソース領域と第２のソース領域とが接続され、
前記第１及び第２のトランジスタのソース、ドレインのそれぞれのコンタクトが、目ずれにより、所定の位置から前記第１及び第２のトランジスタのゲートに直交する何れかの方向にずれて形成された場合でも、前記第１のトランジスタと第２のトランジスタの電流量が等しいことを特徴とする半導体装置のレイアウト方法。 - 第１のトランジスタと第２のトランジスタとは同一寸法で同一形状に形成され、且つ、同一の材料で形成されて、前記第１のトランジスタと第２のトランジスタとが同一の電気的性能を備えるように構成した半導体装置のレイアウト方法において、
前記第１のトランジスタと第２のトランジスタ間に、前記第１のトランジスタのゲートと第２のトランジスタのゲートに並列に第１のダミーゲートを配置すると共に、前記第１のトランジスタを挟むように、前記第１のダミーゲートに対向して第２のダミーゲートを設け、更に、前記第２のトランジスタを挟むように、前記第１のダミーゲートに対向して第３のダミーゲートを設け、
前記第１のトランジスタのゲートは、３等分に分割されて、前記第１のダミーゲートに隣接して第１のゲートが配置され、前記第２のダミーゲートに隣接して第３のゲートが配置され、前記第１のゲートと第３のゲート間に第２のゲートが配置され、
前記第２のトランジスタのゲートは、３等分に分割されて、前記第３のダミーゲートに隣接して第１のゲートが配置され、前記第１のダミーゲートに隣接して第３のゲートが配置され、前記第１のゲートと第３のゲート間に第２のゲートが配置され、
前記第１のトランジスタの隣接するゲート間の間隔、前記第２のトランジスタの隣接するゲート間の間隔、前記第１のトランジスタの第１のゲートと隣接する第１のダミーゲートとの間の間隔及び前記第１のトランジスタの第３のゲートと隣接する第２のダミーゲートとの間の間隔、前記第２のトランジスタの第３のゲートと隣接する第１のダミーゲートとの間の間隔及び前記第２のトランジスタの第１のゲートと隣接する第３のダミーゲートとの間の間隔がそれぞれ等間隔であり、
前記第１のトランジスタの分割された各ゲートの形状と第２のトランジスタの分割された各ゲートの形状と前記第１〜第３のダミーゲートの形状とは、同一寸法で同一形状、且つ、同一の材料で形成し、
前記第１のトランジスタは、前記第１のダミーゲートと前記第１のゲート間にソース領域を配置すると共に、前記第２のゲートと第３のゲート間にソース領域を配置し、それぞれのソース領域を接続し、更に、前記第１のゲートと第２のゲート間にドレイン領域を配置すると共に、前記第３のゲートと前記第２のダミーゲート間にドレイン領域を配置し、それぞれのドレイン領域を接続し、
前記第２のトランジスタは、前記第３のダミーゲートと前記第１のゲート間にソース領域を配置すると共に、前記第２のゲートと第３のゲート間にソース領域を配置し、それぞれのソース領域を接続し、更に、前記第１のゲートと第２のゲート間にドレイン領域を配置すると共に、前記第３のゲートと前記第１のダミーゲート間にドレイン領域を配置し、それぞれのドレイン領域を接続し、
前記第１及び第２のトランジスタのソース、ドレインのそれぞれのコンタクトが、目ずれにより、所定の位置から前記第１及び第２のトランジスタのゲートに直交する何れかの方向にずれて形成された場合でも、前記第１のトランジスタと第２のトランジスタの電流量が等しいことを特徴とする半導体装置のレイアウト方法。
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