JPH05198680A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05198680A JPH05198680A JP717992A JP717992A JPH05198680A JP H05198680 A JPH05198680 A JP H05198680A JP 717992 A JP717992 A JP 717992A JP 717992 A JP717992 A JP 717992A JP H05198680 A JPH05198680 A JP H05198680A
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- JP
- Japan
- Prior art keywords
- gate electrode
- wiring
- circuit
- transistor
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Abstract
(57)【要約】
【目的】半導体チップ上に回路修正用トランジスタを形
成し、一部のマスクの修正により容易に回路修正が実現
できるようにする。 【構成】ゲート電極3に整合してN型ウェル2内に設け
たP型拡散層5を有するPチャネル型トランジスタと、
ゲート電極4に整合してP型シリコン基板1に設けたN
型拡散層6を有するNチャネル型トランジスタを対にし
て配置し、ゲート電極3に接続するVDD配線9とゲート
電極4に接続するGND配線10を備えた回路修正用ト
ランジスタを構成し、ゲート電極形成工程以後のマスク
修正により容易に回路修正ができるようにする。
成し、一部のマスクの修正により容易に回路修正が実現
できるようにする。 【構成】ゲート電極3に整合してN型ウェル2内に設け
たP型拡散層5を有するPチャネル型トランジスタと、
ゲート電極4に整合してP型シリコン基板1に設けたN
型拡散層6を有するNチャネル型トランジスタを対にし
て配置し、ゲート電極3に接続するVDD配線9とゲート
電極4に接続するGND配線10を備えた回路修正用ト
ランジスタを構成し、ゲート電極形成工程以後のマスク
修正により容易に回路修正ができるようにする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にLSIチップの回路修正用トランジスタセルに
関する。
し、特にLSIチップの回路修正用トランジスタセルに
関する。
【0002】
【従来の技術】LSIは年々受注に合せて納期の短縮と
コストの低下と集積度の向上が要求されるので、機能ブ
ロック(以下F.Bと記す)の接続情報を作成すれば決
められた配置配線格子間隔上に、F.Bが自動配置配線
される手法が使われている。そこで図3に示すように、
半導体チップ31上に自動配置配線されたF.B32は
機能によって各々幅が異なるため列幅に長短が生じる。
この長短の不揃いにより生じた空間を埋めるために無素
子領域(以下フィールドセルと記す)33を並べて長さ
を合せていた。また回路変更が生じた場合に配線の変更
だけで修正が出来るよう、予備のF.B34が複数配置
されていた。
コストの低下と集積度の向上が要求されるので、機能ブ
ロック(以下F.Bと記す)の接続情報を作成すれば決
められた配置配線格子間隔上に、F.Bが自動配置配線
される手法が使われている。そこで図3に示すように、
半導体チップ31上に自動配置配線されたF.B32は
機能によって各々幅が異なるため列幅に長短が生じる。
この長短の不揃いにより生じた空間を埋めるために無素
子領域(以下フィールドセルと記す)33を並べて長さ
を合せていた。また回路変更が生じた場合に配線の変更
だけで修正が出来るよう、予備のF.B34が複数配置
されていた。
【0003】図4は図3のフィールドセルの一例を示す
平面図及びB−B′線断面図である。
平面図及びB−B′線断面図である。
【0004】図4に示すように、P型シリコン基板1に
設けたN型ウェル2を含む表面に絶縁膜13を設け絶縁
膜13の上にVDD配線9及びGND配線10を設けてフ
ィールドセルを構成する。ここで、フィールドセルの高
さは、F.Bと同じで、フィールドセルの幅は最小の配
線格子間隔で形成されている。
設けたN型ウェル2を含む表面に絶縁膜13を設け絶縁
膜13の上にVDD配線9及びGND配線10を設けてフ
ィールドセルを構成する。ここで、フィールドセルの高
さは、F.Bと同じで、フィールドセルの幅は最小の配
線格子間隔で形成されている。
【0005】
【発明が解決しようとする課題】従来の半導体集積回路
装置は、LSIチップの設計を完了した後に回路変更を
必要とする場合には予備として配置されているF.Bを
使って信号配線の変更だけで回路変更を行なおうとして
いたが、予備のF.Bだけでは数が足りない回路変更
や、予備のF.B以外の機能を持ったF.Bが必要とな
った場合には自動配置配線のやり直しとなりすべてのマ
スクを作り直さなくてはならなかった。又、予備のF.
Bを多数配置したのではチップ面積が小さくならないと
いう問題点があった。
装置は、LSIチップの設計を完了した後に回路変更を
必要とする場合には予備として配置されているF.Bを
使って信号配線の変更だけで回路変更を行なおうとして
いたが、予備のF.Bだけでは数が足りない回路変更
や、予備のF.B以外の機能を持ったF.Bが必要とな
った場合には自動配置配線のやり直しとなりすべてのマ
スクを作り直さなくてはならなかった。又、予備のF.
Bを多数配置したのではチップ面積が小さくならないと
いう問題点があった。
【0006】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に設けてゲート電極をVDD配線に
接続したPチャネル型トランジスタとゲート電極をGN
D配線に接続したNチャネル型トランジスタとを一対に
して最小の配線格子間隔の幅を有するセルを少くとも2
個並列に配置し且つ前記半導体基板上に設けた機能ブロ
ックの高さと同じ高さを有する回路修正用トランジスタ
セルを備えている。
装置は、半導体基板上に設けてゲート電極をVDD配線に
接続したPチャネル型トランジスタとゲート電極をGN
D配線に接続したNチャネル型トランジスタとを一対に
して最小の配線格子間隔の幅を有するセルを少くとも2
個並列に配置し且つ前記半導体基板上に設けた機能ブロ
ックの高さと同じ高さを有する回路修正用トランジスタ
セルを備えている。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0008】図1(a),(b)は本発明の一実施例を
示す半導体チップの平面図及びA−A′線断面図であ
る。
示す半導体チップの平面図及びA−A′線断面図であ
る。
【0009】図1(a),(b)に示すように、P型シ
リコン基板1の一主面に選択的に設けたN型ウェル2
と、ゲート電極3に整合してN型ウェル内に設けたP型
拡散層5とゲート電極4に整合してP型基板1に設けた
N型拡散層6と、ゲート電極3,4を含む表面に設けた
層間絶縁膜7と、層間絶縁膜7に設けたコンタクト孔8
と、コンタクト孔8を介してゲート電極3に接続し層間
絶縁膜7上に設けたVDD配線9と、コンタクト孔8を介
してゲート電極4に接続し層間絶縁膜7上に設けたGN
D配線10とを有して回路修正用トランジスタセルを構
成する。
リコン基板1の一主面に選択的に設けたN型ウェル2
と、ゲート電極3に整合してN型ウェル内に設けたP型
拡散層5とゲート電極4に整合してP型基板1に設けた
N型拡散層6と、ゲート電極3,4を含む表面に設けた
層間絶縁膜7と、層間絶縁膜7に設けたコンタクト孔8
と、コンタクト孔8を介してゲート電極3に接続し層間
絶縁膜7上に設けたVDD配線9と、コンタクト孔8を介
してゲート電極4に接続し層間絶縁膜7上に設けたGN
D配線10とを有して回路修正用トランジスタセルを構
成する。
【0010】ここで、回路修正用トランジスタセルはP
チャネル型トランジスタとNチャネル型トランジスタが
夫々に対をなし且つ最小配線間隔で配置され、ゲート電
極はVDD配線又はGND配線の電位に設定される。
チャネル型トランジスタとNチャネル型トランジスタが
夫々に対をなし且つ最小配線間隔で配置され、ゲート電
極はVDD配線又はGND配線の電位に設定される。
【0011】図2(a),(b)は本発明の応用例を説
明するためのレイアウト図である。
明するためのレイアウト図である。
【0012】図2(a)に示すように、ゲート電極3
a,3b,3c,4a,4b,4c及びP型拡散層5
a,5b,N型拡散層6a,6bを有して構成された回
路修正用トランジスタセル21を使用して回路修正を行
う場合に、図2(b)に示すようにゲート電極形成工程
以後のマスクを一部修正することにより、ゲート電極3
b,4bの位置にゲート電極11を形成し、P型拡散層
5bと接続するVDD配線9a,N型拡散層6bと接続す
るGND配線10a,P型拡散層5a及びN型拡散層6
aと接続する信号配線12によりインバータを構成す
る。
a,3b,3c,4a,4b,4c及びP型拡散層5
a,5b,N型拡散層6a,6bを有して構成された回
路修正用トランジスタセル21を使用して回路修正を行
う場合に、図2(b)に示すようにゲート電極形成工程
以後のマスクを一部修正することにより、ゲート電極3
b,4bの位置にゲート電極11を形成し、P型拡散層
5bと接続するVDD配線9a,N型拡散層6bと接続す
るGND配線10a,P型拡散層5a及びN型拡散層6
aと接続する信号配線12によりインバータを構成す
る。
【0013】ここで、Pチャネルトランジスタ用素子形
成領域及びNチャネルトランジスタ形成領域を形成する
ためのマスクとN型ウェルを形成するためのマスクは、
変更せずにゲート電極形成用マスク,コンタクト孔形成
用マスク,VDD配線及びGND配線形成用の第1層の配
線及び信号用の第2層の配線形成用のマスクの修正を行
うことにより回路修正が実現できる。
成領域及びNチャネルトランジスタ形成領域を形成する
ためのマスクとN型ウェルを形成するためのマスクは、
変更せずにゲート電極形成用マスク,コンタクト孔形成
用マスク,VDD配線及びGND配線形成用の第1層の配
線及び信号用の第2層の配線形成用のマスクの修正を行
うことにより回路修正が実現できる。
【0014】従って従来のフィールド領域をF.Bとし
て使用する事ができる為、予備のF.Bが不要になるの
でチップ面積が小さくできる。又、所望の機能を持った
F.Bがフィールドの数が許す限り作成できるので自動
配置配線のやり直しをする必要がなくなる。
て使用する事ができる為、予備のF.Bが不要になるの
でチップ面積が小さくできる。又、所望の機能を持った
F.Bがフィールドの数が許す限り作成できるので自動
配置配線のやり直しをする必要がなくなる。
【0015】
【発明の効果】以上説明したように本発明は、半導体基
板のフィールドセル領域にPチャネル型トランジスタと
Nチャネル型トランジスタとを一対にして設けた回路修
正用トランジスタセルを設けることによりF.Bをチッ
プ内に配置する事なく回路変更の規模に合せて回路修正
用トランジスタセルにより、F.Bを構成する事がで
き、ゲート電極,コンタクト孔及び電源用の第1層の配
線及び信号回路用の第2層の配線のマスクを修正するだ
けで容易に回路修正ができるという効果を有する。又、
ハードマクロ内の予備のF.Bセルの占有率は平均5%
程度であり、本発明の回路修正用トランジスタセルを使
用すれば予備のF.Bが不要になるため1個当りのハー
ドマクロが5%程度小さくなるのでチップ面積でも5%
程度縮小できるという効果を有する。
板のフィールドセル領域にPチャネル型トランジスタと
Nチャネル型トランジスタとを一対にして設けた回路修
正用トランジスタセルを設けることによりF.Bをチッ
プ内に配置する事なく回路変更の規模に合せて回路修正
用トランジスタセルにより、F.Bを構成する事がで
き、ゲート電極,コンタクト孔及び電源用の第1層の配
線及び信号回路用の第2層の配線のマスクを修正するだ
けで容易に回路修正ができるという効果を有する。又、
ハードマクロ内の予備のF.Bセルの占有率は平均5%
程度であり、本発明の回路修正用トランジスタセルを使
用すれば予備のF.Bが不要になるため1個当りのハー
ドマクロが5%程度小さくなるのでチップ面積でも5%
程度縮小できるという効果を有する。
【図1】本発明の一実施例を示す半導体チップの平面図
及びA−A′線断面図。
及びA−A′線断面図。
【図2】本発明の応用例を説明するためのレイアウト
図。
図。
【図3】従来の半導体集積回路装置の一例を説明するた
めの半導体チップの平面図。
めの半導体チップの平面図。
【図4】図3のフィールドセルの一例を示す半導体チッ
プの平面図及びB−B′線断面図。
プの平面図及びB−B′線断面図。
1 P型シリコン基板 2 N型ウェル 3,3a,3b,3c,4,4a,4b,4c,11
ゲート電極 5,5a,5b P型拡散層 6,6a,6b N型拡散層 7 層間絶縁膜 8 コンタクト孔 9,9a VDD配線 10,10a GND配線 12 信号配線 13 絶縁膜 21 回路修正用トランジスタセル 31 半導体チップ 32 F.B 33 フィールドセル 34 予備のF.B
ゲート電極 5,5a,5b P型拡散層 6,6a,6b N型拡散層 7 層間絶縁膜 8 コンタクト孔 9,9a VDD配線 10,10a GND配線 12 信号配線 13 絶縁膜 21 回路修正用トランジスタセル 31 半導体チップ 32 F.B 33 フィールドセル 34 予備のF.B
Claims (1)
- 【請求項1】 半導体基板上に設けてゲート電極をVDD
配線に接続したPチャネル型トランジスタとゲート電極
をGND配線に接続したNチャネル型トランジスタとを
一対にして最小の配線格子間隔の幅を有するセルを少く
とも2個並列に配置し且つ前記半導体基板上に設けた機
能ブロックの高さと同じ高さを有する回路修正用トラン
ジスタセルを備えたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP717992A JPH05198680A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP717992A JPH05198680A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05198680A true JPH05198680A (ja) | 1993-08-06 |
Family
ID=11658852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP717992A Withdrawn JPH05198680A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05198680A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100568015B1 (ko) * | 1999-07-30 | 2006-04-07 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
US7508238B2 (en) | 2004-08-09 | 2009-03-24 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
-
1992
- 1992-01-20 JP JP717992A patent/JPH05198680A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100568015B1 (ko) * | 1999-07-30 | 2006-04-07 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
US7508238B2 (en) | 2004-08-09 | 2009-03-24 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |