JP2011243843A - 半導体装置 - Google Patents

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Abstract

【課題】ＭＩＳＦＥＴにおけるＡｖｔ（Ｖｔばらつき）のゲート幅依存性を考慮し、Ｖｔミスマッチ及びＶｔばらつきを低減できるようにする。
【解決手段】半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層２０５及び該拡散層２０５の上に形成されたゲート２０３を有し、且つ互いに並列接続された複数の単位ＭＩＳＦＥＴから構成される複数のＭＩＳＦＥＴ２０１、２０２を含む。ＭＩＳＦＥＴ２０１、２０２同士の間の閾値電圧のばらつきの標準偏差は、各ＭＩＳＦＥＴにおける単位ＭＩＳＦＥＴのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一の面積を有する単一のＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差よりも小さい。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、金属−絶縁膜−半導体からなる電界効果型トランジスタ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｅｒ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）を含む半導体装置に関する。
近年、半導体集積回路装置の高集積化及び高機能化を実現するため、ＭＩＳＦＥＴの微細化が積極的に推し進められてきている。なお、一般にゲート絶縁膜には酸化膜を採用することが多いため、以下では、金属−酸化膜−半導体からなるＭＯＳＦＥＴを一例として説明する。この微細化により、ＭＯＳＦＥＴの製造コストが大幅に低下し、ロジック回路、メモリ回路及びアナログ回路等をＭＯＳＦＥＴで構成することにより、１つの半導体集積回路装置に種々の機能を低コストで集積することが可能となってきている。
一方で、微細化の進展に伴い、この微細化に起因する課題が顕在化している。なかでも、ＭＯＳＦＥＴの特性ばらつきの増大は深刻であり、ロジック回路のタイミング不良、スタティックＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）の特性不良、及びアナログ回路の特性不良等の原因となっている。さらに、消費電力を低減するため電源電圧を下げることにより、ＭＯＳＦＥＴの閾値電圧Ｖｔのばらつきの影響はより顕在化している。
例えば、アナログ回路では、ペアとなるＭＯＳＦＥＴ同士の間のＶｔ差、すなわちＶｔミスマッチが回路性能を決定する重要な指標である。従って、Ｖｔミスマッチを小さくするために、一般にはゲート長Ｌ及びゲート幅Ｗが大きいＭＯＳＦＥＴを使用する。このため、ロジック回路と比べ、アナログ回路の回路面積を縮小することが困難となっており、チップ全体に占めるアナログ回路面積の影響が増大している。このため、Ｖｔミスマッチを低減することが、半導体集積回路装置の高性能化及び低コスト化において重要となってきている。
ここで、Ｖｔミスマッチの定義について説明する。ペアトランジスタを構成するＴｒ１とＴｒ２との閾値電圧をそれぞれ、Ｖｔ１及びＶｔ２とする。ペアトランジスタはＶｔミスマッチを低減するために、一般には互いに近接して配置される。このため、製造プロセスによるシステム的な寸法ばらつき等は無視できるとする。このとき、ＶｔミスマッチΔＶｔはΔＶｔ＝Ｖｔ１−Ｖｔ２と表すことができる。Ｖｔ１及びＶｔ２は、それぞれランダムにばらつくため、ΔＶｔもランダムにばらつく。このため、ばらつき幅を表す指標として、一般に標準偏差σΔＶｔが用いられる。Ｖｔ１及びＶｔ２の標準偏差をσＶｔとすると、Ｖｔ１及びＶｔ２は互いに独立にばらつく場合は、σΔＶｔ＝√２×σＶｔの関係がある。ここでσＶｔは、一般にＭＯＳＦＥＴのゲート面積の平方根に逆比例することが知られており、比例係数をＡｖｔとして、σＶｔ＝Ａｖｔ／√（Ｌ×Ｗ）となる。従って、微細化によりＭＯＳＦＥＴの寸法が小さくなると、σＶｔは増大する。
上述したＭＯＳＦＥＴのランダムＶｔばらつきの主な要因は、ＭＯＳＦＥＴの閾値Ｖｔを所望の値に調整するために、半導体基板（主にシリコン基板）にイオン注入機により打ち込まれる不純物原子の位置ゆらぎと原子数のゆらぎと考えられている。ＭＯＳＦＥＴのチャネル下の空乏層には、不純物濃度をＮａとし、空乏層の幅をＷｄとすると、Ｎ＝Ｎａ×Ｌ×Ｗ×Ｗｄ（個）の不純物が存在する。不純物数は離散的な値であり、ポアソン分布に従うため標準偏差でσＮ＝√Ｎ（個）のゆらぎが存在する。
ＭＯＳＦＥＴのＶｔは、単位（Ｌ×Ｗ）面積当たりの不純物数に比例し、すなわち、Ｖｔ∝Ｎ／（Ｌ×Ｗ）であるので、原子数ゆらぎに起因したＶｔゆらぎは、σＶｔ∝（∂Ｖｔ／∂Ｎ）×σＮ∝√Ｎ／（Ｌ×Ｗ）∝１／√（Ｌ×Ｗ）と、チャネル面積の平方根に逆比例する。
このように、一般に、Ｖｔミスマッチ及びＶｔばらつきはチャネル面積の平方根に逆比例する。しかしながら、近年のＭＯＳＦＥＴにおいては、Ｖｔばらつきが単純にチャネル面積の平方根に逆比例するという関係が成り立たなくなってきており、トランジスタのＬ寸法及びＷ寸法を大きくしても、期待した通りのばらつきの低減効果を得られなくなっている。例えば、トランジスタのショートチャネル特性を向上するために、ポケット注入が導入されている。しかしながら、このポケット注入により、ゲート長方向に沿ってポテンシャルの不均一性が生じることから、ゲート長のＬを大きくしても、Ｖｔばらつきが減少しなくなっている。
これは、次のように説明できる。ポケット注入により、チャネルのソース及びドレイン側の各不純物濃度が高くなり、チャネルの中央部との間に不純物の濃度差が生じる。この状態でＭＯＳＦＥＴのゲートに電圧を印加すると、例えばＮ型ＭＯＳＦＥＴの場合は正電位を印加すると、基板の不純物濃度が低いチャネルの中央部の方がポテンシャルが高く、反転しやすいため、先に反転層（伝導キャリア層）を形成する。このとき、チャネルのソース及びドレイン側は、基板の不純物濃度が高く反転層が形成されないため、ソースドレイン間に電位差があっても、電流は流れない。さらに、ゲート電圧を印加していくと、チャネルのソース及びドレイン側にも反転層が形成されて、電流が流れ始める。電流が流れ始めるゲート電圧が、ＭＯＳＦＥＴの閾値電圧であり、この場合、通常、チャネルのドレイン側は、該ドレインに印加された電圧によりポテンシャルがソース側より低いため、閾値電圧はソース側のポケット注入領域だけで決まる。これにより、Ｖｔばらつきも狭いポケット領域の不純物ゆらぎで決まってしまい、ゲート長Ｌを大きくしてもゲート長方向でゆらぎを平均化できないため、Ｖｔばらつきは小さくならない。
そこで、直列トランジスタを用いてペアトランジスタのＶｔミスマッチを低減する技術が提案されている。
以下、図１０〜図１２を参照しながら、Ｖｔミスマッチ及びＶｔばらつきの低減技術について説明する（例えば、特許文献１を参照。）。
図１０は特許文献１に記載の従来例に係るアナログ回路のペアトランジスタを表している。図１０に示すように、ペアトランジスタ１００Ａ、１００Ｂは、それぞれ、ソースドレイン領域１１４と、その上に形成されたゲート１１６とを有している。ソースドレイン領域１１４及びゲート１１６の上には、それぞれコンタクト１１２が形成されている。
図１１は特許文献１に記載されているＡｖｔ（グラフの縦軸と等価）のゲート長依存性である。理想的には、Ａｖｔはゲート長Ｌに依存せず一定値となるが、実際のデータでは、ゲート長Ｌが大きくなるにしたがって、Ａｖｔが増大している。なお、Ａｖｔは、例えば、Ｐｅｌｇｒｏｍ係数とも呼ぶことができる（非特許文献１を参照。）。但し、非特許文献１においては、σΔＶｔ＝Ａｖｔ／√（Ｌ×Ｗ）と定義しているため、本願明細書の定義の√２倍大きい。
そこで、特許文献１では、この課題を解決するために、図１２に示すように、Ａｖｔが小さい、すなわち複数のショートＬを持つトランジスタ１０２Ａ、１０２Ｂを直列接続してペアトランジスタを構成している。なお、図１２においては、ペアトランジスタ１０２Ａ、１０２Ｂは、それぞれ、ソースドレイン領域１２８と、その上に形成され、各ゲート長がＬ１の３本のフィンガ１２２を有するゲート１２０とを有している。ソースドレイン領域１２８及びゲート１２０の上には、それぞれコンタクト１２６が形成されている。
米国特許出願公開第２００８／０１１６５２７号明細書
M. J. M. Pelgrom, et al., "Matching Properties of MOS Transistors," IEEE J. Solid-State Circuits, vol. 24, pp. 1433-1440, 1989.
しかしながら、近年の半導体装置は、半導体集積回路装置の微細化により、ゲート長Ｌを大きくした際のＡｖｔの増大だけでなく、ゲート幅Ｗを小さくした際のＡｖｔの減少が顕在化してきており、単純にゲート幅寸法Ｗを大きくするだけでは、効率的にＶｔミスマッチ及びＶｔばらつきを低減することができなくなってきている。
特許文献１においては、ゲート長方向にトランジスタを分割して直列トランジスタとすることにより、Ｖｔミスマッチの低減を図ってはいるものの、ゲート幅方向に関しては記載がなく、ゲート幅方向に関するＶｔミスマッチの低減を十分に図ることができないという問題がある。
前記に鑑み、本発明は、ＭＩＳＦＥＴにおけるＡｖｔのゲート幅依存性を考慮し、Ｖｔミスマッチ及びＶｔばらつきを低減できるようにすることを目的とする。
前記の目的を達成するため、本発明に係る半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層及び該拡散層の上に形成されたゲートを有し、且つ互いに並列接続された複数の単位ＭＩＳＦＥＴから構成される複数のＭＩＳＦＥＴを含み、該ＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差は、各ＭＩＳＦＥＴにおける単位ＭＩＳＦＥＴのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一のチャネル面積を有する単一のＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差よりも小さい。
本発明の半導体装置において、各単位ＭＩＳＦＥＴのゲート幅は、拡散層の拡散深さの７倍以下であってもよい。
本発明の半導体装置において、各単位ＭＩＳＦＥＴのゲート幅は、３００ｎｍ以下であってもよい。
本発明の半導体装置において、拡散層は、その周囲を素子分離領域によって囲まれており、拡散層の表面と、素子分離領域における拡散層との境界部の表面とがなす段差の深さは、単位ＭＩＳＦＥＴのゲート幅の５％以上であってもよい。
また、本発明の半導体装置において、拡散層は、その周囲を素子分離領域によって囲まれており、拡散層の表面と、素子分離領域における拡散層との境界部の表面とがなす段差の深さは、１５ｎｍ以上であってもよい。
本発明の半導体装置において、複数のＭＩＳＦＥＴは偶数個が含まれており、偶数のＭＩＳＦＥＴのうちの２つのＭＩＳＦＥＴにより、アナログ回路のペアトランジスタが構成されていてもよい。
本発明の半導体装置において、複数の単位ＭＩＳＦＥＴは、１つの拡散層の上に並列に配置されていてもよい。
本発明の半導体装置において、複数の単位ＭＩＳＦＥＴのそれぞれは、ゲート幅方向に互いに分離して形成された少なくとも２つの拡散層の上に跨るように且つ並列に配置されていてもよい。
本発明の半導体装置において、複数の単位ＭＩＳＦＥＴのそれぞれは、ゲート長方向に互いに直列接続された複数のサブＭＩＳＦＥＴからなっていてもよい。
この場合に、複数のサブＭＩＳＦＥＴは、ゲート幅方向に並列接続されていてもよい。
本発明に係る半導体装置によると、ＭＩＳＦＥＴにおける閾値Ｖｔのランダムばらつきが低減し、これにより、例えば差動入力回路等のアナログ回路で用いられるペアトランジスタのＶｔミスマッチ及びフリップフロップ等のロジック回路で使用されるトランジスタのＶｔばらつきを低減することができる。
図１は本発明の第１の実施形態に係る半導体装置のレイアウトを示す平面図である。 図２は比較例に係る半導体装置のレイアウトを示す平面図である。 図３は本発明の第１の実施形態に係る半導体装置におけるＡｖｔのゲート幅依存性を示すグラフである。 図４は本発明の第１の実施形態に係る半導体装置におけるサブスレッショルドスイングのゲート幅依存性を示すグラフである。 図５は本発明の第１の実施形態に係る半導体装置の図１のＶ−Ｖ線における、半導体基板、拡散層及び素子分離の断面図である。 図６は本発明の第１の実施形態に係る半導体装置におけるゲート幅とソースドレイン拡散層の深さとの比の値に対するＡｖｔの関係を示すグラフである。 図７は本発明の第１の実施形態の第１変形例に係る半導体装置のレイアウトを示す平面図である。 図８は本発明の第１の実施形態の第２変形例に係る半導体装置のレイアウトを示す平面図である。 図９（ａ）及び図９（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、図９（ａ）は差動増幅回路の回路図であり、図９（ｂ）はレイアウトを示す平面図である。 図１０は先行文献の従来例に係るアナログ回路のペアトランジスタのレイアウトを示す平面図である。 図１１は先行文献に係るアナログ回路のペアトランジスタにおけるＡｖｔのゲート長依存性を示すグラフである。 図１２は先行文献に係るアナログ回路のペアトランジスタのレイアウトを示す平面図である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１〜図６を参照しながら説明する。
図１は第１の実施形態に係る半導体装置であって、ＭＩＳＦＥＴからなるペアトランジスタ２００のレイアウトを示している。
図１に示すように、第１の実施形態に係る半導体装置は、それぞれ、総ゲート幅がＷｔｏｔであり、Ｎ個に分割され且つ並列接続された複数の単位トランジスタ２０１ａ、２０２ａから構成される第１のトランジスタ２０１と第２のトランジスタ２０２とによって、ペアトランジスタ２００が構成されている。
例えば、第１のトランジスタ２０１及び第２のトランジスタ２０２は、それぞれ半導体基板（図示せず）の上部に選択的に形成された素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）１５０で区画される拡散層２０５と、該拡散層２０５の上にＮ本（但し、Ｎは２以上の整数。）に分割され、それぞれのゲート長がＬであるフィンガ（櫛状）部を有するゲート２０３とから構成される。第１のトランジスタ２０１の端子Ｇ１はゲート２０３と接続され、端子Ｄ１は拡散層２０５におけるドレインと接続され、端子Ｓ１は拡散層２０５におけるソースと接続されている。同様に、第２のトランジスタ２０２の端子Ｇ２はゲート２０３と接続され、端子Ｄ２は拡散層２０５におけるドレインと接続され、端子Ｓ２は拡散層２０５におけるソースと接続されている。
ゲート２０３は、例えば多結晶シリコン又は金属等からなり、Ｎ本の櫛状に一体に形成されている。但し、Ｎ本のゲートが互いに分離されて形成され、且つ上層の金属配線で互いに接続される構成でも構わない。また、ソースとドレインとは互いに入れ替えてもよく、上層配線のレイアウト、拡散容量及び電流の流れる方向等を考慮して決定される。
図２に比較例としてペアトランジスタ２１０のレイアウトを示す。図２に示すように、第１のトランジスタ２１１及び第２のトランジスタ２１２は、拡散層２１５と、該拡散層２１５の上に形成された線状のゲート２１３とから構成される。ここで、ゲート長はＬであり、ゲート幅はＷｔｏｔである。
比較例に係る各トランジスタ２１１、２１２のσＶｔは、Ａｖｔ（Ｗｔｏｔ）／√（Ｌ×Ｗｔｏｔ）と表される。一方、本実施形態に係る半導体装置における各トランジスタ２０１、２０２のσＶｔはＡｖｔ（Ｗ）／√（Ｌ×Ｎ×Ｗ）＝Ａｖｔ（Ｗ）／√（Ｌ×Ｗｔｏｔ）と表せる。ここで、後述するように、Ａｖｔ（Ｗ）＜Ａｖｔ（Ｗｔｏｔ）となるため、本実施形態に係る半導体装置の各トランジスタ２０１、２０２は、比較例と比べてＶｔミスマッチが改善される。
なお、第１の実施形態におけるゲート幅Ｗｔｏｔは、正確にＮ×Ｗ＝Ｗｔｏｔとなる必要はなく、Ｗ＜Ｗｔｏｔの関係と、ペアトランジスタに要求される電流能力が満足できる範囲で任意の値を用いることができる。また、ペアトランジスタに限らず、単体トランジスタであっても、並列トランジスタを用いることにより、Ｖｔばらつきを低減することができる。従って、Ｖｔばらつきを抑制したい複数のトランジスタにおいて、本実施形態を適用することができるため、設計マージンを縮小し且つチップ面積を縮小することができる。
以下、Ａｖｔ（Ｗ）＜Ａｖｔ（Ｗｔｏｔ）となる理由について説明する。まず、図３に示すように、ゲート幅（チャネル幅）Ｗが小さくなると、Ａｖｔが低下することが分かる。例えば、図３に示すＭＯＳＦＥＴでは、ゲート幅Ｗが０．３μｍよりも小さい領域でＡｖｔが低下し、ゲート幅Ｗが０．１μｍのＰ型ＭＯＳＦＥＴでは、ゲート幅Ｗが１μｍの場合と比べてＡｖｔが約２０％低下している。
これは、次のメカニズムにより説明することができる。図４にゲート幅ＷとＭＯＳＦＥＴのショートチャネル特性の指標であるサブスレッショルドスイング（ＳＳ）との関係を示す。サブスレッショルドスイングは、弱反転領域で動作するＭＯＳＦＥＴのドレインソース間電流Ｉｄｓが一桁変化するのに必要なゲート電圧のことであり、値が小さいほうがショートチャネル特性は良好であることを示している。図４から、ゲート幅Ｗが０．３μｍ以下になるとサブスレッショルドスイングの値が小さく、つまりショートチャネル特性が良化することが分かる。このことから、ゲート幅Ｗが小さいときには、ショートチャネル特性が良化して、Ａｖｔが低下すると考えられる。
ショートチャネル特性の良化の要因は、次の２点に起因すると考えられる。
第１に、ゲート幅Ｗが小さくなることにより、ソースドレイン拡散層が浅くなり、ショートチャネル特性が良化したことが考えられる。第２に、図５に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１４０の上部に形成された、拡散層２０５と素子分離（ＳＴＩ）１５０との境界部には段差が形成される。このため、ゲート幅Ｗが小さくなると、拡散層２０５の上に形成されたゲートから印加されるゲート電界が拡散層２０５の上面からだけでなく、段差の側面からも印加される。これにより、ゲートの制御性が向上して、ショートチャネル特性が良化したと考えられる。これは、ＦｉｎＦＥＴ等のマルチゲートＦＥＴにおいてショートチャネル特性が改善することと同様のメカニズムである。さらに、段差部によるゲート幅Ｗの実質的な増加分ΔＷの影響が、ゲート幅Ｗが小さい、いわゆるナロートランジスタにおいて顕著となり、Ａｖｔが低下するという効果も重畳していると考えられる。
上記のメカニズムから、第１の実施形態においては、ゲート長Ｌが小さいパターンの方がショートチャネルの特性改善効果は大きく、Ｖｔミスマッチの低減効果も大きいと考えられる。ロジック回路においては、最小のゲート長Ｌを用いて設計することが一般的であるため、本実施形態によるＶｔばらつきの改善効果は大きい。また、アナログ回路においては、ゲート長Ｌと、相互コンダクタンスｇｍ、出力抵抗ｒｏ及びＶｔミスマッチ等とを考慮して回路性能の最適化を図ることができる。
図６に、ゲート幅Ｗとソースドレイン拡散層の深さＸｓｄとの比の値に対するＡｖｔの関係を示す。図６から分かるように、ゲート幅Ｗは、ソースドレインを構成する拡散層の拡散深さＸｓｄの７倍以下に設定することが望ましい。
図６から、拡散深さＸｓｄを４０ｎｍとすると、ゲート幅Ｗは、７×４０＝２８０ｎｍ以下ということになる。さらに、ＭＯＳＦＥＴの微細化が進めば、拡散深さＸｓｄは小さくなるため、ゲート幅Ｗはより小さくする必要がある。また、最小線幅が大きいプロセスでは、拡散深さＸｓｄが深くなるため、ゲート幅Ｗは２８０ｎｍより大きくても、Ｖｔばらつきの低減効果を得ることができる。
また、図５に示したように、ＭＯＳＦＥＴの構造として、拡散層２０５とＳＴＩ１５０との境界に生じる段差の段差長（段差の深さ）ΔＷが大きいほうが望ましい。例えば、段差長ΔＷが片側１５ｎｍであれば、ゲート幅Ｗの実効幅は２×ΔＷ＝３０ｎｍだけ増加する。このため、ゲート幅Ｗが３００ｎｍ以下のＭＯＳＦＥＴであれば、ゲート幅Ｗを１０％増加したときのＡｖｔの低減効果（５％）を得ることができる。なお、段差長ΔＷは１５ｎｍ以上が好ましい。また、段差長ΔＷはゲート幅Ｗの５％以上であればよい。
また、製造プロセスにおける最小のゲート長Ｌに近い寸法を採用したＭＯＳＦＥＴの場合は、段差長ΔＷによるゲート電圧の制御性の向上によるショートチャネルの特性改善効果が加わるため、Ａｖｔの改善効果はさらに大きくなる。
（第１の実施形態の第１変形例）
以下、第１の実施形態の第１変形例について図７を参照しながら説明する。
図７においては、ペアトランジスタ２００のうちの第１のトランジスタ２０１Ａのみを表している。図７に示すように、第１変形例に係る半導体装置の第１のトランジスタ２０１Ａは、単位ＭＩＳＦＥＴのそれぞれが、ゲート幅方向に互いに分離して形成された少なくとも２つの拡散層２０５の上に跨るように且つ並列に配置されている。従って、総ゲート幅Ｗｔｏｔは、２×Ｎ×Ｗとなる。
このように、Ｖｔばらつきを抑制したい単位トランジスタをゲート幅方向にも並列化することができる。
第１変形例によると、レイアウト上、ゲート長方向に制約がある場合でも、Ｖｔばらつきを抑えた並列トランジスタを実現できる。また、並列トランジスタ中のトランジスタ同士の間の距離が離れると、これらトランジスタ同士の間で、ゲート長、ゲート幅及び酸化膜厚等にばらつきが生じる。しかしながら、第１変形例においては、このばらつきの影響を低減することが可能である。
（第１の実施形態の第２変形例）
以下、第１の実施形態の第２変形例について図８を参照しながら説明する。
図８においては、ペアトランジスタ２００のうちの第１のトランジスタ２０１Ｂのみを表している。図８に示すように、第２変形例に係る半導体装置の第１のトランジスタ２０１Ｂは、第１の実施形態の構成に、ゲート長方向に単位トランジスタを分割してなるＭ個（但し、Ｍは２以上の整数。）の直列トランジスタ（サブトランジスタ）を組み合わせた構成である。
第２変形例によると、サブトランジスタの並列化と直列化とを組み合わせることにより、Ａｖｔ（Ｌ，Ｗ）が最小となるゲート幅Ｗ及びゲート長Ｌを持つ第１のトランジスタ２０１Ｂを構成することができる。
また、ゲート幅Ｗをナロー化し、特にポケット注入を適用したトランジスタにおいては、ゲート長方向に不純物プロファイルが不均一とならないように、ゲート長Ｌをポケット領域におけるゲート長方向の拡散幅Ｌｐの２倍以下とすることが望ましい。具体的には、例えばゲート長Ｌを１００ｎｍ以下にすることが望ましい。
このように、第２変形例によると、ＭＯＳＦＥＴのＶｔミスマッチ及びＶｔばらつきの、ゲート長Ｌ及びゲート幅Ｗの依存性を考慮して、Ａｖｔを最小化することができる。
なお、第２変形例においても、第１変形例と同様に、ゲート幅方向に互いに分離して形成された少なくとも２つの拡散層２０５の上に跨るように且つ並列に配置される構成を採ってもよい。
（第２の実施形態）
以下、第２の実施形態について図９を参照しながら説明する。
図９（ａ）及び図９（ｂ）に第１の実施形態に係るＭＯＳＦＥＴを応用した基本的な差動増幅回路及びそのレイアウトの一例を示す。
図９（ａ）及び図９（ｂ）に示すように、第２の実施形態に係る差動増幅回路は、Ｐ型ウェル１６０に構成され、一のペアを構成するＮ型ＭＯＳＦＥＴであるＭ１、Ｍ２と、Ｎ型ウェル１７０に構成され、他のペアを構成するＰ型ＭＯＳＦＥＴであるＭ３、Ｍ４とを有している。Ｎ型ＭＯＳＦＥＴであるＭ１とＰ型ＭＯＳＦＥＴであるＭ３とは直列接続され、且つ、Ｎ型ＭＯＳＦＥＴであるＭ２とＰ型ＭＯＳＦＥＴであるＭ４とは直列接続されている。また、Ｐ型ＭＯＳＦＥＴであるＭ３、Ｍ４のゲートは、Ｎ型ＭＯＳＦＥＴであるＭ１のドレインと接続されている。
Ｎ型ＭＯＳＦＥＴであるＭ１のゲートには、入力電圧ｖＩＮ −が印加され、Ｎ型ＭＯＳＦＥＴであるＭ２のゲートには、入力電圧ｖＩＮ ＋が印加される。Ｎ型ＭＯＳＦＥＴであるＭ１２ドレインからは出力電圧ｖＯＵＴが出力される。Ｐ型ＭＯＳＦＥＴであるＭ３、Ｍ４の各ソースには電源電圧ＶＤＤが印加され、Ｎ型ＭＯＳＦＥＴであるＭ１、Ｍ２の各ソースには接地電圧ＶＳＳが定電流源を介して印加される。
このように、第２の実施形態によると、第１の実施形態に係るＶｔばらつきが小さい並列トランジスタを用いているため、Ｖｔミスマッチを大幅に抑制することができる。
このとき、入力電圧のオフセットΔＶは、Ｍ１及びＭ２のＶｔミスマッチをΔＶｔとし、β値（＝Ｗ／Ｌ×μ×Ｃｏｘ。但し、μは移動度であり、Ｃｏｘは酸化膜容量である。）のミスマッチΔβを用いて、次の式（１）で表せる。
ΔＶ〜ΔＶｔ−（Ｖｇｓ−Ｖｔ）×Δβ／（２β） …（１）
ここで、Ｖｇｓはゲートソース間電圧である。
また、カレントミラーを構成するＭ３及びＭ４の電流ミスマッチΔＩは、次の式（２）で表せる。
ΔＩ／Ｉ〜√（４（ΔＶｔ／（Ｖｇ−Ｖｔ））２＋（Δβ／β）２） …（２）
ここで、Ｖｇはゲート電圧である。
上記の式（１）及び（２）から、第２の実施形態においては、並列トランジスタを用いて差動増幅回路を構成し、ＶｔミスマッチΔＶｔを小さくすることにより、入力電圧のオフセットΔＶ、及びカレントミラーの電流ミスマッチΔＩを低減することができる。
なお、Ｖｔミスマッチの改善による回路特性の向上は、差動増幅回路に限られず、一般に特性マッチングが重要な複数のトランジスタに適用すれば、設計マージンの縮小及びチップ面積の縮小の効果を享受することができる。
このように、第２の実施形態によると、差動信号方式を採るアナログ回路におけるオフセット電圧が低減され、また、ロジック回路におけるタイミング不良が抑制されて、回路性能が向上する。その結果、周波数特性に優れ且つ低消費電力の半導体集積回路装置を実現することができる。
なお、第１及び第２の実施形態においては、トランジスタにＭＯＳＦＥＴを例として説明したが、ＭＯＳＦＥＴに限られず、ゲート酸化膜を窒化膜等の他の絶縁膜、さらには異種の絶縁膜を積層した構造（ＭＩＳＦＥＴ）に置き換えたトランジスタ構造であっても、本発明は適用可能である。
本発明に係る半導体装置は、ＭＩＳＦＥＴにおける閾値Ｖｔのランダムばらつきが低減し、特に、ＭＩＳＦＥＴのＶｔミスマッチ及びＶｔばらつきを抑制するレイアウト等に有用である。
１４０ 半導体基板
１５０ 素子分離（ＳＴＩ）
１６０ Ｐ型ウェル
１７０ Ｎ型ウェル
２００ ペアトランジスタ
２０１ 第１のトランジスタ
２０１ａ 単位トランジスタ
２０１Ａ 第１のトランジスタ
２０１Ｂ 第１のトランジスタ
２０２ 第２のトランジスタ
２０２ａ 単位トランジスタ
２０３ ゲート
２０４ コンタクト
２０５ 拡散層
２１０ ペアトランジスタ
２１１ 第１のトランジスタ
２１２ 第２のトランジスタ
２１３ ゲート
２１４ コンタクト
２１５ 拡散層

Claims (10)

  1. それぞれが半導体基板に形成され、ソースドレインを構成する拡散層及び該拡散層の上に形成されたゲートを有し、且つ互いに並列接続された複数の単位ＭＩＳＦＥＴから構成される複数のＭＩＳＦＥＴを含み、
    前記ＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差は、前記各ＭＩＳＦＥＴにおける前記単位ＭＩＳＦＥＴのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一のチャネル面積を有する単一のＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差よりも小さいことを特徴とする半導体装置。
  2. 前記各単位ＭＩＳＦＥＴのゲート幅は、前記拡散層の拡散深さの７倍以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記各単位ＭＩＳＦＥＴのゲート幅は、３００ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記拡散層は、その周囲を素子分離領域によって囲まれており、
    前記拡散層の表面と、前記素子分離領域における前記拡散層との境界部の表面とがなす段差の深さは、前記単位ＭＩＳＦＥＴのゲート幅の５％以上であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
  5. 前記拡散層は、その周囲を素子分離領域によって囲まれており、
    前記拡散層の表面と、前記素子分離領域における前記拡散層との境界部の表面とがなす段差の深さは、１５ｎｍ以上であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
  6. 前記複数のＭＩＳＦＥＴは偶数個が含まれており、
    偶数の前記ＭＩＳＦＥＴのうちの２つのＭＩＳＦＥＴにより、アナログ回路のペアトランジスタが構成されていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
  7. 前記複数の単位ＭＩＳＦＥＴは、１つの前記拡散層の上に並列に配置されていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
  8. 前記複数の単位ＭＩＳＦＥＴのそれぞれは、ゲート幅方向に互いに分離して形成された少なくとも２つの前記拡散層の上に跨るように且つ並列に配置されていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
  9. 前記複数の単位ＭＩＳＦＥＴのそれぞれは、ゲート長方向に互いに直列接続された複数のサブＭＩＳＦＥＴからなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
  10. 前記複数のサブＭＩＳＦＥＴは、ゲート幅方向に並列接続されていることを特徴とする請求項９に記載の半導体装置。
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