JP2011243843A - 半導体装置 - Google Patents
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Abstract
【課題】MISFETにおけるAvt(Vtばらつき)のゲート幅依存性を考慮し、Vtミスマッチ及びVtばらつきを低減できるようにする。
【解決手段】半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層205及び該拡散層205の上に形成されたゲート203を有し、且つ互いに並列接続された複数の単位MISFETから構成される複数のMISFET201、202を含む。MISFET201、202同士の間の閾値電圧のばらつきの標準偏差は、各MISFETにおける単位MISFETのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一の面積を有する単一のMISFET同士の間の閾値電圧のばらつきの標準偏差よりも小さい。
【選択図】図1
【解決手段】半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層205及び該拡散層205の上に形成されたゲート203を有し、且つ互いに並列接続された複数の単位MISFETから構成される複数のMISFET201、202を含む。MISFET201、202同士の間の閾値電圧のばらつきの標準偏差は、各MISFETにおける単位MISFETのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一の面積を有する単一のMISFET同士の間の閾値電圧のばらつきの標準偏差よりも小さい。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、金属−絶縁膜−半導体からなる電界効果型トランジスタ(Metal-Insulater-Semiconductor Field Effect Transistor:MISFET)を含む半導体装置に関する。
近年、半導体集積回路装置の高集積化及び高機能化を実現するため、MISFETの微細化が積極的に推し進められてきている。なお、一般にゲート絶縁膜には酸化膜を採用することが多いため、以下では、金属−酸化膜−半導体からなるMOSFETを一例として説明する。この微細化により、MOSFETの製造コストが大幅に低下し、ロジック回路、メモリ回路及びアナログ回路等をMOSFETで構成することにより、1つの半導体集積回路装置に種々の機能を低コストで集積することが可能となってきている。
一方で、微細化の進展に伴い、この微細化に起因する課題が顕在化している。なかでも、MOSFETの特性ばらつきの増大は深刻であり、ロジック回路のタイミング不良、スタティックRAM(Static Random Access Memory:SRAM)の特性不良、及びアナログ回路の特性不良等の原因となっている。さらに、消費電力を低減するため電源電圧を下げることにより、MOSFETの閾値電圧Vtのばらつきの影響はより顕在化している。
例えば、アナログ回路では、ペアとなるMOSFET同士の間のVt差、すなわちVtミスマッチが回路性能を決定する重要な指標である。従って、Vtミスマッチを小さくするために、一般にはゲート長L及びゲート幅Wが大きいMOSFETを使用する。このため、ロジック回路と比べ、アナログ回路の回路面積を縮小することが困難となっており、チップ全体に占めるアナログ回路面積の影響が増大している。このため、Vtミスマッチを低減することが、半導体集積回路装置の高性能化及び低コスト化において重要となってきている。
ここで、Vtミスマッチの定義について説明する。ペアトランジスタを構成するTr1とTr2との閾値電圧をそれぞれ、Vt1及びVt2とする。ペアトランジスタはVtミスマッチを低減するために、一般には互いに近接して配置される。このため、製造プロセスによるシステム的な寸法ばらつき等は無視できるとする。このとき、VtミスマッチΔVtはΔVt=Vt1−Vt2と表すことができる。Vt1及びVt2は、それぞれランダムにばらつくため、ΔVtもランダムにばらつく。このため、ばらつき幅を表す指標として、一般に標準偏差σΔVtが用いられる。Vt1及びVt2の標準偏差をσVtとすると、Vt1及びVt2は互いに独立にばらつく場合は、σΔVt=√2×σVtの関係がある。ここでσVtは、一般にMOSFETのゲート面積の平方根に逆比例することが知られており、比例係数をAvtとして、σVt=Avt/√(L×W)となる。従って、微細化によりMOSFETの寸法が小さくなると、σVtは増大する。
上述したMOSFETのランダムVtばらつきの主な要因は、MOSFETの閾値Vtを所望の値に調整するために、半導体基板(主にシリコン基板)にイオン注入機により打ち込まれる不純物原子の位置ゆらぎと原子数のゆらぎと考えられている。MOSFETのチャネル下の空乏層には、不純物濃度をNaとし、空乏層の幅をWdとすると、N=Na×L×W×Wd(個)の不純物が存在する。不純物数は離散的な値であり、ポアソン分布に従うため標準偏差でσN=√N(個)のゆらぎが存在する。
MOSFETのVtは、単位(L×W)面積当たりの不純物数に比例し、すなわち、Vt∝N/(L×W)であるので、原子数ゆらぎに起因したVtゆらぎは、σVt∝(∂Vt/∂N)×σN∝√N/(L×W)∝1/√(L×W)と、チャネル面積の平方根に逆比例する。
このように、一般に、Vtミスマッチ及びVtばらつきはチャネル面積の平方根に逆比例する。しかしながら、近年のMOSFETにおいては、Vtばらつきが単純にチャネル面積の平方根に逆比例するという関係が成り立たなくなってきており、トランジスタのL寸法及びW寸法を大きくしても、期待した通りのばらつきの低減効果を得られなくなっている。例えば、トランジスタのショートチャネル特性を向上するために、ポケット注入が導入されている。しかしながら、このポケット注入により、ゲート長方向に沿ってポテンシャルの不均一性が生じることから、ゲート長のLを大きくしても、Vtばらつきが減少しなくなっている。
これは、次のように説明できる。ポケット注入により、チャネルのソース及びドレイン側の各不純物濃度が高くなり、チャネルの中央部との間に不純物の濃度差が生じる。この状態でMOSFETのゲートに電圧を印加すると、例えばN型MOSFETの場合は正電位を印加すると、基板の不純物濃度が低いチャネルの中央部の方がポテンシャルが高く、反転しやすいため、先に反転層(伝導キャリア層)を形成する。このとき、チャネルのソース及びドレイン側は、基板の不純物濃度が高く反転層が形成されないため、ソースドレイン間に電位差があっても、電流は流れない。さらに、ゲート電圧を印加していくと、チャネルのソース及びドレイン側にも反転層が形成されて、電流が流れ始める。電流が流れ始めるゲート電圧が、MOSFETの閾値電圧であり、この場合、通常、チャネルのドレイン側は、該ドレインに印加された電圧によりポテンシャルがソース側より低いため、閾値電圧はソース側のポケット注入領域だけで決まる。これにより、Vtばらつきも狭いポケット領域の不純物ゆらぎで決まってしまい、ゲート長Lを大きくしてもゲート長方向でゆらぎを平均化できないため、Vtばらつきは小さくならない。
そこで、直列トランジスタを用いてペアトランジスタのVtミスマッチを低減する技術が提案されている。
以下、図10〜図12を参照しながら、Vtミスマッチ及びVtばらつきの低減技術について説明する(例えば、特許文献1を参照。)。
図10は特許文献1に記載の従来例に係るアナログ回路のペアトランジスタを表している。図10に示すように、ペアトランジスタ100A、100Bは、それぞれ、ソースドレイン領域114と、その上に形成されたゲート116とを有している。ソースドレイン領域114及びゲート116の上には、それぞれコンタクト112が形成されている。
図11は特許文献1に記載されているAvt(グラフの縦軸と等価)のゲート長依存性である。理想的には、Avtはゲート長Lに依存せず一定値となるが、実際のデータでは、ゲート長Lが大きくなるにしたがって、Avtが増大している。なお、Avtは、例えば、Pelgrom係数とも呼ぶことができる(非特許文献1を参照。)。但し、非特許文献1においては、σΔVt=Avt/√(L×W)と定義しているため、本願明細書の定義の√2倍大きい。
そこで、特許文献1では、この課題を解決するために、図12に示すように、Avtが小さい、すなわち複数のショートLを持つトランジスタ102A、102Bを直列接続してペアトランジスタを構成している。なお、図12においては、ペアトランジスタ102A、102Bは、それぞれ、ソースドレイン領域128と、その上に形成され、各ゲート長がL1の3本のフィンガ122を有するゲート120とを有している。ソースドレイン領域128及びゲート120の上には、それぞれコンタクト126が形成されている。
M. J. M. Pelgrom, et al., "Matching Properties of MOS Transistors," IEEE J. Solid-State Circuits, vol. 24, pp. 1433-1440, 1989.
しかしながら、近年の半導体装置は、半導体集積回路装置の微細化により、ゲート長Lを大きくした際のAvtの増大だけでなく、ゲート幅Wを小さくした際のAvtの減少が顕在化してきており、単純にゲート幅寸法Wを大きくするだけでは、効率的にVtミスマッチ及びVtばらつきを低減することができなくなってきている。
特許文献1においては、ゲート長方向にトランジスタを分割して直列トランジスタとすることにより、Vtミスマッチの低減を図ってはいるものの、ゲート幅方向に関しては記載がなく、ゲート幅方向に関するVtミスマッチの低減を十分に図ることができないという問題がある。
前記に鑑み、本発明は、MISFETにおけるAvtのゲート幅依存性を考慮し、Vtミスマッチ及びVtばらつきを低減できるようにすることを目的とする。
前記の目的を達成するため、本発明に係る半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層及び該拡散層の上に形成されたゲートを有し、且つ互いに並列接続された複数の単位MISFETから構成される複数のMISFETを含み、該MISFET同士の間の閾値電圧のばらつきの標準偏差は、各MISFETにおける単位MISFETのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一のチャネル面積を有する単一のMISFET同士の間の閾値電圧のばらつきの標準偏差よりも小さい。
本発明の半導体装置において、各単位MISFETのゲート幅は、拡散層の拡散深さの7倍以下であってもよい。
本発明の半導体装置において、各単位MISFETのゲート幅は、300nm以下であってもよい。
本発明の半導体装置において、拡散層は、その周囲を素子分離領域によって囲まれており、拡散層の表面と、素子分離領域における拡散層との境界部の表面とがなす段差の深さは、単位MISFETのゲート幅の5%以上であってもよい。
また、本発明の半導体装置において、拡散層は、その周囲を素子分離領域によって囲まれており、拡散層の表面と、素子分離領域における拡散層との境界部の表面とがなす段差の深さは、15nm以上であってもよい。
本発明の半導体装置において、複数のMISFETは偶数個が含まれており、偶数のMISFETのうちの2つのMISFETにより、アナログ回路のペアトランジスタが構成されていてもよい。
本発明の半導体装置において、複数の単位MISFETは、1つの拡散層の上に並列に配置されていてもよい。
本発明の半導体装置において、複数の単位MISFETのそれぞれは、ゲート幅方向に互いに分離して形成された少なくとも2つの拡散層の上に跨るように且つ並列に配置されていてもよい。
本発明の半導体装置において、複数の単位MISFETのそれぞれは、ゲート長方向に互いに直列接続された複数のサブMISFETからなっていてもよい。
この場合に、複数のサブMISFETは、ゲート幅方向に並列接続されていてもよい。
本発明に係る半導体装置によると、MISFETにおける閾値Vtのランダムばらつきが低減し、これにより、例えば差動入力回路等のアナログ回路で用いられるペアトランジスタのVtミスマッチ及びフリップフロップ等のロジック回路で使用されるトランジスタのVtばらつきを低減することができる。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置について図1〜図6を参照しながら説明する。
本発明の第1の実施形態に係る半導体装置について図1〜図6を参照しながら説明する。
図1は第1の実施形態に係る半導体装置であって、MISFETからなるペアトランジスタ200のレイアウトを示している。
図1に示すように、第1の実施形態に係る半導体装置は、それぞれ、総ゲート幅がWtotであり、N個に分割され且つ並列接続された複数の単位トランジスタ201a、202aから構成される第1のトランジスタ201と第2のトランジスタ202とによって、ペアトランジスタ200が構成されている。
例えば、第1のトランジスタ201及び第2のトランジスタ202は、それぞれ半導体基板(図示せず)の上部に選択的に形成された素子分離(Shallow Trench Isolation:STI)150で区画される拡散層205と、該拡散層205の上にN本(但し、Nは2以上の整数。)に分割され、それぞれのゲート長がLであるフィンガ(櫛状)部を有するゲート203とから構成される。第1のトランジスタ201の端子G1はゲート203と接続され、端子D1は拡散層205におけるドレインと接続され、端子S1は拡散層205におけるソースと接続されている。同様に、第2のトランジスタ202の端子G2はゲート203と接続され、端子D2は拡散層205におけるドレインと接続され、端子S2は拡散層205におけるソースと接続されている。
ゲート203は、例えば多結晶シリコン又は金属等からなり、N本の櫛状に一体に形成されている。但し、N本のゲートが互いに分離されて形成され、且つ上層の金属配線で互いに接続される構成でも構わない。また、ソースとドレインとは互いに入れ替えてもよく、上層配線のレイアウト、拡散容量及び電流の流れる方向等を考慮して決定される。
図2に比較例としてペアトランジスタ210のレイアウトを示す。図2に示すように、第1のトランジスタ211及び第2のトランジスタ212は、拡散層215と、該拡散層215の上に形成された線状のゲート213とから構成される。ここで、ゲート長はLであり、ゲート幅はWtotである。
比較例に係る各トランジスタ211、212のσVtは、Avt(Wtot)/√(L×Wtot)と表される。一方、本実施形態に係る半導体装置における各トランジスタ201、202のσVtはAvt(W)/√(L×N×W)=Avt(W)/√(L×Wtot)と表せる。ここで、後述するように、Avt(W)<Avt(Wtot)となるため、本実施形態に係る半導体装置の各トランジスタ201、202は、比較例と比べてVtミスマッチが改善される。
なお、第1の実施形態におけるゲート幅Wtotは、正確にN×W=Wtotとなる必要はなく、W<Wtotの関係と、ペアトランジスタに要求される電流能力が満足できる範囲で任意の値を用いることができる。また、ペアトランジスタに限らず、単体トランジスタであっても、並列トランジスタを用いることにより、Vtばらつきを低減することができる。従って、Vtばらつきを抑制したい複数のトランジスタにおいて、本実施形態を適用することができるため、設計マージンを縮小し且つチップ面積を縮小することができる。
以下、Avt(W)<Avt(Wtot)となる理由について説明する。まず、図3に示すように、ゲート幅(チャネル幅)Wが小さくなると、Avtが低下することが分かる。例えば、図3に示すMOSFETでは、ゲート幅Wが0.3μmよりも小さい領域でAvtが低下し、ゲート幅Wが0.1μmのP型MOSFETでは、ゲート幅Wが1μmの場合と比べてAvtが約20%低下している。
これは、次のメカニズムにより説明することができる。図4にゲート幅WとMOSFETのショートチャネル特性の指標であるサブスレッショルドスイング(SS)との関係を示す。サブスレッショルドスイングは、弱反転領域で動作するMOSFETのドレインソース間電流Idsが一桁変化するのに必要なゲート電圧のことであり、値が小さいほうがショートチャネル特性は良好であることを示している。図4から、ゲート幅Wが0.3μm以下になるとサブスレッショルドスイングの値が小さく、つまりショートチャネル特性が良化することが分かる。このことから、ゲート幅Wが小さいときには、ショートチャネル特性が良化して、Avtが低下すると考えられる。
ショートチャネル特性の良化の要因は、次の2点に起因すると考えられる。
第1に、ゲート幅Wが小さくなることにより、ソースドレイン拡散層が浅くなり、ショートチャネル特性が良化したことが考えられる。第2に、図5に示すように、例えばシリコン(Si)からなる半導体基板140の上部に形成された、拡散層205と素子分離(STI)150との境界部には段差が形成される。このため、ゲート幅Wが小さくなると、拡散層205の上に形成されたゲートから印加されるゲート電界が拡散層205の上面からだけでなく、段差の側面からも印加される。これにより、ゲートの制御性が向上して、ショートチャネル特性が良化したと考えられる。これは、FinFET等のマルチゲートFETにおいてショートチャネル特性が改善することと同様のメカニズムである。さらに、段差部によるゲート幅Wの実質的な増加分ΔWの影響が、ゲート幅Wが小さい、いわゆるナロートランジスタにおいて顕著となり、Avtが低下するという効果も重畳していると考えられる。
上記のメカニズムから、第1の実施形態においては、ゲート長Lが小さいパターンの方がショートチャネルの特性改善効果は大きく、Vtミスマッチの低減効果も大きいと考えられる。ロジック回路においては、最小のゲート長Lを用いて設計することが一般的であるため、本実施形態によるVtばらつきの改善効果は大きい。また、アナログ回路においては、ゲート長Lと、相互コンダクタンスgm、出力抵抗ro及びVtミスマッチ等とを考慮して回路性能の最適化を図ることができる。
図6に、ゲート幅Wとソースドレイン拡散層の深さXsdとの比の値に対するAvtの関係を示す。図6から分かるように、ゲート幅Wは、ソースドレインを構成する拡散層の拡散深さXsdの7倍以下に設定することが望ましい。
図6から、拡散深さXsdを40nmとすると、ゲート幅Wは、7×40=280nm以下ということになる。さらに、MOSFETの微細化が進めば、拡散深さXsdは小さくなるため、ゲート幅Wはより小さくする必要がある。また、最小線幅が大きいプロセスでは、拡散深さXsdが深くなるため、ゲート幅Wは280nmより大きくても、Vtばらつきの低減効果を得ることができる。
また、図5に示したように、MOSFETの構造として、拡散層205とSTI150との境界に生じる段差の段差長(段差の深さ)ΔWが大きいほうが望ましい。例えば、段差長ΔWが片側15nmであれば、ゲート幅Wの実効幅は2×ΔW=30nmだけ増加する。このため、ゲート幅Wが300nm以下のMOSFETであれば、ゲート幅Wを10%増加したときのAvtの低減効果(5%)を得ることができる。なお、段差長ΔWは15nm以上が好ましい。また、段差長ΔWはゲート幅Wの5%以上であればよい。
また、製造プロセスにおける最小のゲート長Lに近い寸法を採用したMOSFETの場合は、段差長ΔWによるゲート電圧の制御性の向上によるショートチャネルの特性改善効果が加わるため、Avtの改善効果はさらに大きくなる。
(第1の実施形態の第1変形例)
以下、第1の実施形態の第1変形例について図7を参照しながら説明する。
以下、第1の実施形態の第1変形例について図7を参照しながら説明する。
図7においては、ペアトランジスタ200のうちの第1のトランジスタ201Aのみを表している。図7に示すように、第1変形例に係る半導体装置の第1のトランジスタ201Aは、単位MISFETのそれぞれが、ゲート幅方向に互いに分離して形成された少なくとも2つの拡散層205の上に跨るように且つ並列に配置されている。従って、総ゲート幅Wtotは、2×N×Wとなる。
このように、Vtばらつきを抑制したい単位トランジスタをゲート幅方向にも並列化することができる。
第1変形例によると、レイアウト上、ゲート長方向に制約がある場合でも、Vtばらつきを抑えた並列トランジスタを実現できる。また、並列トランジスタ中のトランジスタ同士の間の距離が離れると、これらトランジスタ同士の間で、ゲート長、ゲート幅及び酸化膜厚等にばらつきが生じる。しかしながら、第1変形例においては、このばらつきの影響を低減することが可能である。
(第1の実施形態の第2変形例)
以下、第1の実施形態の第2変形例について図8を参照しながら説明する。
以下、第1の実施形態の第2変形例について図8を参照しながら説明する。
図8においては、ペアトランジスタ200のうちの第1のトランジスタ201Bのみを表している。図8に示すように、第2変形例に係る半導体装置の第1のトランジスタ201Bは、第1の実施形態の構成に、ゲート長方向に単位トランジスタを分割してなるM個(但し、Mは2以上の整数。)の直列トランジスタ(サブトランジスタ)を組み合わせた構成である。
第2変形例によると、サブトランジスタの並列化と直列化とを組み合わせることにより、Avt(L,W)が最小となるゲート幅W及びゲート長Lを持つ第1のトランジスタ201Bを構成することができる。
また、ゲート幅Wをナロー化し、特にポケット注入を適用したトランジスタにおいては、ゲート長方向に不純物プロファイルが不均一とならないように、ゲート長Lをポケット領域におけるゲート長方向の拡散幅Lpの2倍以下とすることが望ましい。具体的には、例えばゲート長Lを100nm以下にすることが望ましい。
このように、第2変形例によると、MOSFETのVtミスマッチ及びVtばらつきの、ゲート長L及びゲート幅Wの依存性を考慮して、Avtを最小化することができる。
なお、第2変形例においても、第1変形例と同様に、ゲート幅方向に互いに分離して形成された少なくとも2つの拡散層205の上に跨るように且つ並列に配置される構成を採ってもよい。
(第2の実施形態)
以下、第2の実施形態について図9を参照しながら説明する。
以下、第2の実施形態について図9を参照しながら説明する。
図9(a)及び図9(b)に第1の実施形態に係るMOSFETを応用した基本的な差動増幅回路及びそのレイアウトの一例を示す。
図9(a)及び図9(b)に示すように、第2の実施形態に係る差動増幅回路は、P型ウェル160に構成され、一のペアを構成するN型MOSFETであるM1、M2と、N型ウェル170に構成され、他のペアを構成するP型MOSFETであるM3、M4とを有している。N型MOSFETであるM1とP型MOSFETであるM3とは直列接続され、且つ、N型MOSFETであるM2とP型MOSFETであるM4とは直列接続されている。また、P型MOSFETであるM3、M4のゲートは、N型MOSFETであるM1のドレインと接続されている。
N型MOSFETであるM1のゲートには、入力電圧vIN −が印加され、N型MOSFETであるM2のゲートには、入力電圧vIN +が印加される。N型MOSFETであるM12ドレインからは出力電圧vOUTが出力される。P型MOSFETであるM3、M4の各ソースには電源電圧VDDが印加され、N型MOSFETであるM1、M2の各ソースには接地電圧VSSが定電流源を介して印加される。
このように、第2の実施形態によると、第1の実施形態に係るVtばらつきが小さい並列トランジスタを用いているため、Vtミスマッチを大幅に抑制することができる。
このとき、入力電圧のオフセットΔVは、M1及びM2のVtミスマッチをΔVtとし、β値(=W/L×μ×Cox。但し、μは移動度であり、Coxは酸化膜容量である。)のミスマッチΔβを用いて、次の式(1)で表せる。
ΔV〜ΔVt−(Vgs−Vt)×Δβ/(2β) …(1)
ここで、Vgsはゲートソース間電圧である。
ここで、Vgsはゲートソース間電圧である。
また、カレントミラーを構成するM3及びM4の電流ミスマッチΔIは、次の式(2)で表せる。
ΔI/I〜√(4(ΔVt/(Vg−Vt))2+(Δβ/β)2) …(2)
ここで、Vgはゲート電圧である。
ここで、Vgはゲート電圧である。
上記の式(1)及び(2)から、第2の実施形態においては、並列トランジスタを用いて差動増幅回路を構成し、VtミスマッチΔVtを小さくすることにより、入力電圧のオフセットΔV、及びカレントミラーの電流ミスマッチΔIを低減することができる。
なお、Vtミスマッチの改善による回路特性の向上は、差動増幅回路に限られず、一般に特性マッチングが重要な複数のトランジスタに適用すれば、設計マージンの縮小及びチップ面積の縮小の効果を享受することができる。
このように、第2の実施形態によると、差動信号方式を採るアナログ回路におけるオフセット電圧が低減され、また、ロジック回路におけるタイミング不良が抑制されて、回路性能が向上する。その結果、周波数特性に優れ且つ低消費電力の半導体集積回路装置を実現することができる。
なお、第1及び第2の実施形態においては、トランジスタにMOSFETを例として説明したが、MOSFETに限られず、ゲート酸化膜を窒化膜等の他の絶縁膜、さらには異種の絶縁膜を積層した構造(MISFET)に置き換えたトランジスタ構造であっても、本発明は適用可能である。
本発明に係る半導体装置は、MISFETにおける閾値Vtのランダムばらつきが低減し、特に、MISFETのVtミスマッチ及びVtばらつきを抑制するレイアウト等に有用である。
140 半導体基板
150 素子分離(STI)
160 P型ウェル
170 N型ウェル
200 ペアトランジスタ
201 第1のトランジスタ
201a 単位トランジスタ
201A 第1のトランジスタ
201B 第1のトランジスタ
202 第2のトランジスタ
202a 単位トランジスタ
203 ゲート
204 コンタクト
205 拡散層
210 ペアトランジスタ
211 第1のトランジスタ
212 第2のトランジスタ
213 ゲート
214 コンタクト
215 拡散層
150 素子分離(STI)
160 P型ウェル
170 N型ウェル
200 ペアトランジスタ
201 第1のトランジスタ
201a 単位トランジスタ
201A 第1のトランジスタ
201B 第1のトランジスタ
202 第2のトランジスタ
202a 単位トランジスタ
203 ゲート
204 コンタクト
205 拡散層
210 ペアトランジスタ
211 第1のトランジスタ
212 第2のトランジスタ
213 ゲート
214 コンタクト
215 拡散層
Claims (10)
- それぞれが半導体基板に形成され、ソースドレインを構成する拡散層及び該拡散層の上に形成されたゲートを有し、且つ互いに並列接続された複数の単位MISFETから構成される複数のMISFETを含み、
前記MISFET同士の間の閾値電圧のばらつきの標準偏差は、前記各MISFETにおける前記単位MISFETのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一のチャネル面積を有する単一のMISFET同士の間の閾値電圧のばらつきの標準偏差よりも小さいことを特徴とする半導体装置。 - 前記各単位MISFETのゲート幅は、前記拡散層の拡散深さの7倍以下であることを特徴とする請求項1に記載の半導体装置。
- 前記各単位MISFETのゲート幅は、300nm以下であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記拡散層は、その周囲を素子分離領域によって囲まれており、
前記拡散層の表面と、前記素子分離領域における前記拡散層との境界部の表面とがなす段差の深さは、前記単位MISFETのゲート幅の5%以上であることを特徴とする請求項1〜3のうちのいずれか1項に記載の半導体装置。 - 前記拡散層は、その周囲を素子分離領域によって囲まれており、
前記拡散層の表面と、前記素子分離領域における前記拡散層との境界部の表面とがなす段差の深さは、15nm以上であることを特徴とする請求項1〜4のうちのいずれか1項に記載の半導体装置。 - 前記複数のMISFETは偶数個が含まれており、
偶数の前記MISFETのうちの2つのMISFETにより、アナログ回路のペアトランジスタが構成されていることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体装置。 - 前記複数の単位MISFETは、1つの前記拡散層の上に並列に配置されていることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体装置。
- 前記複数の単位MISFETのそれぞれは、ゲート幅方向に互いに分離して形成された少なくとも2つの前記拡散層の上に跨るように且つ並列に配置されていることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体装置。
- 前記複数の単位MISFETのそれぞれは、ゲート長方向に互いに直列接続された複数のサブMISFETからなることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体装置。
- 前記複数のサブMISFETは、ゲート幅方向に並列接続されていることを特徴とする請求項9に記載の半導体装置。
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