JPH07183345A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07183345A JPH07183345A JP5326667A JP32666793A JPH07183345A JP H07183345 A JPH07183345 A JP H07183345A JP 5326667 A JP5326667 A JP 5326667A JP 32666793 A JP32666793 A JP 32666793A JP H07183345 A JPH07183345 A JP H07183345A
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- circuit pattern
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【目的】同一半導体基板上に形成された、本体回路パタ
ーンと本体回路パターンを構成する素子・要素の特性評
価を目的とするテスト回路パターンの微細加工精度を等
しくする。 【構成】テスト回路パターン内のチェックパターン２と
それに伴うダミーパターン３ａ〜３ｆの全てを囲む周辺
ダミーパターン４ａを設ける。これにより、チェックパ
ターン２と本体回路パターン内に同じマイクロローディ
ング効果が起こり、双方の微細加工精度が等しくなる。
ーンと本体回路パターンを構成する素子・要素の特性評
価を目的とするテスト回路パターンの微細加工精度を等
しくする。 【構成】テスト回路パターン内のチェックパターン２と
それに伴うダミーパターン３ａ〜３ｆの全てを囲む周辺
ダミーパターン４ａを設ける。これにより、チェックパ
ターン２と本体回路パターン内に同じマイクロローディ
ング効果が起こり、双方の微細加工精度が等しくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ダミーパターンを有する特性評価用のテスト回路パター
ンに関する。
ダミーパターンを有する特性評価用のテスト回路パター
ンに関する。
【０００２】
【従来の技術】半導体装置では、ローディング効果を抑
制するために、パターン未形成領域及びテスト回路パタ
ーン内にダミーパターンを配置することが一般的であ
る。
制するために、パターン未形成領域及びテスト回路パタ
ーン内にダミーパターンを配置することが一般的であ
る。
【０００３】ローディング効果とはパターン密度の違い
によってフォトレジスト・エッチング・イオン注入等の
製造工程での微細加工精度が異なる現象である。また、
テトト回路パターンとは、本体回路パターンを構成する
各種素子・要素の基本単位の１個ないし複数個から成る
チェックパターンと測定用針立てパッド・その他配線な
どで構成され、本体回路パターン内での各種素子・要素
の実特性をモニターするためのものである。半導体装置
の製造では、半導体基板上に本体回路パターンの含まれ
る本体チップを配列形成する。半導体基板と本体チップ
の形状の違い、配列形成された本体チップを分離する領
域が必要であることから、半導体基板上には本体チップ
領域と本体チップ未形成領域ができる。また、本体チッ
プ内も、装置仕様および後工程起因の使用を満たし、か
つパターン密度を均一にするよう本体回路パターンを設
計・レイアウトすることは極めて困難であるので、パタ
ーン未形成領域およびパターンの密度差が生じる。そこ
で、ダミーパターンを用いてパターン密度を均一にるこ
とが一般的に行なわれている。
によってフォトレジスト・エッチング・イオン注入等の
製造工程での微細加工精度が異なる現象である。また、
テトト回路パターンとは、本体回路パターンを構成する
各種素子・要素の基本単位の１個ないし複数個から成る
チェックパターンと測定用針立てパッド・その他配線な
どで構成され、本体回路パターン内での各種素子・要素
の実特性をモニターするためのものである。半導体装置
の製造では、半導体基板上に本体回路パターンの含まれ
る本体チップを配列形成する。半導体基板と本体チップ
の形状の違い、配列形成された本体チップを分離する領
域が必要であることから、半導体基板上には本体チップ
領域と本体チップ未形成領域ができる。また、本体チッ
プ内も、装置仕様および後工程起因の使用を満たし、か
つパターン密度を均一にするよう本体回路パターンを設
計・レイアウトすることは極めて困難であるので、パタ
ーン未形成領域およびパターンの密度差が生じる。そこ
で、ダミーパターンを用いてパターン密度を均一にるこ
とが一般的に行なわれている。
【０００４】テスト回路パターン内にダミーパターンを
配置する実施例としては実開昭６３−１００８３７号公
報があり、該公報における図１、すなわちその実施例を
示す図を表したものが図９であり、トランジスタテスト
回路パターンの平面構成図を示している。図９におい
て、１は拡散領域であり、かかる領域に形成されたトラ
ンジスタのゲート電極がゲート電極チェックパターン２
である。かかるゲート電極チェックパターン２はコンタ
クト５ａを通じて電極パッド６ａに接続されている。ま
た、拡散領域１はコンタクト５ｂおよび５ｃを通じて電
極パッド６ｂおよび６ｃに接続されている。図９ではゲ
ート電極チェックパターン２の両脇にダミーパターン３
ａ〜３ｆが形成されており、これによってかかるテスト
回路パターンのパターン密度を本体回路パターンのそれ
と等しくしている。
配置する実施例としては実開昭６３−１００８３７号公
報があり、該公報における図１、すなわちその実施例を
示す図を表したものが図９であり、トランジスタテスト
回路パターンの平面構成図を示している。図９におい
て、１は拡散領域であり、かかる領域に形成されたトラ
ンジスタのゲート電極がゲート電極チェックパターン２
である。かかるゲート電極チェックパターン２はコンタ
クト５ａを通じて電極パッド６ａに接続されている。ま
た、拡散領域１はコンタクト５ｂおよび５ｃを通じて電
極パッド６ｂおよび６ｃに接続されている。図９ではゲ
ート電極チェックパターン２の両脇にダミーパターン３
ａ〜３ｆが形成されており、これによってかかるテスト
回路パターンのパターン密度を本体回路パターンのそれ
と等しくしている。
【０００５】また特に、ローディング効果の影響が大き
いのが、テスト回路パターンにおいてである。テスト回
路パターンはその大きさなどから比較的広いパターン未
形成領域に配置される。また、テスト回路パターンは測
定用針立てパッド・その他配線の占める割合が極めて高
く、チェックパターンの数十倍〜数百倍になることが一
般的である。そのため、チェックパターンは極めてパタ
ーン密度の低い領域に配置されるのでローディング効果
が極めて大きくなり、本体回路パターンとの微細加工精
度が著しく異なってしまう。そこで、パターン未形成領
域だけでなく、テスト回路パターンの、特にチェックパ
ターンの周辺にダミーパターンを配置することは重要で
ある。
いのが、テスト回路パターンにおいてである。テスト回
路パターンはその大きさなどから比較的広いパターン未
形成領域に配置される。また、テスト回路パターンは測
定用針立てパッド・その他配線の占める割合が極めて高
く、チェックパターンの数十倍〜数百倍になることが一
般的である。そのため、チェックパターンは極めてパタ
ーン密度の低い領域に配置されるのでローディング効果
が極めて大きくなり、本体回路パターンとの微細加工精
度が著しく異なってしまう。そこで、パターン未形成領
域だけでなく、テスト回路パターンの、特にチェックパ
ターンの周辺にダミーパターンを配置することは重要で
ある。
【０００６】パターン未形成領域にダミーパターンを配
置する実施例としては特開平１−２５１６３１号公報が
ある。この実施例においては、ウェハー面内全体及び本
体チップ内全体のパターン密度をダミーパターンとテス
ト回路パターンを用いることで均一にし、ローディング
効果の抑制をはかっている。
置する実施例としては特開平１−２５１６３１号公報が
ある。この実施例においては、ウェハー面内全体及び本
体チップ内全体のパターン密度をダミーパターンとテス
ト回路パターンを用いることで均一にし、ローディング
効果の抑制をはかっている。
【０００７】
【発明が解決しようとする課題】発明が解決しようとす
る課題を図を用いて説明する。図１０は従来例を示す図
９からチェックパターン部のみを抜き出した図である。
る課題を図を用いて説明する。図１０は従来例を示す図
９からチェックパターン部のみを抜き出した図である。
【０００８】半導体装置の微細化、特にハーフミクロン
のデザインルームに至って、マイクロローディング効果
と言われる現象が顕在化してきた。
のデザインルームに至って、マイクロローディング効果
と言われる現象が顕在化してきた。
【０００９】マイクロローディグ効果はドライエッチン
グ時に現れる現象である。ドライエッチングの過程は、
エッチャントの被エッチング物質への吸着→エッチャン
トと被エッチング物質の反応→反応生成物の解離→反応
生成物の蒸発の一連の過程が同時進行する。半導体装置
の微細化にともない、ドライエッチングの異方性がより
求められるため、エッチャントの蒸気圧と基板へのバイ
アスは増大する。そのため、従来ならば容易に蒸発して
いた反応生成物が情報からのエッチャントの高圧力によ
り被エッチング領域に滞留し、エッチャントの被エッチ
ング物質への吸着を妨げる。これをマイクロローディン
グ効果と呼び、アンダーエッチ・ボーイング等の異常を
引き起こす。
グ時に現れる現象である。ドライエッチングの過程は、
エッチャントの被エッチング物質への吸着→エッチャン
トと被エッチング物質の反応→反応生成物の解離→反応
生成物の蒸発の一連の過程が同時進行する。半導体装置
の微細化にともない、ドライエッチングの異方性がより
求められるため、エッチャントの蒸気圧と基板へのバイ
アスは増大する。そのため、従来ならば容易に蒸発して
いた反応生成物が情報からのエッチャントの高圧力によ
り被エッチング領域に滞留し、エッチャントの被エッチ
ング物質への吸着を妨げる。これをマイクロローディン
グ効果と呼び、アンダーエッチ・ボーイング等の異常を
引き起こす。
【００１０】マイクロローディング効果は、被エッチン
グ領域がパターン領域により、微細なスペースをもって
閉じられていると発生する。本体回路パターン内部の被
エッチング領域は、回路パターンの最外周部を除けば回
路パターンによって閉じられているとみなせるためロー
ディング効果が発生するが、従来のダミーパターンを有
するテスト回路パターンの被エッチング領域は、図１０
の８ａ〜８ｄに示す開放端からパターン未形成領域に広
がっているためローディング効果が発生しない。このた
め、テスト回路パターンは本体回路パターンに比べオー
バーエッチとなり、パターン寸法・形状が本体回路パタ
ーンとは異なってしまう。
グ領域がパターン領域により、微細なスペースをもって
閉じられていると発生する。本体回路パターン内部の被
エッチング領域は、回路パターンの最外周部を除けば回
路パターンによって閉じられているとみなせるためロー
ディング効果が発生するが、従来のダミーパターンを有
するテスト回路パターンの被エッチング領域は、図１０
の８ａ〜８ｄに示す開放端からパターン未形成領域に広
がっているためローディング効果が発生しない。このた
め、テスト回路パターンは本体回路パターンに比べオー
バーエッチとなり、パターン寸法・形状が本体回路パタ
ーンとは異なってしまう。
【００１１】このように、従来技術のテスト回路パター
ンでは本体回路パターンと微細加工精度が異なってしま
うため、このようなテスト回路パターンによっては正確
なテストを行うことができなかった。
ンでは本体回路パターンと微細加工精度が異なってしま
うため、このようなテスト回路パターンによっては正確
なテストを行うことができなかった。
【００１２】従って、本発明はテスト回路パターンと本
体回路パターンの微細加工精度が等しい半導体装置を提
供することを目的とする。
体回路パターンの微細加工精度が等しい半導体装置を提
供することを目的とする。
【００１３】
【課題を解決するための手段】本発明による半導体装置
では、テスト回路パターンの全体を囲む周辺ダミーパタ
ーンが設けられている。かかる周辺ダミーパターンは、
チェックパターンの形状や、ダミーパターンとチェック
パターンとの位置関係によって生じる開放端から、ドラ
イエッチング時に生成する反応生成物が容易に各パター
ン間から開放されるのを阻害するように形成される。す
なわち、チェックパターンの近傍にダミーパターンが設
けられ、チェックパターンとダミーパターンとの間にす
き間が存在する場合にはチェックパターン及びダミーパ
ターンの全体を周辺ダミーパターンによって囲む。かか
る周辺ダミーパターンは本体回路パターン内のパターン
間隔と等しい間隔をもってテスト回路パターンを囲んで
いる。
では、テスト回路パターンの全体を囲む周辺ダミーパタ
ーンが設けられている。かかる周辺ダミーパターンは、
チェックパターンの形状や、ダミーパターンとチェック
パターンとの位置関係によって生じる開放端から、ドラ
イエッチング時に生成する反応生成物が容易に各パター
ン間から開放されるのを阻害するように形成される。す
なわち、チェックパターンの近傍にダミーパターンが設
けられ、チェックパターンとダミーパターンとの間にす
き間が存在する場合にはチェックパターン及びダミーパ
ターンの全体を周辺ダミーパターンによって囲む。かか
る周辺ダミーパターンは本体回路パターン内のパターン
間隔と等しい間隔をもってテスト回路パターンを囲んで
いる。
【００１４】
【実施例】本発明の実施例を図面を用いて説明する。図
１は本発明の第１の実施例で、トランジスタテスト回路
パターンを示す図であり、従来例として示した図９のテ
スト回路パターンに対して本発明を適用したものであ
る。図９に示すテスト回路パターンと同一の部分には同
一の符号を付して説明を省略する。本実施例では、ゲー
ト電極チェックパターン２およびダミーパターン３ａ〜
３ｆが、周辺ダミーパターン４ａによって囲まれてお
り、かかる周辺ダミーパターン４ａとゲート電極チェッ
クパターン２およびダミーパターン３ａ〜３ｆとの間隔
は本体回路パターン内のパターン間隔と等しい間隔であ
る。すなわち、ゲート電極チェックパターン２とダミー
パターン３ａおよび３ｄとの間隔や、ゲート電極チェッ
クパターン２と周辺ダミーパターン４ａとの間隔は、本
体回路パターン内のパターン間隔と同一である。
１は本発明の第１の実施例で、トランジスタテスト回路
パターンを示す図であり、従来例として示した図９のテ
スト回路パターンに対して本発明を適用したものであ
る。図９に示すテスト回路パターンと同一の部分には同
一の符号を付して説明を省略する。本実施例では、ゲー
ト電極チェックパターン２およびダミーパターン３ａ〜
３ｆが、周辺ダミーパターン４ａによって囲まれてお
り、かかる周辺ダミーパターン４ａとゲート電極チェッ
クパターン２およびダミーパターン３ａ〜３ｆとの間隔
は本体回路パターン内のパターン間隔と等しい間隔であ
る。すなわち、ゲート電極チェックパターン２とダミー
パターン３ａおよび３ｄとの間隔や、ゲート電極チェッ
クパターン２と周辺ダミーパターン４ａとの間隔は、本
体回路パターン内のパターン間隔と同一である。
【００１５】次に、本実施例が示すテスト回路パターン
の形成方法を図面を用いて説明する。まず、図２に示す
ように、半導体基板上に素子分離のためのフィールド酸
化膜を形成し、かかるフィールド酸化膜によって規定さ
れる領域にイオン注入等を行い、拡散領域１が形成され
る。つづいて全面に絶縁膜を形成した後、さらにゲート
電極膜が前面に形成される。かかるゲート電極膜にレジ
ストを塗布し、ゲート電極チェックパターン２、ダミー
パターン３ａ〜３ｆおよび周辺ダミーパターン４ａをパ
ターニングしたものが図３である。図３において、パタ
ーニングされたゲート電極チェックパターン２およびダ
ミーパターン３ａ〜３ｆのパターン間隔は、本体回路パ
ターン内のパターン間隔と等しい。さらに、これらゲー
ト電極チェックパターン２およびダミーパターン３ａ〜
３ｆそれぞれと、周辺ダミーパターン４ａとの間隔も本
体回路パターン内のパターン間隔と等しい。これによっ
てテスト回路パターンのパターン密度と本体回路パター
ンのパターン密度とが等しくなっている。つづいてレジ
ストを除去し、全面に層間絶縁膜を形成した後、ゲート
電極チェックパターン２の一部を露出させるコンタクト
ホール５ａ、拡散領域の一部を露出させるコンタクトホ
ール５ｂおよび５ｃを形成したものが図４である。図１
はこのようにして形成されたテスト回路パターンに電極
を設けたものであり、電極パッド６ａはコンタクトホー
ル５ａを通じてゲート電極チェックパターン２に接続さ
れ、電極パッド６ｂおよび６ｃはそれぞれコンタクトホ
ール５ｂおよびコンタクトホール５ｃを通じて拡散領域
１に接続されている。以上のように本実施例において
は、ゲート電極チェックパターン２の両側にダミーパタ
ーン３ａ〜３ｆを設けて、テスト回路パターンのパター
ン密度と本体回路パターンのパターン密度とを等しくす
るだけではなく、これらパターンを取り囲むように周辺
ダミーパターン４ａを設けることにより、ゲート電極チ
ェックパターン２やダミーパターン３ａ〜３ｆによって
生じる開放端からエッチング時に生成される反応生成物
が逃げにくくなり、テスト回路パターンと本体回路パタ
ーンとが同一の条件となるため、テスト回路パターンに
おいても本体回路パターンと同程度のマイクロローディ
ング効果が発生し、テスト回路パターンと本体回路パタ
ーンの微細加工精度が等しくなる。
の形成方法を図面を用いて説明する。まず、図２に示す
ように、半導体基板上に素子分離のためのフィールド酸
化膜を形成し、かかるフィールド酸化膜によって規定さ
れる領域にイオン注入等を行い、拡散領域１が形成され
る。つづいて全面に絶縁膜を形成した後、さらにゲート
電極膜が前面に形成される。かかるゲート電極膜にレジ
ストを塗布し、ゲート電極チェックパターン２、ダミー
パターン３ａ〜３ｆおよび周辺ダミーパターン４ａをパ
ターニングしたものが図３である。図３において、パタ
ーニングされたゲート電極チェックパターン２およびダ
ミーパターン３ａ〜３ｆのパターン間隔は、本体回路パ
ターン内のパターン間隔と等しい。さらに、これらゲー
ト電極チェックパターン２およびダミーパターン３ａ〜
３ｆそれぞれと、周辺ダミーパターン４ａとの間隔も本
体回路パターン内のパターン間隔と等しい。これによっ
てテスト回路パターンのパターン密度と本体回路パター
ンのパターン密度とが等しくなっている。つづいてレジ
ストを除去し、全面に層間絶縁膜を形成した後、ゲート
電極チェックパターン２の一部を露出させるコンタクト
ホール５ａ、拡散領域の一部を露出させるコンタクトホ
ール５ｂおよび５ｃを形成したものが図４である。図１
はこのようにして形成されたテスト回路パターンに電極
を設けたものであり、電極パッド６ａはコンタクトホー
ル５ａを通じてゲート電極チェックパターン２に接続さ
れ、電極パッド６ｂおよび６ｃはそれぞれコンタクトホ
ール５ｂおよびコンタクトホール５ｃを通じて拡散領域
１に接続されている。以上のように本実施例において
は、ゲート電極チェックパターン２の両側にダミーパタ
ーン３ａ〜３ｆを設けて、テスト回路パターンのパター
ン密度と本体回路パターンのパターン密度とを等しくす
るだけではなく、これらパターンを取り囲むように周辺
ダミーパターン４ａを設けることにより、ゲート電極チ
ェックパターン２やダミーパターン３ａ〜３ｆによって
生じる開放端からエッチング時に生成される反応生成物
が逃げにくくなり、テスト回路パターンと本体回路パタ
ーンとが同一の条件となるため、テスト回路パターンに
おいても本体回路パターンと同程度のマイクロローディ
ング効果が発生し、テスト回路パターンと本体回路パタ
ーンの微細加工精度が等しくなる。
【００１６】次に、本発明の第２の実施例を図面を用い
て説明する。第２の実施例は、グランド配線オープンチ
ェックパターンに本発明を適用したもので、その平面図
が図５である。グランド配線オープンチェックパターン
においては、図１におけるダミーパターン３ａ〜３ｆに
相当するパターンは形成されていないが、図６に示すよ
うに、もともとこのようなパターンにおいては折り曲げ
られたパターンの形状から、必然的に開放端８ｅ〜８ｌ
が存在することとなるので、従来例である図９の場合と
同様にかかる開放端の存在によって本体回路パターンと
同様のローディング効果が発生しない。第２の実施例に
おいては、図５に示す通りグランド配線チェックパター
ン７全体を周辺ダミーパターン４ｂが取り囲んでおり、
第１の実施例と同様、エッチング時に生成する反応生成
物が開放端から逃げにくくなり、本体回路パターンと同
程度のマイクロローディング効果が発生する。
て説明する。第２の実施例は、グランド配線オープンチ
ェックパターンに本発明を適用したもので、その平面図
が図５である。グランド配線オープンチェックパターン
においては、図１におけるダミーパターン３ａ〜３ｆに
相当するパターンは形成されていないが、図６に示すよ
うに、もともとこのようなパターンにおいては折り曲げ
られたパターンの形状から、必然的に開放端８ｅ〜８ｌ
が存在することとなるので、従来例である図９の場合と
同様にかかる開放端の存在によって本体回路パターンと
同様のローディング効果が発生しない。第２の実施例に
おいては、図５に示す通りグランド配線チェックパター
ン７全体を周辺ダミーパターン４ｂが取り囲んでおり、
第１の実施例と同様、エッチング時に生成する反応生成
物が開放端から逃げにくくなり、本体回路パターンと同
程度のマイクロローディング効果が発生する。
【００１７】図７および図８は、本発明の第２の実施例
が示すテスト回路パターンの形成方法を示す図であり、
かかる図を用い、順を追って形成方法を説明する。ま
ず、フィールド酸化膜等の層間絶縁膜が形成されたチッ
プ上の全面にグランド配線膜を形成する。かかるグラン
ド配線膜にレジストを塗布し、グランド配線チェックパ
ターン７および周辺ダミーパターン４ｂをパターニング
したものが図７である。図７において、パターニングさ
れたグランド配線チェックパターン７と、周辺ダミーパ
ターン４ｂとの間隔は本体回路パターン内のパターン間
隔と等しい。このため、テスト回路パターンのパターン
密度と本体回路パターンのパターン密度とが等しくなっ
ている。つづいてレジストを除去し、全面に層間絶縁膜
を形成した後、グランド配線チェックパターン７の両端
を露出させるコンタクトホール５ｄおよび５ｅを形成し
たものが図８である。図５はこのようにして形成された
テスト回路パターンに電極を設けたものであり、電極パ
ッド６ｄはコンタクトホール５ｄを通じてグランド配線
チェックパターン７の一端に接続され、電極パッド６ｅ
はコンタクトホール５ｅを通じてグランド配線チェック
パターン７の他端の接続されている。以上のように本実
施例においては、グランド配線チェックパターン７を取
り囲むように周辺ダミーパターン４ｂを設けることによ
り、グランド配線チェックパターン７の折り曲げられた
形状によって必然的に生じる開放端８ｅ〜８ｌからエッ
チング時に生成される反応生成物が逃げにくくなり、第
１の実施例の場合と同様に、テスト回路パターンと本体
回路パターンとが同一の条件となるため、テスト回路パ
ターンにおいても本体回路パターンと同程度のマイクロ
ローディング効果が発生し、テスト回路パターンと本体
回路パターンの微細加工精度が等しくなる。
が示すテスト回路パターンの形成方法を示す図であり、
かかる図を用い、順を追って形成方法を説明する。ま
ず、フィールド酸化膜等の層間絶縁膜が形成されたチッ
プ上の全面にグランド配線膜を形成する。かかるグラン
ド配線膜にレジストを塗布し、グランド配線チェックパ
ターン７および周辺ダミーパターン４ｂをパターニング
したものが図７である。図７において、パターニングさ
れたグランド配線チェックパターン７と、周辺ダミーパ
ターン４ｂとの間隔は本体回路パターン内のパターン間
隔と等しい。このため、テスト回路パターンのパターン
密度と本体回路パターンのパターン密度とが等しくなっ
ている。つづいてレジストを除去し、全面に層間絶縁膜
を形成した後、グランド配線チェックパターン７の両端
を露出させるコンタクトホール５ｄおよび５ｅを形成し
たものが図８である。図５はこのようにして形成された
テスト回路パターンに電極を設けたものであり、電極パ
ッド６ｄはコンタクトホール５ｄを通じてグランド配線
チェックパターン７の一端に接続され、電極パッド６ｅ
はコンタクトホール５ｅを通じてグランド配線チェック
パターン７の他端の接続されている。以上のように本実
施例においては、グランド配線チェックパターン７を取
り囲むように周辺ダミーパターン４ｂを設けることによ
り、グランド配線チェックパターン７の折り曲げられた
形状によって必然的に生じる開放端８ｅ〜８ｌからエッ
チング時に生成される反応生成物が逃げにくくなり、第
１の実施例の場合と同様に、テスト回路パターンと本体
回路パターンとが同一の条件となるため、テスト回路パ
ターンにおいても本体回路パターンと同程度のマイクロ
ローディング効果が発生し、テスト回路パターンと本体
回路パターンの微細加工精度が等しくなる。
【００１８】
【発明の効果】以上説明したように本発明は、チェック
パターン全てを囲むダミーパターンを配することで、本
体回路内パターンと同じマイクロローディング効果を起
こし、本体回路パターンとチェックパターンの微細加工
精度が等しくなるという効果を有する。
パターン全てを囲むダミーパターンを配することで、本
体回路内パターンと同じマイクロローディング効果を起
こし、本体回路パターンとチェックパターンの微細加工
精度が等しくなるという効果を有する。
【００１９】これにより、本体回路パターンとチェック
パターンとの出来上りパターン寸法差は従来では０．１
μ程度であったが本発明の適用された第１及び第２の実
施例ではともに０．０２μ以内となり、正確なテストを
行うことができる。
パターンとの出来上りパターン寸法差は従来では０．１
μ程度であったが本発明の適用された第１及び第２の実
施例ではともに０．０２μ以内となり、正確なテストを
行うことができる。
【図１】本発明の一実施例を示す平面図。
【図２】図１の一製造工程を示す図。
【図３】図１の他の一製造工程を示す図。
【図４】図１のさらに他の一製造工程を示す図。
【図５】本発明の第２の実施例を示す平面図。
【図６】図５の一部を示す図。
【図７】図５の一製造工程を示す図。
【図８】図５の他の一製造工程を示す図。
【図９】従来例を示す図。
【図１０】図９の一部を示す図。
１ 拡散領域 ２ ゲート電極チェックパターン ３ａ〜３ｆ ダミーパターン ４ａ，４ｂ 周辺ダミーパターン ５ａ〜５ｅ コンタクト ６ａ〜６ｅ 電極パッド ７ ＧＮＤ配線チェックパターン ８ａ〜８ｌ 開放端
Claims (3)
- 【請求項１】 本体回路パターンと共に形成され前記本
体回路パターン内の素子の特性評価に用いられるチェッ
クパターンと、前記チェックパターンと同一平面上で前
記チェックパターンの周囲を囲むように形成された周辺
ダミーパターンとを有し、前記チェックパターンと周辺
ダミーパターンとの間隔が本体回路パターン内のパター
ン間隔と等しいことを特徴とする半導体装置。 - 【請求項２】 前記周辺ダミーパターンは、前記チェッ
クパターンと同一平面上に形成され前記チェックパター
ンの周辺に前記本体回路パターン内のパターン列と等し
く配列されたダミーパターンをさらに囲むように形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記チェックパターンが、本体回路パタ
ーンの形成されないパターン未形成領域に形成されてい
ることを特徴とする請求項１または２記載の半導体装
置。
Priority Applications (2)
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|---|---|---|---|
| JP5326667A JPH07183345A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
| US08/648,716 US5598010A (en) | 1993-12-24 | 1996-05-16 | Semiconductor integrated circuit device having dummy pattern effective against micro loading effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326667A JPH07183345A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Publications (1)
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| JPH07183345A true JPH07183345A (ja) | 1995-07-21 |
Family
ID=18190326
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JPH07183345A (ja) |
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