JP3708037B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、周期性のあるライン・アンド・スペースのパターン群を有する半導体装置に関する。特に、周期性のあるライン・アンド・スペースのパターン群にこの周期性を有しないパターンが隣接する部分を持つ半導体装置に関する。
【０００２】
【従来の技術】
半導体装置である記憶装置は、メモリセルトランジスタと選択トランジスタを有している。メモリセルトランジスタと選択トランジスタは、それぞれゲート配線を有している。図１０に上面図を示すように、メモリセルトランジスタのゲート配線ＷＬ２１乃至ＷＬ２４は、周期性を持って、等しい幅と等しい間隔で配置されている。そして、メモリセルトランジスタのゲート配線ＷＬ２１乃至ＷＬ２４は、周期的に配置された配線パターン群３１を形成している。選択トランジスタのゲート配線ＳＧ０は、ゲート配線ＷＬ２１に隣接するように、ゲート配線ＷＬ２１と平行に配置されている。コンタクトプラグ３が、ゲート配線ＳＧ０に隣接するように配置される。コンタクトプラグ３は、半導体基板あるいはウェルの電位を制御する。このため、プラグ３の下には、アクティブエリア４が設けられている。アクティブエリア４の周囲には、素子分離領域５（ＳＴＩもしくはＬＯＣＯＳ）が設けられている。アクティブエリア４は、素子分離領域５でそれぞれに分離される素子領域のことである。これらの配線パターン群３１、ゲート配線ＳＧ０とコンタクトプラグ３を隣接して配置するのは、この半導体装置のチップの面積を最小化するためである。
【０００３】
さらに、このチップの面積を最小化するために、アクティブエリア４の上に、ゲート配線ＳＧ０が重ねられて配置される。しかし、アクティブエリア４と素子分離領域５との界面の上にゲート配線ＳＧ０が配置される。この界面においては、アクティブエリア４や素子分離領域５と比べて、頻度は少ないものの欠陥が生じ易い。そして、この欠陥の上にゲート配線ＳＧ０が配置されると、ゲート配線ＳＧ０とウェルの間でリーク電流が流れ、半導体装置がデバイス不良となる可能性が高い。
【０００４】
【発明が解決しようとする課題】
本発明は上記の問題に鑑みて為されたものであり、その目的とするところは、リーク電流の少ない、かつ、集積度の高い半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、第１の方向に一定の間隔で配置され、第１の幅を有する複数の線状のパターンから成る第１のパターン群と、
第１の方向に第１のパターン群から一定の距離を離して配置され、第１の幅と異なる第２の幅を有する第２のパターンと、
第２のパターンと同じ側の第１の方向に、第１のパターン群から一定の距離を離して配置され、第２の幅を有する第３のパターンと、
第１の方向に第１のパターン群から一定の距離を離して配置され、第２と第３のパターンの間に配置された第４のパターンを有する半導体装置にある。
【０００６】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【０００７】
（第１の実施の形態）
図１１に、第１の実施の形態に係る半導体装置の上方からの透視図を示す。従来の技術に記載した図１０の半導体装置では、アクティブエリア４と素子分離領域５との界面の上にゲート配線ＳＧ０が配置されていた。しかし、第１の実施の形態に係る半導体装置では、図１１（ａ）（ｂ）に示すように、ゲート配線ＳＧ０とウェルの間でリーク電流が流れないように、アクティブエリア４と素子分離領域５との界面の上にゲート配線ＳＧ０を配置していない。
【０００８】
図１１（ａ）と図１１（ｂ）に示す半導体装置は、メモリセルトランジスタと選択トランジスタを有している。メモリセルトランジスタと選択トランジスタは、それぞれゲート配線を有している。メモリセルトランジスタのゲート配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４は、周期性を持って、等しい幅と等しい間隔で配置されている。そして、ゲート配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４は、周期的に配置された配線パターン群３２と３３を形成している。選択トランジスタのゲート配線ＳＧ１とＳＧ２は、２つに分けられ、ゲート配線ＷＬ３１あるいはＷＬ４１に隣接するように、ゲート配線ＷＬ３１、ＷＬ４１と平行に配置されている。ゲート配線ＳＧ１とＳＧ２は、一直線上に配置される。ゲート配線ＳＧ１とＳＧ２の間には隙間が設けられる。
【０００９】
コンタクトプラグ３とアクティブエリア４の配線パターンの群３２あるいは３３に対する位置関係は、図１０のコンタクトプラグ３とアクティブエリア４の配線パターンの群３１に対する位置関係と同じである。
【００１０】
ゲート配線ＳＧ１とＳＧ２の間の隙間の幅は、アクティブエリア４の幅より広い。このことにより、アクティブエリア４の上にはゲート配線ＳＧ１とＳＧ２は配置されない。従って、ゲート配線ＳＧ１、ＳＧ２とウェルの間でリーク電流が流れることはない。
【００１１】
しかし、第１の実施の形態の半導体装置では、規則正しく周期性を持った寸法のライン・アンド・スペースで配置された配線パターンＷＬ３１乃至ＷＬ３４またはＷＬ４１乃至ＷＬ４４に、不連続部分を持つ配線ＳＧ１とＳＧ２が隣接する場合、配線ＳＧ１、ＳＧ２の不連続部分の影響を受けて周期性を持った配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４の寸法がばらつくことがある。
【００１２】
このばらつきは、配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４のパターン形成の為のリソグラフィ時の露光における光の散乱などの影響によるものである。この寸法のばらつきにより、セル特性のばらつくばかりか、隣り合ったゲート配線ＷＬ３１乃至ＷＬ３４同士やＷＬ４１乃至ＷＬ４４同士のショートもしくはオープンにより、半導体装置に不良が発生する場合があった。
【００１３】
配線パターンＷＬ３１では、図１１（ａ）に示すように、配線パターンＳＧ１、ＳＧ２が近接して配置される部分の線幅より、配線パターンＳＧ１、ＳＧ２が近接して配置されない部分の線幅が太くなる場合が認められた。
【００１４】
一方、配線パターンＷＬ４１では、図１１（ｂ）に示すように、配線パターンＳＧ１、ＳＧ２が近接して配置される部分の線幅より、配線パターンＳＧ１、ＳＧ２が近接して配置されない部分の線幅が細くなる場合が認められた。このとき、配線パターンＷＬ４２とＷＬ４３では、配線パターンＳＧ１、ＳＧ２が近接して配置される部分の線幅より、配線パターンＳＧ１、ＳＧ２が近接して配置されない部分の線幅が太くなることが認められた。場合によっては、配線パターンＷＬ４２とＷＬ４３のショートが観察されることがあった。
【００１５】
これらの、線幅の変動は、配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の線幅が、配線パターンＳＧ１、ＳＧ２の配置位置によって、敏感に変動しているものと考えられた。また、配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の線幅は、これらの配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の露光時の、露光量の変動と、フォーカス（焦点位置）の変動によって、敏感に変動しているものと考えられた。
【００１６】
露光量を変動させる要因としては、照度のばらつきや、レジストや反射防止膜の膜厚のばらつき等が考えられる。フォーカスを変動させる要因としては、ウェーハ平坦度、レンズ収差、焦点位置の合わせ誤差等のばらつきが考えられる。これらのばらつきは多少なりとも存在すると考えられる。これらのばらつきによる露光量とフォーカスの変動に対して、配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の線幅が大きく変動しないことが望まれた。
【００１７】
（第２の実施の形態）
第２の実施の形態の半導体装置は、メモリセルトランジスタと選択トランジスタを有している。図１（ａ）に示すように、メモリセルトランジスタは、ゲート配線ＷＬ１乃至ＷＬ４を有している。選択トランジスタは、ゲート配線ＳＧ１とＳＧ２を有している。ゲート配線ＷＬ１乃至ＷＬ４は、周期性を持って、ほぼ等しい幅と等しい間隔で配置されている。そして、ゲート配線ＷＬ１乃至ＷＬ４は、周期的に配置された配線パターン群１を形成している。選択トランジスタのゲート配線ＳＧ１とＳＧ２は、ほぼ同一の直線上に、間にダミーパターンをはさんで離間して、ゲート配線ＷＬ１に隣接するように、ゲート配線ＷＬ１と平行に配置されている。ゲート配線ＳＧ１とＳＧ２の線幅は、ゲート配線ＷＬ１乃至ＷＬ４の線幅と異なり、太い。
【００１８】
コンタクトプラグ３とアクティブエリア４の配線パターンの群１に対する位置関係は、図１０のコンタクトプラグ３とアクティブエリア４の配線パターンの群３１に対する位置関係と同じである。このことにより、図１０と同様の半導体装置の微細化が達成できる。
【００１９】
ゲート配線ＳＧ１とＳＧ２の間の隙間の幅は、アクティブエリア４の幅より広い。このことにより、アクティブエリア４の上にはゲート配線ＳＧ１とＳＧ２は配置されない。従って、ゲート配線ＳＧ１、ＳＧ２とウェルの間でリーク電流が流れることはない。
【００２０】
第２の実施の形態の半導体装置では、図１（ａ）に示すように、選択トランジスタのゲート配線ＳＧ１とＳＧ２の間にダミーパターン２を配置する。ダミーパターン２は、ゲート配線ＳＧ１とＳＧ２と同様に、周期的に配置された配線パターンの群１に隣接して配置される。ダミーパターン２の線幅は、ゲート配線ＳＧ１とＳＧ２の線幅と等しい。ダミーパターン２の形状は、いわゆるアルファベットの大文字のＩの形である。
【００２１】
図１（ｂ）は、図１（ａ）のＩ−Ｉ方向の断面図である。半導体基板６に、素子分離領域５が、その上面の高さが半導体基板６の表面の高さより高くなるように埋め込まれている。メモリセルトランジスタのソース・ドレイン領域７が半導体基板６の表面を含む領域に、メモリセルトランジスタのゲート配線ＷＬ１乃至ＷＬ４それぞれの間に配置される。半導体基板６の表面の上には、ゲート絶縁膜８が設けられる。ゲート絶縁膜８の上には、メモリセルトランジスタのゲート配線ＷＬ１乃至ＷＬ４が等幅等間隔の一定の周期で設けられている。コンタクトプラグ３は、基板６の上に設けられている。ダミーパターン２は、素子分離領域５の上から一部アクティブエリア４のゲート絶縁膜８の上にかかって設けられる。ゲート配線ＷＬ１乃至ＷＬ４の上面と側面は層間絶縁膜９で覆われている。ダミーパターン２も上面と側面が層間絶縁膜９で覆われている。以上から、ダミーパターン２は、周囲を絶縁体で囲まれ、フローティングの状態に置かれる。このことにより、たとえば、ゲート酸化膜８の不具合により、ダミーパターン２が基板６とショートしても、基板６へダミーパターン２を介してゲート配線ＷＬ１、ＳＧ１、ＳＧ２からリーク電流が流れることがない。
【００２２】
このように、ダミーパターン２を配置することで、露光量とフォーカスの変動に対して、配線パターンＷＬ１、ＷＬ２、ＷＬ３の線幅の変動が少ない。すなわち、ゲート配線ＷＬ１乃至ＷＬ４が等幅等間隔の一定の周期で設けられる。そして、ゲート配線ＷＬ１乃至ＷＬ４がオープンすることはない。また、ゲート配線ＷＬ１乃至ＷＬ４の間がショートすることはない。
【００２３】
第２の実施の形態の半導体装置においては、第１の幅を有する第１のパターンＷＬ１乃至ＷＬ４が、第１の方向である縦方向に一定の周期で配置される。第２のパターンＳＧ１は、第１のパターンＷＬ１乃至ＷＬ４の第１の方向である縦方向に一定の距離を離して配置される。第２のパターンＳＧ１は、第１のパターンＷＬ１乃至ＷＬ４の第１の幅と異なる第２の幅を有する。第３のパターンＳＧ２は、第１のパターンＷＬ１乃至ＷＬ４の第１の方向である縦方向にその一定の距離と同じ距離を離して配置される。第３のパターンＳＧ２の幅は、第２のパターンＳＧ１の第２の幅と等しい。第４のパターン２は、第１のパターンＷＬ１乃至ＷＬ４の第１の方向である縦方向にその一定の距離と同じ距離を離して配置される。また、第４のパターン２は、第２と第３のパターンＳＧ１、ＳＧ２の間に配置される。第４のパターン２の幅は、第２のパターンＳＧ１の第２の幅と等しい。この第４のパターン２が設けられることで、リソグラフィ時での光の散乱などによる第１のパターンＷＬ１乃至ＷＬ４の太りや細りがなくなる。
【００２４】
第１乃至第４のパターンＷＬ１乃至ＷＬ４、ＳＧ１、ＳＧ２、２は、導電体のパターンである。第４のパターン２は、第１乃至第３のパターンＷＬ１乃至ＷＬ４、ＳＧ１、ＳＧ２から絶縁されている。第４のパターン２はフローティング状態に置かれる。アクティブエリア、素子分離エリアもしくはそれぞれの界面に欠陥などが生じ、半導体基板と第４のパターン２がショートしても、第４のパターン２を介して他の導電体や素子とのショートがないために、デバイスの不良を減らすことができる。
【００２５】
第１のパターンＷＬ１乃至ＷＬ４が、第１の方向である縦方向と直角を成す第２の方向である横方向の直線上に設けられる。第２乃至第４のパターンＳＧ１、ＳＧ２、２が、第１の方向である縦方向と直角を成し、第２の方向である横方向と平行の第３の直線上に設けられる。このことにより、第１のパターンＷＬ１乃至ＷＬ４が、ライン・アンド・スペースのパターン群を構成する場合にも、ライン幅の変動を抑えることができる。
【００２６】
第４のパターン２の幅は、コンタクトエリアの幅より狭い。第４のパターン２の下方にアクティブエリアのパターンが配置されている。第４のパターン２は、フローティング状態でよいため、グランドに落とすためのコンタクトエリアを設ける必要がない。このため第４のパターン２の微細化が可能である。
【００２７】
第２の実施の形態の半導体装置では、半導体基板６を有している。複数の線状の第一のゲート配線ＷＬ１乃至ＷＬ４が、半導体基板６上に形成され一定の間隔で第一の幅を有して第一の方向に互いに平行に形成されている。第一のメモリセルアレイは、第一のゲート配線ＷＬ１乃至ＷＬ４下部に形成されている。すなわち、第一のメモリセルアレイは、第一のゲート配線ＷＬ１乃至ＷＬ４の図１（ａ）上の第二のゲート配線ＳＧ１下部相当部分に形成されている。第一の選択トランジスタは、第一のメモリセルアレイの第一の方向に隣接し、第一の幅と異なる第二の幅を有し、第一のゲート配線ＷＬ１乃至ＷＬ４とほぼ平行に形成された第二のゲート配線ＳＧ１を具備している。すなわち、第一の選択トランジスタは、図１（ａ）上の第二のゲート配線ＳＧ１下部にある。第二のメモリセルアレイは、第一のメモリセルアレイから離間して、第一のゲート配線ＷＬ１乃至ＷＬ４の下部に設けられる。第二のメモリセルアレイは、図１（ａ）上の第二のゲート配線ＳＧ２下部にある第一のゲート配線ＷＬ１乃至ＷＬ４相当部分に存在する。第二の選択トランジスタは、第一のメモリセルアレイに対する第一の選択トランジスタ側と同じ側の第二のゲート配線ＳＧ１の延長上に形成された第三のゲート配線ＳＧ２を具備している。第二の選択トランジスタは、図１（ａ）上の第三のゲート配線ＳＧ２の下部にある。ダミーゲート配線２は、第二のゲート配線ＳＧ１と第三のゲート配線ＳＧ２との間に、第二のゲート配線ＳＧ１および第三のゲート配線ＳＧ２の何れからも離間して形成されている。コンタクトプラグ３は、ダミーゲート配線２の第一のゲート配線ＷＬ１乃至ＷＬ４と反対側に設けられている。
【００２８】
図２（ａ）に示すように、露光マスクの寸法であるダミーパターン２の長さＢと、配線パターンＳＧ１とダミーパターン２の間隔Ａ１と、配線パターンＳＧ２とダミーパターン２の間隔Ａ２を変化させる。この場合の現像される配線パターンＷＬ１とＷＬ２の間隔ＳａとＳｂの変化を露光工程のシミュレーションにより計算した。間隔Ｓａはダミーパターン２の中央付近に設定した。間隔Ｓｂは間隔Ａ２の付近に設定した。露光マスクの寸法として、配線パターンＷＬ１とＷＬ２の幅は０．１６μｍである。配線パターンＳＧ１とＳＧ２の幅は０．３μｍである。配線パターンＷＬ１とＷＬ２の間隔は０．１５７μｍである。なお、現像されたこの間隔のスペックは、０．１４８μｍ以上０．１６６μｍ以下に設定している。この範囲であれば、この間隔に起因する半導体装置の不良は発生しないと考えられる。配線パターンＷＬ１とＳＧ１（ＳＧ２）の間隔Ｃは０．２μｍである。配線パターンＳＧ１とＳＧ２の間隔は２μｍである。光近接効果補正により追加されたパターン１０の長さは、間隔Ａ１、Ａ２に等しく、幅は、０．０００１μｍ以上０．０２μｍ以下の範囲の一定の値に設定している。
【００２９】
シミュレーションに用いた長さＢと間隔Ａ１とＡ２の組み合わせを図２（ｂ）の表に示す。間隔Ａ１と間隔Ａ２は、ほぼ同一寸法に設定した。数字の単位はすべてμｍである。露光量は４０ｍｊとした。これより、現像される配線パターンＷＬ１とＷＬ２の間隔ＳａとＳｂは、マスク寸法より狭くなった。間隔ＳａとＳｂは、パターン２の長さＢが短くなるほど、狭くなった。この狭くなる傾向は、間隔Ｓｂより間隔Ｓａのおいて大きいことがわかった。間隔Ｓａ、Ｓｂのスペックを満たすには、パターン２の長さＢを１．０μｍ以上にすればよいことがわかった。同様に、間隔Ａ１とＡ２は、０．５μｍ以下すればよいことがわかった。これより、パターンＳＧ１とＳＧ２の間隔（Ａ１＋Ｂ＋Ａ２）が２μｍであるので、パターンＳＧ１とＳＧ２の間隔（Ａ１＋Ｂ＋Ａ２）に対するパターン２の長さＢの比が０．５以上であればよいと考えられる。また、間隔Ｓａ、Ｓｂのスペックを満たすのは、間隔Ａ１とＡ２が０．５μｍ以下であることがわかった。パターンＷＬ１とＳＧ１（ＳＧ２）間隔Ｃは０．２μｍである。これより、間隔Ｃに対する間隔Ａ１（Ａ２）の比が２．５以下であればよいと考えられる。また、パターンＳＧ１（ＳＧ２）の幅０．３μｍに対する間隔Ａ１（Ａ２）の比が１．７以下であればよいと考えられる。同様に、パターンＷＬ１、ＷＬ２の幅０．１６μｍに対する間隔Ａ１（Ａ２）の距離の比が３．１以下であればよいと考えられる。
【００３０】
（第２の実施の形態の変形例）
第２の実施の形態の変形例では、第１の実施の形態のダミーパターン２の形状が、図３に示すダミーパターン１２の形状に変更されている。すなわち、Ｉ文字型の形状をＬ文字型の形状に変更している。このことによって、第２の実施の形態における効果はそのままに得ることができる。新たに、パターン１２の形成過程において、パターン１２が半導体装置から剥離しにくい。
【００３１】
（第３の実施の形態）
第３の実施の形態では、図４（ａ）に示すように、アクティブエリア４を通る線を対称線として上下対称に半導体装置が構成される。互いに対称であると考えられる上下の部分は、第２の実施の形態さらには、第２の実施の形態の変形例の構成を同じである。なお、第３の実施の形態は、２つの第２の実施の形態の半導体装置を、選択トランジスタが向き合うように接続したと考えることもできる
第３の実施の形態のダミーパターン２２の形状は、２つの図１（ａ）に示すダミーパターン２をつなげた形状である。すなわち、２つのＩ文字型の形状をつなげてＵ文字型の形状に変更している。このことによって、第１の実施の形態における効果はそのままに得ることができる。新たに、パターン２２の形成過程において、パターン２２が半導体装置から剥離しにくい。
【００３２】
第２の実施の形態の半導体装置においては、パターン群１に、パターンＷＬ１乃至ＷＬ４が、縦方向に第１の周期で配置される。パターン群１は横方向に一定の幅を有する。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２は、パターン群１の縦方向に隣接する。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２のパターン群１に隣接する長さは、パターン群１の横方向の一定の幅より短い。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２は、第１の周期と異なる第２の周期で配置される。ここで、第２の周期とは、パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２の縦方向の繰り返し単位の幅のことである。パターン２２は、パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２と並んでパターン群１の縦方向に隣接する。パターン２２も部分的には第２の周期で配置される。
【００３３】
また、第３の実施の形態の半導体装置においては、パターン群１１に、パターンＷＬ１１乃至ＷＬ１４が、縦方向に第３の周期で配置される。第３の周期は、第１の周期と同じでもよいし、異なってもよい。パターン群１１は横方向に一定の幅を有する。この一定の幅は、パターン群１の一定の幅と同じでも異なっていてもよい。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２は、パターン群１１の縦方向に隣接する。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２のパターン群１１に隣接する長さは、パターン群１１の横方向の一定の幅より短い。パターン２２は、パターン群１１の縦方向に隣接する。
【００３４】
このパターン２２が設けられることで、リソグラフィ時での光の散乱などによるパターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４の太りや細りがなくなる。
【００３５】
図４（ｂ）に示すように、露光マスクにおいて、ダミーパターン２２を配置する。また、光近接効果補正により追加されたパターン１３乃至１８を配置してもよい。さらに、バイアスとなるパターン２３乃至２５を配置してもよい。パターン１３乃至１８、２３乃至２５の幅は、０．０００１μｍ以上０．０２μｍ以下の範囲の値に設定すればよい。
【００３６】
図４（ｂ）に示す露光マスクを用いて、図５（ａ）（ｂ）に示すような配線パターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４、ＳＧ１ＳＧ２、ＳＧ１１、ＳＧ１２とダミーパターン２２を形成し、半導体装置を完成させた。セルトランジスタは互いに素子分離領域１９によって分離されている。選択トランジスタも互いに素子分離領域１９によって分離されている。配線パターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４は、断線やショートすることなく、均一の幅で形成されている。
【００３７】
図４（ｂ）に示す露光マスクを用いて、露光条件を変えて、図５（ａ）（ｂ）に示すような配線パターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４、ＳＧ１ＳＧ２、ＳＧ１１、ＳＧ１２とダミーパターン２２を形成した。露光条件を変えた半導体装置をそれぞれ完成させた。変化させた露光条件は、図１２（ａ）に示すように、露光量とフォーカスである。たとえば、露光量２９（相対値）で、フォーカス−０．４μｍの欄は空欄であり、この露光条件では半導体装置を製造しなかったことを意味する。露光量２９（相対値）で、フォーカス−０．３μｍの欄は×印であり、この露光条件で製造した半導体装置に不良が発生したことを意味する。露光量２９（相対値）で、フォーカス−０．２μｍの欄は◎印であり、この露光条件で製造した半導体装置は良品であったことを意味する。これより、露光量とフォーカスが共に大きく変動しても、半導体装置は良品となることがわかる。このことは、図４（ｂ）に示す露光マスクからダミーパターン２２のみを除いた露光マスクを用いて、露光条件は図１２（ａ）と同じにして製造した半導体装置と良不良を比較すると明らかである。図１２（ｂ）は、ダミーパターン２２のみを除いた露光マスクを用いた場合である。
【００３８】
露光量３２で比較すると、ダミーパターン２２が無い場合は、フォーカスマージンが−０．３μｍ〜−０．２μｍの間の間隔０．１μｍである。一方、ダミーパターン２２がある場合は、−０．５μｍ〜＋０．１μｍの間の間隔０．６μｍである。このようにフォーカスマージンが広がっていることがわかる。同様に露光量マージンも広がっていることがわかる。
【００３９】
（第３の実施の形態の変形例１）
第３の実施の形態の変形例１では、図４（ａ）に示す第３の実施の形態のダミーパターン２２の形状が、図６に示すダミーパターン２６と２７の形状に変更されている。すなわち、Ｕ文字型の形状を２つのＬ文字型の形状に変更している。このことによっても、第３の実施の形態における効果はそのままに得ることができる。
【００４０】
（第３の実施の形態の変形例２）
第３の実施の形態の変形例２では、図４（ａ）に示す第３の実施の形態のダミーパターン２２の形状が、図７に示すダミーパターン２８の形状に変更されている。すなわち、Ｕ文字型の形状をＯ文字型の形状に変更している。このことによっても、第３の実施の形態における効果はそのままに得ることができる。
【００４１】
（第３の実施の形態変形例３）
第３の実施の形態の変形例３では、図４（ａ）に示す第３の実施の形態のダミーパターン２２の形状が、図８に示すダミーパターン２９の形状に変更されている。すなわち、Ｕ文字型の形状をＨ文字型の形状に変更している。このことによって、第３の実施の形態における効果はそのままに得ることができる。さらに、ウェルコンタクトが２つ以上必要な場合にも対応できる。
【００４２】
（第４の実施の形態）
第２と第３の実施の形態では、パターンとしてゲート配線を取り上げたが、メタル配線であってもよい。
【００４３】
第４の実施の形態の半導体装置においては、図９に示すように、パターン群としてパターンＬ１乃至Ｌ４が、縦方向に第１の周期で配置される。パターンＬ１乃至Ｌ４のパターン群は横方向に一定の幅を有する。パターン４３、４５とパターン４２、４４は、パターンＬ１乃至Ｌ４のパターン群の縦方向に隣接する。パターン４３、４５とパターン４２、４４のパターン群に隣接する長さは、パターン群の横方向の一定の幅より短い。パターン４３、４５とパターン４２、４４は、第１の周期と異なる第２の周期で配置される。パターン４１は、パターン４３、４５とパターン４２、４４と並んでパターン群の縦方向に隣接する。パターン４１も部分的には第２の周期で配置される。パターン群としてパターンＬ１１乃至Ｌ１４が、縦方向に第１の周期で配置される。パターンＬ１１乃至Ｌ１４のパターン群は横方向に一定の幅を有する。パターン４３、４５とパターン４２、４４は、パターンＬ１１乃至Ｌ１４のパターン群の縦方向に隣接する。このパターン４１が設けられることで、リソグラフィ時での光の散乱などによるパターンＬ１乃至Ｌ４、Ｌ１１乃至Ｌ１４の太りや細りがなくなる。なお、パターン４１としては、形状として、図９のＵ文字型に限らず、図１（ａ）、図６乃至８に示すようなＩ字型Ｌ字型Ｏ字型Ｈ字型を用いることができる。これらのことにより、第３の実施の形態と同様な効果を得ることができる。
【００４４】
また、第２乃至第４の実施の形態においては、第２乃至第４の実施の形態において示した形状のＩ字型Ｌ字型Ｕ字型Ｏ字型Ｈ字型のダミーパターンを１種類もしくは２種類以上を組み合わせて用いてもよい。
【００４５】
【発明の効果】
以上述べたように、本発明によれば、リーク電流の少ない、かつ、集積度の高い半導体装置を提供できる。
【図面の簡単な説明】
【図１】第２の実施の形態に係る半導体装置の上方からの透視図と断面図である。
【図２】第２の実施の形態に係る半導体装置のダミーパターンの配置場所に対するパターンの間隔の寸法の変化のシミュレーション結果である。
【図３】第２実施の形態の変形例に係る半導体装置の上方からの透視図である。
【図４】第３の実施の形態に係る半導体装置の上方からの模式的な透視図と詳細なマスクパターンである。
【図５】第３の実施の形態に係る半導体装置の上方からの透視図と断面図である。
【図６】第３の実施の形態の変形例１係る半導体装置の上方からの透視図である。
【図７】第３の実施の形態の変形例２係る半導体装置の上方からの透視図である。
【図８】第３の実施の形態の変形例３係る半導体装置の上方からの透視図である。
【図９】第４の実施の形態に係る半導体装置の上方からの透視図である。
【図１０】従来の半導体装置の上方からの透視図である。
【図１１】第１の実施の形態に係る半導体装置の上方からの透視図である。
【図１２】第３の実施の形態に係る半導体装置の露光条件と半導体装置の良不良の関係を示す図である。
【符号の説明】
１、１１、３１ 周期的に配置された配線パターンの群
２、１２、２２、２６ ダミーパターン
３ コンタクトプラグ
４ アクティブエリア
５、１９ 素子分離領域
６ 半導体基板
７ ソース・ドレイン領域
８ ゲート絶縁膜
９ 層間絶縁膜
１０、１３乃至１８ 光近接効果補正により追加されたパターン
２３、２４、２５ バイアス
Ｓａ、Ｓｂ 測長する間隔
ＳＧ１、ＳＧ２ 選択トランジスタのゲート電極
ＷＬ１乃至ＷＬ４ セルトランジスタのゲート電極
【発明の属する技術分野】
本発明は、周期性のあるライン・アンド・スペースのパターン群を有する半導体装置に関する。特に、周期性のあるライン・アンド・スペースのパターン群にこの周期性を有しないパターンが隣接する部分を持つ半導体装置に関する。
【０００２】
【従来の技術】
半導体装置である記憶装置は、メモリセルトランジスタと選択トランジスタを有している。メモリセルトランジスタと選択トランジスタは、それぞれゲート配線を有している。図１０に上面図を示すように、メモリセルトランジスタのゲート配線ＷＬ２１乃至ＷＬ２４は、周期性を持って、等しい幅と等しい間隔で配置されている。そして、メモリセルトランジスタのゲート配線ＷＬ２１乃至ＷＬ２４は、周期的に配置された配線パターン群３１を形成している。選択トランジスタのゲート配線ＳＧ０は、ゲート配線ＷＬ２１に隣接するように、ゲート配線ＷＬ２１と平行に配置されている。コンタクトプラグ３が、ゲート配線ＳＧ０に隣接するように配置される。コンタクトプラグ３は、半導体基板あるいはウェルの電位を制御する。このため、プラグ３の下には、アクティブエリア４が設けられている。アクティブエリア４の周囲には、素子分離領域５（ＳＴＩもしくはＬＯＣＯＳ）が設けられている。アクティブエリア４は、素子分離領域５でそれぞれに分離される素子領域のことである。これらの配線パターン群３１、ゲート配線ＳＧ０とコンタクトプラグ３を隣接して配置するのは、この半導体装置のチップの面積を最小化するためである。
【０００３】
さらに、このチップの面積を最小化するために、アクティブエリア４の上に、ゲート配線ＳＧ０が重ねられて配置される。しかし、アクティブエリア４と素子分離領域５との界面の上にゲート配線ＳＧ０が配置される。この界面においては、アクティブエリア４や素子分離領域５と比べて、頻度は少ないものの欠陥が生じ易い。そして、この欠陥の上にゲート配線ＳＧ０が配置されると、ゲート配線ＳＧ０とウェルの間でリーク電流が流れ、半導体装置がデバイス不良となる可能性が高い。
【０００４】
【発明が解決しようとする課題】
本発明は上記の問題に鑑みて為されたものであり、その目的とするところは、リーク電流の少ない、かつ、集積度の高い半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、第１の方向に一定の間隔で配置され、第１の幅を有する複数の線状のパターンから成る第１のパターン群と、
第１の方向に第１のパターン群から一定の距離を離して配置され、第１の幅と異なる第２の幅を有する第２のパターンと、
第２のパターンと同じ側の第１の方向に、第１のパターン群から一定の距離を離して配置され、第２の幅を有する第３のパターンと、
第１の方向に第１のパターン群から一定の距離を離して配置され、第２と第３のパターンの間に配置された第４のパターンを有する半導体装置にある。
【０００６】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【０００７】
（第１の実施の形態）
図１１に、第１の実施の形態に係る半導体装置の上方からの透視図を示す。従来の技術に記載した図１０の半導体装置では、アクティブエリア４と素子分離領域５との界面の上にゲート配線ＳＧ０が配置されていた。しかし、第１の実施の形態に係る半導体装置では、図１１（ａ）（ｂ）に示すように、ゲート配線ＳＧ０とウェルの間でリーク電流が流れないように、アクティブエリア４と素子分離領域５との界面の上にゲート配線ＳＧ０を配置していない。
【０００８】
図１１（ａ）と図１１（ｂ）に示す半導体装置は、メモリセルトランジスタと選択トランジスタを有している。メモリセルトランジスタと選択トランジスタは、それぞれゲート配線を有している。メモリセルトランジスタのゲート配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４は、周期性を持って、等しい幅と等しい間隔で配置されている。そして、ゲート配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４は、周期的に配置された配線パターン群３２と３３を形成している。選択トランジスタのゲート配線ＳＧ１とＳＧ２は、２つに分けられ、ゲート配線ＷＬ３１あるいはＷＬ４１に隣接するように、ゲート配線ＷＬ３１、ＷＬ４１と平行に配置されている。ゲート配線ＳＧ１とＳＧ２は、一直線上に配置される。ゲート配線ＳＧ１とＳＧ２の間には隙間が設けられる。
【０００９】
コンタクトプラグ３とアクティブエリア４の配線パターンの群３２あるいは３３に対する位置関係は、図１０のコンタクトプラグ３とアクティブエリア４の配線パターンの群３１に対する位置関係と同じである。
【００１０】
ゲート配線ＳＧ１とＳＧ２の間の隙間の幅は、アクティブエリア４の幅より広い。このことにより、アクティブエリア４の上にはゲート配線ＳＧ１とＳＧ２は配置されない。従って、ゲート配線ＳＧ１、ＳＧ２とウェルの間でリーク電流が流れることはない。
【００１１】
しかし、第１の実施の形態の半導体装置では、規則正しく周期性を持った寸法のライン・アンド・スペースで配置された配線パターンＷＬ３１乃至ＷＬ３４またはＷＬ４１乃至ＷＬ４４に、不連続部分を持つ配線ＳＧ１とＳＧ２が隣接する場合、配線ＳＧ１、ＳＧ２の不連続部分の影響を受けて周期性を持った配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４の寸法がばらつくことがある。
【００１２】
このばらつきは、配線ＷＬ３１乃至ＷＬ３４とＷＬ４１乃至ＷＬ４４のパターン形成の為のリソグラフィ時の露光における光の散乱などの影響によるものである。この寸法のばらつきにより、セル特性のばらつくばかりか、隣り合ったゲート配線ＷＬ３１乃至ＷＬ３４同士やＷＬ４１乃至ＷＬ４４同士のショートもしくはオープンにより、半導体装置に不良が発生する場合があった。
【００１３】
配線パターンＷＬ３１では、図１１（ａ）に示すように、配線パターンＳＧ１、ＳＧ２が近接して配置される部分の線幅より、配線パターンＳＧ１、ＳＧ２が近接して配置されない部分の線幅が太くなる場合が認められた。
【００１４】
一方、配線パターンＷＬ４１では、図１１（ｂ）に示すように、配線パターンＳＧ１、ＳＧ２が近接して配置される部分の線幅より、配線パターンＳＧ１、ＳＧ２が近接して配置されない部分の線幅が細くなる場合が認められた。このとき、配線パターンＷＬ４２とＷＬ４３では、配線パターンＳＧ１、ＳＧ２が近接して配置される部分の線幅より、配線パターンＳＧ１、ＳＧ２が近接して配置されない部分の線幅が太くなることが認められた。場合によっては、配線パターンＷＬ４２とＷＬ４３のショートが観察されることがあった。
【００１５】
これらの、線幅の変動は、配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の線幅が、配線パターンＳＧ１、ＳＧ２の配置位置によって、敏感に変動しているものと考えられた。また、配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の線幅は、これらの配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の露光時の、露光量の変動と、フォーカス（焦点位置）の変動によって、敏感に変動しているものと考えられた。
【００１６】
露光量を変動させる要因としては、照度のばらつきや、レジストや反射防止膜の膜厚のばらつき等が考えられる。フォーカスを変動させる要因としては、ウェーハ平坦度、レンズ収差、焦点位置の合わせ誤差等のばらつきが考えられる。これらのばらつきは多少なりとも存在すると考えられる。これらのばらつきによる露光量とフォーカスの変動に対して、配線パターンＷＬ３１、ＷＬ４１、ＷＬ４２の線幅が大きく変動しないことが望まれた。
【００１７】
（第２の実施の形態）
第２の実施の形態の半導体装置は、メモリセルトランジスタと選択トランジスタを有している。図１（ａ）に示すように、メモリセルトランジスタは、ゲート配線ＷＬ１乃至ＷＬ４を有している。選択トランジスタは、ゲート配線ＳＧ１とＳＧ２を有している。ゲート配線ＷＬ１乃至ＷＬ４は、周期性を持って、ほぼ等しい幅と等しい間隔で配置されている。そして、ゲート配線ＷＬ１乃至ＷＬ４は、周期的に配置された配線パターン群１を形成している。選択トランジスタのゲート配線ＳＧ１とＳＧ２は、ほぼ同一の直線上に、間にダミーパターンをはさんで離間して、ゲート配線ＷＬ１に隣接するように、ゲート配線ＷＬ１と平行に配置されている。ゲート配線ＳＧ１とＳＧ２の線幅は、ゲート配線ＷＬ１乃至ＷＬ４の線幅と異なり、太い。
【００１８】
コンタクトプラグ３とアクティブエリア４の配線パターンの群１に対する位置関係は、図１０のコンタクトプラグ３とアクティブエリア４の配線パターンの群３１に対する位置関係と同じである。このことにより、図１０と同様の半導体装置の微細化が達成できる。
【００１９】
ゲート配線ＳＧ１とＳＧ２の間の隙間の幅は、アクティブエリア４の幅より広い。このことにより、アクティブエリア４の上にはゲート配線ＳＧ１とＳＧ２は配置されない。従って、ゲート配線ＳＧ１、ＳＧ２とウェルの間でリーク電流が流れることはない。
【００２０】
第２の実施の形態の半導体装置では、図１（ａ）に示すように、選択トランジスタのゲート配線ＳＧ１とＳＧ２の間にダミーパターン２を配置する。ダミーパターン２は、ゲート配線ＳＧ１とＳＧ２と同様に、周期的に配置された配線パターンの群１に隣接して配置される。ダミーパターン２の線幅は、ゲート配線ＳＧ１とＳＧ２の線幅と等しい。ダミーパターン２の形状は、いわゆるアルファベットの大文字のＩの形である。
【００２１】
図１（ｂ）は、図１（ａ）のＩ−Ｉ方向の断面図である。半導体基板６に、素子分離領域５が、その上面の高さが半導体基板６の表面の高さより高くなるように埋め込まれている。メモリセルトランジスタのソース・ドレイン領域７が半導体基板６の表面を含む領域に、メモリセルトランジスタのゲート配線ＷＬ１乃至ＷＬ４それぞれの間に配置される。半導体基板６の表面の上には、ゲート絶縁膜８が設けられる。ゲート絶縁膜８の上には、メモリセルトランジスタのゲート配線ＷＬ１乃至ＷＬ４が等幅等間隔の一定の周期で設けられている。コンタクトプラグ３は、基板６の上に設けられている。ダミーパターン２は、素子分離領域５の上から一部アクティブエリア４のゲート絶縁膜８の上にかかって設けられる。ゲート配線ＷＬ１乃至ＷＬ４の上面と側面は層間絶縁膜９で覆われている。ダミーパターン２も上面と側面が層間絶縁膜９で覆われている。以上から、ダミーパターン２は、周囲を絶縁体で囲まれ、フローティングの状態に置かれる。このことにより、たとえば、ゲート酸化膜８の不具合により、ダミーパターン２が基板６とショートしても、基板６へダミーパターン２を介してゲート配線ＷＬ１、ＳＧ１、ＳＧ２からリーク電流が流れることがない。
【００２２】
このように、ダミーパターン２を配置することで、露光量とフォーカスの変動に対して、配線パターンＷＬ１、ＷＬ２、ＷＬ３の線幅の変動が少ない。すなわち、ゲート配線ＷＬ１乃至ＷＬ４が等幅等間隔の一定の周期で設けられる。そして、ゲート配線ＷＬ１乃至ＷＬ４がオープンすることはない。また、ゲート配線ＷＬ１乃至ＷＬ４の間がショートすることはない。
【００２３】
第２の実施の形態の半導体装置においては、第１の幅を有する第１のパターンＷＬ１乃至ＷＬ４が、第１の方向である縦方向に一定の周期で配置される。第２のパターンＳＧ１は、第１のパターンＷＬ１乃至ＷＬ４の第１の方向である縦方向に一定の距離を離して配置される。第２のパターンＳＧ１は、第１のパターンＷＬ１乃至ＷＬ４の第１の幅と異なる第２の幅を有する。第３のパターンＳＧ２は、第１のパターンＷＬ１乃至ＷＬ４の第１の方向である縦方向にその一定の距離と同じ距離を離して配置される。第３のパターンＳＧ２の幅は、第２のパターンＳＧ１の第２の幅と等しい。第４のパターン２は、第１のパターンＷＬ１乃至ＷＬ４の第１の方向である縦方向にその一定の距離と同じ距離を離して配置される。また、第４のパターン２は、第２と第３のパターンＳＧ１、ＳＧ２の間に配置される。第４のパターン２の幅は、第２のパターンＳＧ１の第２の幅と等しい。この第４のパターン２が設けられることで、リソグラフィ時での光の散乱などによる第１のパターンＷＬ１乃至ＷＬ４の太りや細りがなくなる。
【００２４】
第１乃至第４のパターンＷＬ１乃至ＷＬ４、ＳＧ１、ＳＧ２、２は、導電体のパターンである。第４のパターン２は、第１乃至第３のパターンＷＬ１乃至ＷＬ４、ＳＧ１、ＳＧ２から絶縁されている。第４のパターン２はフローティング状態に置かれる。アクティブエリア、素子分離エリアもしくはそれぞれの界面に欠陥などが生じ、半導体基板と第４のパターン２がショートしても、第４のパターン２を介して他の導電体や素子とのショートがないために、デバイスの不良を減らすことができる。
【００２５】
第１のパターンＷＬ１乃至ＷＬ４が、第１の方向である縦方向と直角を成す第２の方向である横方向の直線上に設けられる。第２乃至第４のパターンＳＧ１、ＳＧ２、２が、第１の方向である縦方向と直角を成し、第２の方向である横方向と平行の第３の直線上に設けられる。このことにより、第１のパターンＷＬ１乃至ＷＬ４が、ライン・アンド・スペースのパターン群を構成する場合にも、ライン幅の変動を抑えることができる。
【００２６】
第４のパターン２の幅は、コンタクトエリアの幅より狭い。第４のパターン２の下方にアクティブエリアのパターンが配置されている。第４のパターン２は、フローティング状態でよいため、グランドに落とすためのコンタクトエリアを設ける必要がない。このため第４のパターン２の微細化が可能である。
【００２７】
第２の実施の形態の半導体装置では、半導体基板６を有している。複数の線状の第一のゲート配線ＷＬ１乃至ＷＬ４が、半導体基板６上に形成され一定の間隔で第一の幅を有して第一の方向に互いに平行に形成されている。第一のメモリセルアレイは、第一のゲート配線ＷＬ１乃至ＷＬ４下部に形成されている。すなわち、第一のメモリセルアレイは、第一のゲート配線ＷＬ１乃至ＷＬ４の図１（ａ）上の第二のゲート配線ＳＧ１下部相当部分に形成されている。第一の選択トランジスタは、第一のメモリセルアレイの第一の方向に隣接し、第一の幅と異なる第二の幅を有し、第一のゲート配線ＷＬ１乃至ＷＬ４とほぼ平行に形成された第二のゲート配線ＳＧ１を具備している。すなわち、第一の選択トランジスタは、図１（ａ）上の第二のゲート配線ＳＧ１下部にある。第二のメモリセルアレイは、第一のメモリセルアレイから離間して、第一のゲート配線ＷＬ１乃至ＷＬ４の下部に設けられる。第二のメモリセルアレイは、図１（ａ）上の第二のゲート配線ＳＧ２下部にある第一のゲート配線ＷＬ１乃至ＷＬ４相当部分に存在する。第二の選択トランジスタは、第一のメモリセルアレイに対する第一の選択トランジスタ側と同じ側の第二のゲート配線ＳＧ１の延長上に形成された第三のゲート配線ＳＧ２を具備している。第二の選択トランジスタは、図１（ａ）上の第三のゲート配線ＳＧ２の下部にある。ダミーゲート配線２は、第二のゲート配線ＳＧ１と第三のゲート配線ＳＧ２との間に、第二のゲート配線ＳＧ１および第三のゲート配線ＳＧ２の何れからも離間して形成されている。コンタクトプラグ３は、ダミーゲート配線２の第一のゲート配線ＷＬ１乃至ＷＬ４と反対側に設けられている。
【００２８】
図２（ａ）に示すように、露光マスクの寸法であるダミーパターン２の長さＢと、配線パターンＳＧ１とダミーパターン２の間隔Ａ１と、配線パターンＳＧ２とダミーパターン２の間隔Ａ２を変化させる。この場合の現像される配線パターンＷＬ１とＷＬ２の間隔ＳａとＳｂの変化を露光工程のシミュレーションにより計算した。間隔Ｓａはダミーパターン２の中央付近に設定した。間隔Ｓｂは間隔Ａ２の付近に設定した。露光マスクの寸法として、配線パターンＷＬ１とＷＬ２の幅は０．１６μｍである。配線パターンＳＧ１とＳＧ２の幅は０．３μｍである。配線パターンＷＬ１とＷＬ２の間隔は０．１５７μｍである。なお、現像されたこの間隔のスペックは、０．１４８μｍ以上０．１６６μｍ以下に設定している。この範囲であれば、この間隔に起因する半導体装置の不良は発生しないと考えられる。配線パターンＷＬ１とＳＧ１（ＳＧ２）の間隔Ｃは０．２μｍである。配線パターンＳＧ１とＳＧ２の間隔は２μｍである。光近接効果補正により追加されたパターン１０の長さは、間隔Ａ１、Ａ２に等しく、幅は、０．０００１μｍ以上０．０２μｍ以下の範囲の一定の値に設定している。
【００２９】
シミュレーションに用いた長さＢと間隔Ａ１とＡ２の組み合わせを図２（ｂ）の表に示す。間隔Ａ１と間隔Ａ２は、ほぼ同一寸法に設定した。数字の単位はすべてμｍである。露光量は４０ｍｊとした。これより、現像される配線パターンＷＬ１とＷＬ２の間隔ＳａとＳｂは、マスク寸法より狭くなった。間隔ＳａとＳｂは、パターン２の長さＢが短くなるほど、狭くなった。この狭くなる傾向は、間隔Ｓｂより間隔Ｓａのおいて大きいことがわかった。間隔Ｓａ、Ｓｂのスペックを満たすには、パターン２の長さＢを１．０μｍ以上にすればよいことがわかった。同様に、間隔Ａ１とＡ２は、０．５μｍ以下すればよいことがわかった。これより、パターンＳＧ１とＳＧ２の間隔（Ａ１＋Ｂ＋Ａ２）が２μｍであるので、パターンＳＧ１とＳＧ２の間隔（Ａ１＋Ｂ＋Ａ２）に対するパターン２の長さＢの比が０．５以上であればよいと考えられる。また、間隔Ｓａ、Ｓｂのスペックを満たすのは、間隔Ａ１とＡ２が０．５μｍ以下であることがわかった。パターンＷＬ１とＳＧ１（ＳＧ２）間隔Ｃは０．２μｍである。これより、間隔Ｃに対する間隔Ａ１（Ａ２）の比が２．５以下であればよいと考えられる。また、パターンＳＧ１（ＳＧ２）の幅０．３μｍに対する間隔Ａ１（Ａ２）の比が１．７以下であればよいと考えられる。同様に、パターンＷＬ１、ＷＬ２の幅０．１６μｍに対する間隔Ａ１（Ａ２）の距離の比が３．１以下であればよいと考えられる。
【００３０】
（第２の実施の形態の変形例）
第２の実施の形態の変形例では、第１の実施の形態のダミーパターン２の形状が、図３に示すダミーパターン１２の形状に変更されている。すなわち、Ｉ文字型の形状をＬ文字型の形状に変更している。このことによって、第２の実施の形態における効果はそのままに得ることができる。新たに、パターン１２の形成過程において、パターン１２が半導体装置から剥離しにくい。
【００３１】
（第３の実施の形態）
第３の実施の形態では、図４（ａ）に示すように、アクティブエリア４を通る線を対称線として上下対称に半導体装置が構成される。互いに対称であると考えられる上下の部分は、第２の実施の形態さらには、第２の実施の形態の変形例の構成を同じである。なお、第３の実施の形態は、２つの第２の実施の形態の半導体装置を、選択トランジスタが向き合うように接続したと考えることもできる
第３の実施の形態のダミーパターン２２の形状は、２つの図１（ａ）に示すダミーパターン２をつなげた形状である。すなわち、２つのＩ文字型の形状をつなげてＵ文字型の形状に変更している。このことによって、第１の実施の形態における効果はそのままに得ることができる。新たに、パターン２２の形成過程において、パターン２２が半導体装置から剥離しにくい。
【００３２】
第２の実施の形態の半導体装置においては、パターン群１に、パターンＷＬ１乃至ＷＬ４が、縦方向に第１の周期で配置される。パターン群１は横方向に一定の幅を有する。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２は、パターン群１の縦方向に隣接する。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２のパターン群１に隣接する長さは、パターン群１の横方向の一定の幅より短い。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２は、第１の周期と異なる第２の周期で配置される。ここで、第２の周期とは、パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２の縦方向の繰り返し単位の幅のことである。パターン２２は、パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２と並んでパターン群１の縦方向に隣接する。パターン２２も部分的には第２の周期で配置される。
【００３３】
また、第３の実施の形態の半導体装置においては、パターン群１１に、パターンＷＬ１１乃至ＷＬ１４が、縦方向に第３の周期で配置される。第３の周期は、第１の周期と同じでもよいし、異なってもよい。パターン群１１は横方向に一定の幅を有する。この一定の幅は、パターン群１の一定の幅と同じでも異なっていてもよい。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２は、パターン群１１の縦方向に隣接する。パターンＳＧ１、ＳＧ１１とパターンＳＧ２、ＳＧ１２のパターン群１１に隣接する長さは、パターン群１１の横方向の一定の幅より短い。パターン２２は、パターン群１１の縦方向に隣接する。
【００３４】
このパターン２２が設けられることで、リソグラフィ時での光の散乱などによるパターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４の太りや細りがなくなる。
【００３５】
図４（ｂ）に示すように、露光マスクにおいて、ダミーパターン２２を配置する。また、光近接効果補正により追加されたパターン１３乃至１８を配置してもよい。さらに、バイアスとなるパターン２３乃至２５を配置してもよい。パターン１３乃至１８、２３乃至２５の幅は、０．０００１μｍ以上０．０２μｍ以下の範囲の値に設定すればよい。
【００３６】
図４（ｂ）に示す露光マスクを用いて、図５（ａ）（ｂ）に示すような配線パターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４、ＳＧ１ＳＧ２、ＳＧ１１、ＳＧ１２とダミーパターン２２を形成し、半導体装置を完成させた。セルトランジスタは互いに素子分離領域１９によって分離されている。選択トランジスタも互いに素子分離領域１９によって分離されている。配線パターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４は、断線やショートすることなく、均一の幅で形成されている。
【００３７】
図４（ｂ）に示す露光マスクを用いて、露光条件を変えて、図５（ａ）（ｂ）に示すような配線パターンＷＬ１乃至ＷＬ４、ＷＬ１１乃至ＷＬ１４、ＳＧ１ＳＧ２、ＳＧ１１、ＳＧ１２とダミーパターン２２を形成した。露光条件を変えた半導体装置をそれぞれ完成させた。変化させた露光条件は、図１２（ａ）に示すように、露光量とフォーカスである。たとえば、露光量２９（相対値）で、フォーカス−０．４μｍの欄は空欄であり、この露光条件では半導体装置を製造しなかったことを意味する。露光量２９（相対値）で、フォーカス−０．３μｍの欄は×印であり、この露光条件で製造した半導体装置に不良が発生したことを意味する。露光量２９（相対値）で、フォーカス−０．２μｍの欄は◎印であり、この露光条件で製造した半導体装置は良品であったことを意味する。これより、露光量とフォーカスが共に大きく変動しても、半導体装置は良品となることがわかる。このことは、図４（ｂ）に示す露光マスクからダミーパターン２２のみを除いた露光マスクを用いて、露光条件は図１２（ａ）と同じにして製造した半導体装置と良不良を比較すると明らかである。図１２（ｂ）は、ダミーパターン２２のみを除いた露光マスクを用いた場合である。
【００３８】
露光量３２で比較すると、ダミーパターン２２が無い場合は、フォーカスマージンが−０．３μｍ〜−０．２μｍの間の間隔０．１μｍである。一方、ダミーパターン２２がある場合は、−０．５μｍ〜＋０．１μｍの間の間隔０．６μｍである。このようにフォーカスマージンが広がっていることがわかる。同様に露光量マージンも広がっていることがわかる。
【００３９】
（第３の実施の形態の変形例１）
第３の実施の形態の変形例１では、図４（ａ）に示す第３の実施の形態のダミーパターン２２の形状が、図６に示すダミーパターン２６と２７の形状に変更されている。すなわち、Ｕ文字型の形状を２つのＬ文字型の形状に変更している。このことによっても、第３の実施の形態における効果はそのままに得ることができる。
【００４０】
（第３の実施の形態の変形例２）
第３の実施の形態の変形例２では、図４（ａ）に示す第３の実施の形態のダミーパターン２２の形状が、図７に示すダミーパターン２８の形状に変更されている。すなわち、Ｕ文字型の形状をＯ文字型の形状に変更している。このことによっても、第３の実施の形態における効果はそのままに得ることができる。
【００４１】
（第３の実施の形態変形例３）
第３の実施の形態の変形例３では、図４（ａ）に示す第３の実施の形態のダミーパターン２２の形状が、図８に示すダミーパターン２９の形状に変更されている。すなわち、Ｕ文字型の形状をＨ文字型の形状に変更している。このことによって、第３の実施の形態における効果はそのままに得ることができる。さらに、ウェルコンタクトが２つ以上必要な場合にも対応できる。
【００４２】
（第４の実施の形態）
第２と第３の実施の形態では、パターンとしてゲート配線を取り上げたが、メタル配線であってもよい。
【００４３】
第４の実施の形態の半導体装置においては、図９に示すように、パターン群としてパターンＬ１乃至Ｌ４が、縦方向に第１の周期で配置される。パターンＬ１乃至Ｌ４のパターン群は横方向に一定の幅を有する。パターン４３、４５とパターン４２、４４は、パターンＬ１乃至Ｌ４のパターン群の縦方向に隣接する。パターン４３、４５とパターン４２、４４のパターン群に隣接する長さは、パターン群の横方向の一定の幅より短い。パターン４３、４５とパターン４２、４４は、第１の周期と異なる第２の周期で配置される。パターン４１は、パターン４３、４５とパターン４２、４４と並んでパターン群の縦方向に隣接する。パターン４１も部分的には第２の周期で配置される。パターン群としてパターンＬ１１乃至Ｌ１４が、縦方向に第１の周期で配置される。パターンＬ１１乃至Ｌ１４のパターン群は横方向に一定の幅を有する。パターン４３、４５とパターン４２、４４は、パターンＬ１１乃至Ｌ１４のパターン群の縦方向に隣接する。このパターン４１が設けられることで、リソグラフィ時での光の散乱などによるパターンＬ１乃至Ｌ４、Ｌ１１乃至Ｌ１４の太りや細りがなくなる。なお、パターン４１としては、形状として、図９のＵ文字型に限らず、図１（ａ）、図６乃至８に示すようなＩ字型Ｌ字型Ｏ字型Ｈ字型を用いることができる。これらのことにより、第３の実施の形態と同様な効果を得ることができる。
【００４４】
また、第２乃至第４の実施の形態においては、第２乃至第４の実施の形態において示した形状のＩ字型Ｌ字型Ｕ字型Ｏ字型Ｈ字型のダミーパターンを１種類もしくは２種類以上を組み合わせて用いてもよい。
【００４５】
【発明の効果】
以上述べたように、本発明によれば、リーク電流の少ない、かつ、集積度の高い半導体装置を提供できる。
【図面の簡単な説明】
【図１】第２の実施の形態に係る半導体装置の上方からの透視図と断面図である。
【図２】第２の実施の形態に係る半導体装置のダミーパターンの配置場所に対するパターンの間隔の寸法の変化のシミュレーション結果である。
【図３】第２実施の形態の変形例に係る半導体装置の上方からの透視図である。
【図４】第３の実施の形態に係る半導体装置の上方からの模式的な透視図と詳細なマスクパターンである。
【図５】第３の実施の形態に係る半導体装置の上方からの透視図と断面図である。
【図６】第３の実施の形態の変形例１係る半導体装置の上方からの透視図である。
【図７】第３の実施の形態の変形例２係る半導体装置の上方からの透視図である。
【図８】第３の実施の形態の変形例３係る半導体装置の上方からの透視図である。
【図９】第４の実施の形態に係る半導体装置の上方からの透視図である。
【図１０】従来の半導体装置の上方からの透視図である。
【図１１】第１の実施の形態に係る半導体装置の上方からの透視図である。
【図１２】第３の実施の形態に係る半導体装置の露光条件と半導体装置の良不良の関係を示す図である。
【符号の説明】
１、１１、３１ 周期的に配置された配線パターンの群
２、１２、２２、２６ ダミーパターン
３ コンタクトプラグ
４ アクティブエリア
５、１９ 素子分離領域
６ 半導体基板
７ ソース・ドレイン領域
８ ゲート絶縁膜
９ 層間絶縁膜
１０、１３乃至１８ 光近接効果補正により追加されたパターン
２３、２４、２５ バイアス
Ｓａ、Ｓｂ 測長する間隔
ＳＧ１、ＳＧ２ 選択トランジスタのゲート電極
ＷＬ１乃至ＷＬ４ セルトランジスタのゲート電極
Claims (11)
- アクティブエリアを有する半導体基板あるいはウェルと、
前記半導体基板あるいはウェルの上で前記アクティブエリアの周囲に配置された素子分離領域と、
前記アクティブエリア内に配置され、前記半導体基板あるいはウェルに接続しているコンタクトプラグと、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、一定の間隔で配置され、等しい幅を有する複数の第１の配線と、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、前記第１の配線に対して前記アクティブエリアと同じ側に、前記第１の配線から第１の距離を離して配置された第２の配線と、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、前記同じ側に、前記第１の配線から前記第１の距離を離して配置された第３の配線と、
前記素子分離領域の上から前記アクティブエリアの上方にかかり、前記コンタクトプラグと前記第１の配線との間で、前記第１の配線から前記第１の距離を離して、前記第２と第３の配線の間に配置された第１のダミー配線を有することを特徴とする半導体装置。 - 前記第１のダミー配線は前記第１乃至第３の配線から絶縁されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１のダミー配線が曲がっていることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記半導体基板あるいはウェルの上方で、前記アクティブエリアに対して前記第１の配線の反対側で、一定の間隔で配置され、一定の幅を有する複数の第４の配線と、
前記半導体基板の上方で、前記アクティブエリアから離間して、前記第２と第４の配線の間で、前記第４の配線から第２の距離を離して配置された第５の配線と、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、前記第３と第４の配線の間で、前記第４の配線から前記第２の距離を離して配置された第６の配線と、
前記素子分離領域の上から前記アクティブエリアの上方にかかり、前記コンタクトプラグと前記第４の配線との間で、前記第４の配線から前記第２の距離を離して、前記第５と第６の配線の間に配置された第２のダミー配線をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。 - 前記第１と第２のダミー配線がつながっていることを特徴とする請求項４に記載の半導体装置。
- 前記第１の配線がメモリセルトランジスタのゲート配線であり、
前記第２および第３の配線が選択トランジスタのゲート配線であり、
前記コンタクトプラグにより前記半導体基板あるいはウェルの電位を制御可能なことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。 - 前記第１の配線下部に設けられ、前記第２の配線に隣接する第１のメモリセルアレイと、
前記第１のメモリセルアレイから離間して前記第１の配線の下部に設けられ、前記第３の配線に隣接する第２のメモリセルアレイをさらに有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。 - 前記第２の配線と第３の配線との間の距離に対する前記第１ダミー配線の長さの比が０．５以上であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
- 前記第１の距離に対する前記第２の配線と前記第１ダミー配線の距離の比が２．５以下であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
- 前記第２の配線の幅に対する前記第２の配線と前記第１ダミー配線の距離の比が１．７以下であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
- 前記第１の配線の幅に対する前記第２の配線と前記第１ダミー配線の距離の比が３．１以下であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
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