JP3708037B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、周期性のあるライン・アンド・スペースのパターン群を有する半導体装置に関する。特に、周期性のあるライン・アンド・スペースのパターン群にこの周期性を有しないパターンが隣接する部分を持つ半導体装置に関する。
【0002】
【従来の技術】
半導体装置である記憶装置は、メモリセルトランジスタと選択トランジスタを有している。メモリセルトランジスタと選択トランジスタは、それぞれゲート配線を有している。図10に上面図を示すように、メモリセルトランジスタのゲート配線WL21乃至WL24は、周期性を持って、等しい幅と等しい間隔で配置されている。そして、メモリセルトランジスタのゲート配線WL21乃至WL24は、周期的に配置された配線パターン群31を形成している。選択トランジスタのゲート配線SG0は、ゲート配線WL21に隣接するように、ゲート配線WL21と平行に配置されている。コンタクトプラグ3が、ゲート配線SG0に隣接するように配置される。コンタクトプラグ3は、半導体基板あるいはウェルの電位を制御する。このため、プラグ3の下には、アクティブエリア4が設けられている。アクティブエリア4の周囲には、素子分離領域5(STIもしくはLOCOS)が設けられている。アクティブエリア4は、素子分離領域5でそれぞれに分離される素子領域のことである。これらの配線パターン群31、ゲート配線SG0とコンタクトプラグ3を隣接して配置するのは、この半導体装置のチップの面積を最小化するためである。
【0003】
さらに、このチップの面積を最小化するために、アクティブエリア4の上に、ゲート配線SG0が重ねられて配置される。しかし、アクティブエリア4と素子分離領域5との界面の上にゲート配線SG0が配置される。この界面においては、アクティブエリア4や素子分離領域5と比べて、頻度は少ないものの欠陥が生じ易い。そして、この欠陥の上にゲート配線SG0が配置されると、ゲート配線SG0とウェルの間でリーク電流が流れ、半導体装置がデバイス不良となる可能性が高い。
【0004】
【発明が解決しようとする課題】
本発明は上記の問題に鑑みて為されたものであり、その目的とするところは、リーク電流の少ない、かつ、集積度の高い半導体装置を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、第1の方向に一定の間隔で配置され、第1の幅を有する複数の線状のパターンから成る第1のパターン群と、
第1の方向に第1のパターン群から一定の距離を離して配置され、第1の幅と異なる第2の幅を有する第2のパターンと、
第2のパターンと同じ側の第1の方向に、第1のパターン群から一定の距離を離して配置され、第2の幅を有する第3のパターンと、
第1の方向に第1のパターン群から一定の距離を離して配置され、第2と第3のパターンの間に配置された第4のパターンを有する半導体装置にある。
【0006】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【0007】
(第1の実施の形態)
図11に、第1の実施の形態に係る半導体装置の上方からの透視図を示す。従来の技術に記載した図10の半導体装置では、アクティブエリア4と素子分離領域5との界面の上にゲート配線SG0が配置されていた。しかし、第1の実施の形態に係る半導体装置では、図11(a)(b)に示すように、ゲート配線SG0とウェルの間でリーク電流が流れないように、アクティブエリア4と素子分離領域5との界面の上にゲート配線SG0を配置していない。
【0008】
図11(a)と図11(b)に示す半導体装置は、メモリセルトランジスタと選択トランジスタを有している。メモリセルトランジスタと選択トランジスタは、それぞれゲート配線を有している。メモリセルトランジスタのゲート配線WL31乃至WL34とWL41乃至WL44は、周期性を持って、等しい幅と等しい間隔で配置されている。そして、ゲート配線WL31乃至WL34とWL41乃至WL44は、周期的に配置された配線パターン群32と33を形成している。選択トランジスタのゲート配線SG1とSG2は、2つに分けられ、ゲート配線WL31あるいはWL41に隣接するように、ゲート配線WL31、WL41と平行に配置されている。ゲート配線SG1とSG2は、一直線上に配置される。ゲート配線SG1とSG2の間には隙間が設けられる。
【0009】
コンタクトプラグ3とアクティブエリア4の配線パターンの群32あるいは33に対する位置関係は、図10のコンタクトプラグ3とアクティブエリア4の配線パターンの群31に対する位置関係と同じである。
【0010】
ゲート配線SG1とSG2の間の隙間の幅は、アクティブエリア4の幅より広い。このことにより、アクティブエリア4の上にはゲート配線SG1とSG2は配置されない。従って、ゲート配線SG1、SG2とウェルの間でリーク電流が流れることはない。
【0011】
しかし、第1の実施の形態の半導体装置では、規則正しく周期性を持った寸法のライン・アンド・スペースで配置された配線パターンWL31乃至WL34またはWL41乃至WL44に、不連続部分を持つ配線SG1とSG2が隣接する場合、配線SG1、SG2の不連続部分の影響を受けて周期性を持った配線WL31乃至WL34とWL41乃至WL44の寸法がばらつくことがある。
【0012】
このばらつきは、配線WL31乃至WL34とWL41乃至WL44のパターン形成の為のリソグラフィ時の露光における光の散乱などの影響によるものである。この寸法のばらつきにより、セル特性のばらつくばかりか、隣り合ったゲート配線WL31乃至WL34同士やWL41乃至WL44同士のショートもしくはオープンにより、半導体装置に不良が発生する場合があった。
【0013】
配線パターンWL31では、図11(a)に示すように、配線パターンSG1、SG2が近接して配置される部分の線幅より、配線パターンSG1、SG2が近接して配置されない部分の線幅が太くなる場合が認められた。
【0014】
一方、配線パターンWL41では、図11(b)に示すように、配線パターンSG1、SG2が近接して配置される部分の線幅より、配線パターンSG1、SG2が近接して配置されない部分の線幅が細くなる場合が認められた。このとき、配線パターンWL42とWL43では、配線パターンSG1、SG2が近接して配置される部分の線幅より、配線パターンSG1、SG2が近接して配置されない部分の線幅が太くなることが認められた。場合によっては、配線パターンWL42とWL43のショートが観察されることがあった。
【0015】
これらの、線幅の変動は、配線パターンWL31、WL41、WL42の線幅が、配線パターンSG1、SG2の配置位置によって、敏感に変動しているものと考えられた。また、配線パターンWL31、WL41、WL42の線幅は、これらの配線パターンWL31、WL41、WL42の露光時の、露光量の変動と、フォーカス(焦点位置)の変動によって、敏感に変動しているものと考えられた。
【0016】
露光量を変動させる要因としては、照度のばらつきや、レジストや反射防止膜の膜厚のばらつき等が考えられる。フォーカスを変動させる要因としては、ウェーハ平坦度、レンズ収差、焦点位置の合わせ誤差等のばらつきが考えられる。これらのばらつきは多少なりとも存在すると考えられる。これらのばらつきによる露光量とフォーカスの変動に対して、配線パターンWL31、WL41、WL42の線幅が大きく変動しないことが望まれた。
【0017】
(第2の実施の形態)
第2の実施の形態の半導体装置は、メモリセルトランジスタと選択トランジスタを有している。図1(a)に示すように、メモリセルトランジスタは、ゲート配線WL1乃至WL4を有している。選択トランジスタは、ゲート配線SG1とSG2を有している。ゲート配線WL1乃至WL4は、周期性を持って、ほぼ等しい幅と等しい間隔で配置されている。そして、ゲート配線WL1乃至WL4は、周期的に配置された配線パターン群1を形成している。選択トランジスタのゲート配線SG1とSG2は、ほぼ同一の直線上に、間にダミーパターンをはさんで離間して、ゲート配線WL1に隣接するように、ゲート配線WL1と平行に配置されている。ゲート配線SG1とSG2の線幅は、ゲート配線WL1乃至WL4の線幅と異なり、太い。
【0018】
コンタクトプラグ3とアクティブエリア4の配線パターンの群1に対する位置関係は、図10のコンタクトプラグ3とアクティブエリア4の配線パターンの群31に対する位置関係と同じである。このことにより、図10と同様の半導体装置の微細化が達成できる。
【0019】
ゲート配線SG1とSG2の間の隙間の幅は、アクティブエリア4の幅より広い。このことにより、アクティブエリア4の上にはゲート配線SG1とSG2は配置されない。従って、ゲート配線SG1、SG2とウェルの間でリーク電流が流れることはない。
【0020】
第2の実施の形態の半導体装置では、図1(a)に示すように、選択トランジスタのゲート配線SG1とSG2の間にダミーパターン2を配置する。ダミーパターン2は、ゲート配線SG1とSG2と同様に、周期的に配置された配線パターンの群1に隣接して配置される。ダミーパターン2の線幅は、ゲート配線SG1とSG2の線幅と等しい。ダミーパターン2の形状は、いわゆるアルファベットの大文字のIの形である。
【0021】
図1(b)は、図1(a)のI−I方向の断面図である。半導体基板6に、素子分離領域5が、その上面の高さが半導体基板6の表面の高さより高くなるように埋め込まれている。メモリセルトランジスタのソース・ドレイン領域7が半導体基板6の表面を含む領域に、メモリセルトランジスタのゲート配線WL1乃至WL4それぞれの間に配置される。半導体基板6の表面の上には、ゲート絶縁膜8が設けられる。ゲート絶縁膜8の上には、メモリセルトランジスタのゲート配線WL1乃至WL4が等幅等間隔の一定の周期で設けられている。コンタクトプラグ3は、基板6の上に設けられている。ダミーパターン2は、素子分離領域5の上から一部アクティブエリア4のゲート絶縁膜8の上にかかって設けられる。ゲート配線WL1乃至WL4の上面と側面は層間絶縁膜9で覆われている。ダミーパターン2も上面と側面が層間絶縁膜9で覆われている。以上から、ダミーパターン2は、周囲を絶縁体で囲まれ、フローティングの状態に置かれる。このことにより、たとえば、ゲート酸化膜8の不具合により、ダミーパターン2が基板6とショートしても、基板6へダミーパターン2を介してゲート配線WL1、SG1、SG2からリーク電流が流れることがない。
【0022】
このように、ダミーパターン2を配置することで、露光量とフォーカスの変動に対して、配線パターンWL1、WL2、WL3の線幅の変動が少ない。すなわち、ゲート配線WL1乃至WL4が等幅等間隔の一定の周期で設けられる。そして、ゲート配線WL1乃至WL4がオープンすることはない。また、ゲート配線WL1乃至WL4の間がショートすることはない。
【0023】
第2の実施の形態の半導体装置においては、第1の幅を有する第1のパターンWL1乃至WL4が、第1の方向である縦方向に一定の周期で配置される。第2のパターンSG1は、第1のパターンWL1乃至WL4の第1の方向である縦方向に一定の距離を離して配置される。第2のパターンSG1は、第1のパターンWL1乃至WL4の第1の幅と異なる第2の幅を有する。第3のパターンSG2は、第1のパターンWL1乃至WL4の第1の方向である縦方向にその一定の距離と同じ距離を離して配置される。第3のパターンSG2の幅は、第2のパターンSG1の第2の幅と等しい。第4のパターン2は、第1のパターンWL1乃至WL4の第1の方向である縦方向にその一定の距離と同じ距離を離して配置される。また、第4のパターン2は、第2と第3のパターンSG1、SG2の間に配置される。第4のパターン2の幅は、第2のパターンSG1の第2の幅と等しい。この第4のパターン2が設けられることで、リソグラフィ時での光の散乱などによる第1のパターンWL1乃至WL4の太りや細りがなくなる。
【0024】
第1乃至第4のパターンWL1乃至WL4、SG1、SG2、2は、導電体のパターンである。第4のパターン2は、第1乃至第3のパターンWL1乃至WL4、SG1、SG2から絶縁されている。第4のパターン2はフローティング状態に置かれる。アクティブエリア、素子分離エリアもしくはそれぞれの界面に欠陥などが生じ、半導体基板と第4のパターン2がショートしても、第4のパターン2を介して他の導電体や素子とのショートがないために、デバイスの不良を減らすことができる。
【0025】
第1のパターンWL1乃至WL4が、第1の方向である縦方向と直角を成す第2の方向である横方向の直線上に設けられる。第2乃至第4のパターンSG1、SG2、2が、第1の方向である縦方向と直角を成し、第2の方向である横方向と平行の第3の直線上に設けられる。このことにより、第1のパターンWL1乃至WL4が、ライン・アンド・スペースのパターン群を構成する場合にも、ライン幅の変動を抑えることができる。
【0026】
第4のパターン2の幅は、コンタクトエリアの幅より狭い。第4のパターン2の下方にアクティブエリアのパターンが配置されている。第4のパターン2は、フローティング状態でよいため、グランドに落とすためのコンタクトエリアを設ける必要がない。このため第4のパターン2の微細化が可能である。
【0027】
第2の実施の形態の半導体装置では、半導体基板6を有している。複数の線状の第一のゲート配線WL1乃至WL4が、半導体基板6上に形成され一定の間隔で第一の幅を有して第一の方向に互いに平行に形成されている。第一のメモリセルアレイは、第一のゲート配線WL1乃至WL4下部に形成されている。すなわち、第一のメモリセルアレイは、第一のゲート配線WL1乃至WL4の図1(a)上の第二のゲート配線SG1下部相当部分に形成されている。第一の選択トランジスタは、第一のメモリセルアレイの第一の方向に隣接し、第一の幅と異なる第二の幅を有し、第一のゲート配線WL1乃至WL4とほぼ平行に形成された第二のゲート配線SG1を具備している。すなわち、第一の選択トランジスタは、図1(a)上の第二のゲート配線SG1下部にある。第二のメモリセルアレイは、第一のメモリセルアレイから離間して、第一のゲート配線WL1乃至WL4の下部に設けられる。第二のメモリセルアレイは、図1(a)上の第二のゲート配線SG2下部にある第一のゲート配線WL1乃至WL4相当部分に存在する。第二の選択トランジスタは、第一のメモリセルアレイに対する第一の選択トランジスタ側と同じ側の第二のゲート配線SG1の延長上に形成された第三のゲート配線SG2を具備している。第二の選択トランジスタは、図1(a)上の第三のゲート配線SG2の下部にある。ダミーゲート配線2は、第二のゲート配線SG1と第三のゲート配線SG2との間に、第二のゲート配線SG1および第三のゲート配線SG2の何れからも離間して形成されている。コンタクトプラグ3は、ダミーゲート配線2の第一のゲート配線WL1乃至WL4と反対側に設けられている。
【0028】
図2(a)に示すように、露光マスクの寸法であるダミーパターン2の長さBと、配線パターンSG1とダミーパターン2の間隔A1と、配線パターンSG2とダミーパターン2の間隔A2を変化させる。この場合の現像される配線パターンWL1とWL2の間隔SaとSbの変化を露光工程のシミュレーションにより計算した。間隔Saはダミーパターン2の中央付近に設定した。間隔Sbは間隔A2の付近に設定した。露光マスクの寸法として、配線パターンWL1とWL2の幅は0.16μmである。配線パターンSG1とSG2の幅は0.3μmである。配線パターンWL1とWL2の間隔は0.157μmである。なお、現像されたこの間隔のスペックは、0.148μm以上0.166μm以下に設定している。この範囲であれば、この間隔に起因する半導体装置の不良は発生しないと考えられる。配線パターンWL1とSG1(SG2)の間隔Cは0.2μmである。配線パターンSG1とSG2の間隔は2μmである。光近接効果補正により追加されたパターン10の長さは、間隔A1、A2に等しく、幅は、0.0001μm以上0.02μm以下の範囲の一定の値に設定している。
【0029】
シミュレーションに用いた長さBと間隔A1とA2の組み合わせを図2(b)の表に示す。間隔A1と間隔A2は、ほぼ同一寸法に設定した。数字の単位はすべてμmである。露光量は40mjとした。これより、現像される配線パターンWL1とWL2の間隔SaとSbは、マスク寸法より狭くなった。間隔SaとSbは、パターン2の長さBが短くなるほど、狭くなった。この狭くなる傾向は、間隔Sbより間隔Saのおいて大きいことがわかった。間隔Sa、Sbのスペックを満たすには、パターン2の長さBを1.0μm以上にすればよいことがわかった。同様に、間隔A1とA2は、0.5μm以下すればよいことがわかった。これより、パターンSG1とSG2の間隔(A1+B+A2)が2μmであるので、パターンSG1とSG2の間隔(A1+B+A2)に対するパターン2の長さBの比が0.5以上であればよいと考えられる。また、間隔Sa、Sbのスペックを満たすのは、間隔A1とA2が0.5μm以下であることがわかった。パターンWL1とSG1(SG2)間隔Cは0.2μmである。これより、間隔Cに対する間隔A1(A2)の比が2.5以下であればよいと考えられる。また、パターンSG1(SG2)の幅0.3μmに対する間隔A1(A2)の比が1.7以下であればよいと考えられる。同様に、パターンWL1、WL2の幅0.16μmに対する間隔A1(A2)の距離の比が3.1以下であればよいと考えられる。
【0030】
(第2の実施の形態の変形例)
第2の実施の形態の変形例では、第1の実施の形態のダミーパターン2の形状が、図3に示すダミーパターン12の形状に変更されている。すなわち、I文字型の形状をL文字型の形状に変更している。このことによって、第2の実施の形態における効果はそのままに得ることができる。新たに、パターン12の形成過程において、パターン12が半導体装置から剥離しにくい。
【0031】
(第3の実施の形態)
第3の実施の形態では、図4(a)に示すように、アクティブエリア4を通る線を対称線として上下対称に半導体装置が構成される。互いに対称であると考えられる上下の部分は、第2の実施の形態さらには、第2の実施の形態の変形例の構成を同じである。なお、第3の実施の形態は、2つの第2の実施の形態の半導体装置を、選択トランジスタが向き合うように接続したと考えることもできる
第3の実施の形態のダミーパターン22の形状は、2つの図1(a)に示すダミーパターン2をつなげた形状である。すなわち、2つのI文字型の形状をつなげてU文字型の形状に変更している。このことによって、第1の実施の形態における効果はそのままに得ることができる。新たに、パターン22の形成過程において、パターン22が半導体装置から剥離しにくい。
【0032】
第2の実施の形態の半導体装置においては、パターン群1に、パターンWL1乃至WL4が、縦方向に第1の周期で配置される。パターン群1は横方向に一定の幅を有する。パターンSG1、SG11とパターンSG2、SG12は、パターン群1の縦方向に隣接する。パターンSG1、SG11とパターンSG2、SG12のパターン群1に隣接する長さは、パターン群1の横方向の一定の幅より短い。パターンSG1、SG11とパターンSG2、SG12は、第1の周期と異なる第2の周期で配置される。ここで、第2の周期とは、パターンSG1、SG11とパターンSG2、SG12の縦方向の繰り返し単位の幅のことである。パターン22は、パターンSG1、SG11とパターンSG2、SG12と並んでパターン群1の縦方向に隣接する。パターン22も部分的には第2の周期で配置される。
【0033】
また、第3の実施の形態の半導体装置においては、パターン群11に、パターンWL11乃至WL14が、縦方向に第3の周期で配置される。第3の周期は、第1の周期と同じでもよいし、異なってもよい。パターン群11は横方向に一定の幅を有する。この一定の幅は、パターン群1の一定の幅と同じでも異なっていてもよい。パターンSG1、SG11とパターンSG2、SG12は、パターン群11の縦方向に隣接する。パターンSG1、SG11とパターンSG2、SG12のパターン群11に隣接する長さは、パターン群11の横方向の一定の幅より短い。パターン22は、パターン群11の縦方向に隣接する。
【0034】
このパターン22が設けられることで、リソグラフィ時での光の散乱などによるパターンWL1乃至WL4、WL11乃至WL14の太りや細りがなくなる。
【0035】
図4(b)に示すように、露光マスクにおいて、ダミーパターン22を配置する。また、光近接効果補正により追加されたパターン13乃至18を配置してもよい。さらに、バイアスとなるパターン23乃至25を配置してもよい。パターン13乃至18、23乃至25の幅は、0.0001μm以上0.02μm以下の範囲の値に設定すればよい。
【0036】
図4(b)に示す露光マスクを用いて、図5(a)(b)に示すような配線パターンWL1乃至WL4、WL11乃至WL14、SG1SG2、SG11、SG12とダミーパターン22を形成し、半導体装置を完成させた。セルトランジスタは互いに素子分離領域19によって分離されている。選択トランジスタも互いに素子分離領域19によって分離されている。配線パターンWL1乃至WL4、WL11乃至WL14は、断線やショートすることなく、均一の幅で形成されている。
【0037】
図4(b)に示す露光マスクを用いて、露光条件を変えて、図5(a)(b)に示すような配線パターンWL1乃至WL4、WL11乃至WL14、SG1SG2、SG11、SG12とダミーパターン22を形成した。露光条件を変えた半導体装置をそれぞれ完成させた。変化させた露光条件は、図12(a)に示すように、露光量とフォーカスである。たとえば、露光量29(相対値)で、フォーカス−0.4μmの欄は空欄であり、この露光条件では半導体装置を製造しなかったことを意味する。露光量29(相対値)で、フォーカス−0.3μmの欄は×印であり、この露光条件で製造した半導体装置に不良が発生したことを意味する。露光量29(相対値)で、フォーカス−0.2μmの欄は◎印であり、この露光条件で製造した半導体装置は良品であったことを意味する。これより、露光量とフォーカスが共に大きく変動しても、半導体装置は良品となることがわかる。このことは、図4(b)に示す露光マスクからダミーパターン22のみを除いた露光マスクを用いて、露光条件は図12(a)と同じにして製造した半導体装置と良不良を比較すると明らかである。図12(b)は、ダミーパターン22のみを除いた露光マスクを用いた場合である。
【0038】
露光量32で比較すると、ダミーパターン22が無い場合は、フォーカスマージンが−0.3μm〜−0.2μmの間の間隔0.1μmである。一方、ダミーパターン22がある場合は、−0.5μm〜+0.1μmの間の間隔0.6μmである。このようにフォーカスマージンが広がっていることがわかる。同様に露光量マージンも広がっていることがわかる。
【0039】
(第3の実施の形態の変形例1)
第3の実施の形態の変形例1では、図4(a)に示す第3の実施の形態のダミーパターン22の形状が、図6に示すダミーパターン26と27の形状に変更されている。すなわち、U文字型の形状を2つのL文字型の形状に変更している。このことによっても、第3の実施の形態における効果はそのままに得ることができる。
【0040】
(第3の実施の形態の変形例2)
第3の実施の形態の変形例2では、図4(a)に示す第3の実施の形態のダミーパターン22の形状が、図7に示すダミーパターン28の形状に変更されている。すなわち、U文字型の形状をO文字型の形状に変更している。このことによっても、第3の実施の形態における効果はそのままに得ることができる。
【0041】
(第3の実施の形態変形例3)
第3の実施の形態の変形例3では、図4(a)に示す第3の実施の形態のダミーパターン22の形状が、図8に示すダミーパターン29の形状に変更されている。すなわち、U文字型の形状をH文字型の形状に変更している。このことによって、第3の実施の形態における効果はそのままに得ることができる。さらに、ウェルコンタクトが2つ以上必要な場合にも対応できる。
【0042】
(第4の実施の形態)
第2と第3の実施の形態では、パターンとしてゲート配線を取り上げたが、メタル配線であってもよい。
【0043】
第4の実施の形態の半導体装置においては、図9に示すように、パターン群としてパターンL1乃至L4が、縦方向に第1の周期で配置される。パターンL1乃至L4のパターン群は横方向に一定の幅を有する。パターン43、45とパターン42、44は、パターンL1乃至L4のパターン群の縦方向に隣接する。パターン43、45とパターン42、44のパターン群に隣接する長さは、パターン群の横方向の一定の幅より短い。パターン43、45とパターン42、44は、第1の周期と異なる第2の周期で配置される。パターン41は、パターン43、45とパターン42、44と並んでパターン群の縦方向に隣接する。パターン41も部分的には第2の周期で配置される。パターン群としてパターンL11乃至L14が、縦方向に第1の周期で配置される。パターンL11乃至L14のパターン群は横方向に一定の幅を有する。パターン43、45とパターン42、44は、パターンL11乃至L14のパターン群の縦方向に隣接する。このパターン41が設けられることで、リソグラフィ時での光の散乱などによるパターンL1乃至L4、L11乃至L14の太りや細りがなくなる。なお、パターン41としては、形状として、図9のU文字型に限らず、図1(a)、図6乃至8に示すようなI字型L字型O字型H字型を用いることができる。これらのことにより、第3の実施の形態と同様な効果を得ることができる。
【0044】
また、第2乃至第4の実施の形態においては、第2乃至第4の実施の形態において示した形状のI字型L字型U字型O字型H字型のダミーパターンを1種類もしくは2種類以上を組み合わせて用いてもよい。
【0045】
【発明の効果】
以上述べたように、本発明によれば、リーク電流の少ない、かつ、集積度の高い半導体装置を提供できる。
【図面の簡単な説明】
【図1】第2の実施の形態に係る半導体装置の上方からの透視図と断面図である。
【図2】第2の実施の形態に係る半導体装置のダミーパターンの配置場所に対するパターンの間隔の寸法の変化のシミュレーション結果である。
【図3】第2実施の形態の変形例に係る半導体装置の上方からの透視図である。
【図4】第3の実施の形態に係る半導体装置の上方からの模式的な透視図と詳細なマスクパターンである。
【図5】第3の実施の形態に係る半導体装置の上方からの透視図と断面図である。
【図6】第3の実施の形態の変形例1係る半導体装置の上方からの透視図である。
【図7】第3の実施の形態の変形例2係る半導体装置の上方からの透視図である。
【図8】第3の実施の形態の変形例3係る半導体装置の上方からの透視図である。
【図9】第4の実施の形態に係る半導体装置の上方からの透視図である。
【図10】従来の半導体装置の上方からの透視図である。
【図11】第1の実施の形態に係る半導体装置の上方からの透視図である。
【図12】第3の実施の形態に係る半導体装置の露光条件と半導体装置の良不良の関係を示す図である。
【符号の説明】
1、11、31 周期的に配置された配線パターンの群
2、12、22、26 ダミーパターン
3 コンタクトプラグ
4 アクティブエリア
5、19 素子分離領域
6 半導体基板
7 ソース・ドレイン領域
8 ゲート絶縁膜
9 層間絶縁膜
10、13乃至18 光近接効果補正により追加されたパターン
23、24、25 バイアス
Sa、Sb 測長する間隔
SG1、SG2 選択トランジスタのゲート電極
WL1乃至WL4 セルトランジスタのゲート電極
Claims (11)
- アクティブエリアを有する半導体基板あるいはウェルと、
前記半導体基板あるいはウェルの上で前記アクティブエリアの周囲に配置された素子分離領域と、
前記アクティブエリア内に配置され、前記半導体基板あるいはウェルに接続しているコンタクトプラグと、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、一定の間隔で配置され、等しい幅を有する複数の第1の配線と、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、前記第1の配線に対して前記アクティブエリアと同じ側に、前記第1の配線から第1の距離を離して配置された第2の配線と、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、前記同じ側に、前記第1の配線から前記第1の距離を離して配置された第3の配線と、
前記素子分離領域の上から前記アクティブエリアの上方にかかり、前記コンタクトプラグと前記第1の配線との間で、前記第1の配線から前記第1の距離を離して、前記第2と第3の配線の間に配置された第1のダミー配線を有することを特徴とする半導体装置。 - 前記第1のダミー配線は前記第1乃至第3の配線から絶縁されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1のダミー配線が曲がっていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記半導体基板あるいはウェルの上方で、前記アクティブエリアに対して前記第1の配線の反対側で、一定の間隔で配置され、一定の幅を有する複数の第4の配線と、
前記半導体基板の上方で、前記アクティブエリアから離間して、前記第2と第4の配線の間で、前記第4の配線から第2の距離を離して配置された第5の配線と、
前記半導体基板あるいはウェルの上方で、前記アクティブエリアから離間して、前記第3と第4の配線の間で、前記第4の配線から前記第2の距離を離して配置された第6の配線と、
前記素子分離領域の上から前記アクティブエリアの上方にかかり、前記コンタクトプラグと前記第4の配線との間で、前記第4の配線から前記第2の距離を離して、前記第5と第6の配線の間に配置された第2のダミー配線をさらに有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 前記第1と第2のダミー配線がつながっていることを特徴とする請求項4に記載の半導体装置。
- 前記第1の配線がメモリセルトランジスタのゲート配線であり、
前記第2および第3の配線が選択トランジスタのゲート配線であり、
前記コンタクトプラグにより前記半導体基板あるいはウェルの電位を制御可能なことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 - 前記第1の配線下部に設けられ、前記第2の配線に隣接する第1のメモリセルアレイと、
前記第1のメモリセルアレイから離間して前記第1の配線の下部に設けられ、前記第3の配線に隣接する第2のメモリセルアレイをさらに有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。 - 前記第2の配線と第3の配線との間の距離に対する前記第1ダミー配線の長さの比が0.5以上であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記第1の距離に対する前記第2の配線と前記第1ダミー配線の距離の比が2.5以下であることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
- 前記第2の配線の幅に対する前記第2の配線と前記第1ダミー配線の距離の比が1.7以下であることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
- 前記第1の配線の幅に対する前記第2の配線と前記第1ダミー配線の距離の比が3.1以下であることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
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