JP2005019784A - 微細化に対応したメモリアレイ領域のレイアウト方法 - Google Patents
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Abstract
【課題】メモリアレイ領域のデバイス部分で太幅配線部分を縮小し、レイアウトの縮小率を高めることができる。
【解決手段】スルーホール１４の部分で、等幅で平行なビット線１１とタングステン配線１２Ａ，１２Ｂとを等間隔に位置させ、かつ一組の隣接するタングステン配線１２Ａ，１２Ｂが他の配線層との接続用のスルーホール１４をタングステン配線１２Ａ，１２Ｂに挟まれた位置に打ち込む。そして、スルーホール１４を被せ覆ってその周囲に所定の余裕幅を有しタングステンによる接続用配線１３を形成する。従って、等幅・等間隔の配線パターンはそのサイズを製造上で可能な限り縮小できる。更に、このフォトグラフィー工程では幅広のスルーホール１４を横断するフォトレジストに感光しない程度の幅を有するスリット１５を設けて、ショートマージンを向上させ、かつ解像度の低下を抑えている。
【選択図】 図３
【解決手段】スルーホール１４の部分で、等幅で平行なビット線１１とタングステン配線１２Ａ，１２Ｂとを等間隔に位置させ、かつ一組の隣接するタングステン配線１２Ａ，１２Ｂが他の配線層との接続用のスルーホール１４をタングステン配線１２Ａ，１２Ｂに挟まれた位置に打ち込む。そして、スルーホール１４を被せ覆ってその周囲に所定の余裕幅を有しタングステンによる接続用配線１３を形成する。従って、等幅・等間隔の配線パターンはそのサイズを製造上で可能な限り縮小できる。更に、このフォトグラフィー工程では幅広のスルーホール１４を横断するフォトレジストに感光しない程度の幅を有するスリット１５を設けて、ショートマージンを向上させ、かつ解像度の低下を抑えている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置する際のレイアウト方法に関し、特に、より一層の微細化に適応することができるメモリアレイ領域のレイアウト方法に関する。
【０００２】
【従来の技術】
近年の半導体プロセスでは微細化が進み、メモリアレイ領域においてもメモリセルのサイズが小さくなると共に配線幅および配線間隔も縮小し、全体の縮小化が進んでいる。しかし、センスアンプ、サブワードドライバ、またはトランスファーゲートなどの配備されるデバイス部分はメモリセル部分と比べて微細化が進んでおらず、メモリセル部分とデバイス部分との縮小率（シュリンク率）の差が年々大きくなっている。
【０００３】
例えば、図５に示されるようなフォールデッドビット型のメモリアレイ領域では、セル１、ビット線２、ワード線３、センスアンプ（以後、ＳＡと略称する）４、サブワードドライバ（以後、ＳＷと略称する）５、およびその他の制御線が配置される。図面の垂直方向に多数のビット線２が配置され、水平方向に多数のワード線３が配置される。ビット線２とワード線３との各交点には、垂直、水平の二次元状に、例えばトランジスタとセル容量とで構成されるダイナミック型メモリセルによるセル１が配置される。ビット線２は、相補線（ＴｒｕｅおよびＢａｒ）で構成され、レイアウト面積の都合から、一つのセルアレイの、図面の上側か下側の部分に、櫛型又は千鳥状に配置されるＳＡの一つに接続されている。
【０００４】
ここで、フォールデッドビット線形式としてビット線２とＳＡ４とは、ＳＡ４の片側に相補のビット線２を２本配置する。またここでは、ＳＡ４を二つのセル１によるアレイで共有するシェアード方式が用いられている。もちろん、相補のビット線をＳＡの両側に配置したオープンビット線形式でも同様に対応できる。
【０００５】
ワード線３は、サブワード線と言ってもよく、低抵抗のポリシリコン等で作られるが、その一端は、ＳＷ回路に接続され、ＳＷ５によりドライブされる。ＳＷ５は、ワード線３の数だけ用意され、ここでは、メインワード線の一つと、サブワードドライブ線の一つから、ＡＮＤ論理により動作するよう構成されている。
【０００６】
このように、二次元状にメモリセルが配置されたセルアレイ部の一方向（図では上下方向）にビット線が多数配置され、またそれと直交する方向（図では左右方向）にワード線が多数配置されており、ビット線の上下方向又は左右方向に隣接して、ＳＡ領域又はＳＷ領域が配置されている。なお、図示されていないが、セル１からの読出しデータ、又はセル１への書き込みデータは、ＳＡ４の近辺に配置された共通のローカルＩ／Ｏ（入出力）線（以後、ＬＩＯと略称する）を経由して入出力される。
【０００７】
また、図５に示される回路が上下方向および左右方向に複数組重なるって一つのレイアウトが構成される。
【０００８】
また、図６は、図５に示されるメモリアレイ領域で使用される相補一組のビット線２とＳＡ４とを接続するトランスファゲート（以後、ＴＧと略称する）部６の一つのスイッチ構成を示している。図５では上下方向に延びるビット線２が図６では左右方向に延びている。
【０００９】
次に、図７から図９までを併せ参照してメモリアレイ領域のサイズについて詳細を説明する。
【００１０】
図７は、従来のメモリアレイ領域における配線パターンによるレイアウトの一例を示す図であり、図６の回路の複数組を含んで構成されている。従って、図７では図６と同様にビット線が図面上左右に延びており、ＳＡが上下に相補線である一組二本のビット線に挟まれて、左右に間隔を置いて、また上下に隣接して、それぞれ配備されている。図示されるレイアウトでは、黒の正方形で示される接続用孔が接続されるところの配線部分が太幅配線として一律に太く、かつ長くなっている。また、レイアウトは、太幅配線１本に、ビット線である細い配線２本を両側に配置してフォトグラフィーのマージンを確保しようとしている。
【００１１】
図７の例では、レイアウト的に見かけ上は規則的である。しかし、接続用孔の部分および左右の両端でビット線に接続するトランスファーゲート部分など、左右方向に平行に延びるビット線を上下方向に屈折する部分があり、配線幅の太い部分と、細い部分が混じって存在している。このため、後述するが、配線のフォトグラフィー工程でのレジストプロセスではフォトレジストを感光する際、近接効果により太幅配線部分でフォトレジストの解像度が低下して短絡し易くなる。
更にこのようなレイアウトでは、太幅配線が長いため、よりフォトレジストの解像度の低下している部分が多くあり、より短絡し易くなっている。従って、従来のレイアウトでは太幅配線に隣接する細幅配線との間隔を細幅配線同士の間隔よりも広く開けることで、ショートマージンを向上させていた。
【００１２】
次に、図８および図９を併せ参照してマージンについて説明する。図８は図７における接続用孔近傍、また図９は図８の接続用孔近辺の詳細それぞれを拡大して示す模式図である。従って、図面で示される相対的な表示は後述されるサイズと必ずしも一致していない。
【００１３】
細幅配線のビット線１０１は現状の製造工程で０．１２μｍの配線幅を可能としている。また、隣接する配線幅０．１２μｍのビット線１０１に対する配線間隔も、０．１２μｍを可能とする。一方、太幅配線１０２の中央部に配置される配線層間の接続用孔１０３は０．２０μｍの径を有する。フォトグラフィー工程でのレジストプロセスで、その下に配置されているトランジスタのゲートまたは拡散層との短絡を回避するための接続用孔１０３と太幅配線１０２との余裕には０．０８μｍが与えられているので、太幅配線１０２は合計０．３６μｍの配線幅となる。
【００１４】
従って、上述したショートマージンとして、太幅配線１０２に隣接するビット線１０１との脇間隔をビット線１０１同士の配線間隔０．１２μｍよりも広くして、０．１４μｍを確保していた。すなわち、その合計である接続用孔１０３のピッチは１．００μｍとなる。
【００１５】
また、図１０に示されるＴＧ部は、上記図６で示されるビット線２とＳＡ４とを接続するトランスファＭＯＳ（金属酸化膜半導体）をＴＧとするＴＧ部６であるためビット線毎にトランスファＭＯＳが必要である。また、レイアウト的には拡散層の配置がメモリセル側のビット線の配置と同じになるためレイアウトルールが厳しくなっている。また、拡散層幅はデバイス的にＭＯＳの駆動能力を決定する重要な要素であり、回路的に安定動作させるためにはできるだけ大きい幅が必要となる。
【００１６】
従って、レイアウトとして、拡散層の配線１２１の配線幅とその配線間隔が不規則なレイアウトとなり、上述したレイアウトと同様に拡散層のフォトグラフィー工程で拡散層の間隔を広げている。すなわち、接続用孔１２２の径が０．１６μｍであるので、フォトグラフィー工程でのレジストプロセスで、その下に配置されているトランジスタのゲートまたは拡散層との短絡を回避するための接続用孔１２２と太幅配線１２１との余裕は０．０８μｍをとっている。従って、太幅の配線１２１は合計０．３２μｍの配線幅となる。従来は、太幅の配線１２１同士が隣接するのでその配線間隔は０．１８μｍを必要としていた。すなわち、その合計から接続用孔１２２のピッチは０．５０μｍとなる。
【００１７】
【発明が解決しようとする課題】
上述した従来のメモリアレイ領域のレイアウト方法では、まだ、微細化による縮小率が不足であるという問題点がある。
【００１８】
その理由は、接続用孔位置のように太幅を必要とする配線付近では、平行な配線に対する規則性が崩れるのでフォトグラフ処理の際に余裕が小さくなり、従って電気的な短絡を生じ易く、太幅配線の脇の配線間隔を広くとる必要性があるためである。
【００１９】
ここで、微細加工で用いる最小デザインルールの基準幅（以後、最小基準幅と略称する）Ｆに対して上記図９を参照すれば、最小基準幅Ｆを細幅配線による配線幅または配線間隔と等しい０．１２μｍとした場合、センスアンプ部分のピッチ幅は、最小デザインルールの８倍の基準幅を必要とするので、８Ｆ＝０．９６μｍとなる。この場合、上述のピッチ幅１．００μｍとの差は０．０４μｍである。
【００２０】
このＳＡ部における従来の１．００μｍのピッチを８Ｆ＝０．９６μｍのピッチにレイアウトするために太幅配線幅を調整する場合、太幅配線幅は、０．３６μｍから０．３２μｍとなる。従って、接続用孔１０３と配線間の合わせ余裕が太幅配線の一方の配線間隔を広げる前の０．０８μｍから０．０６μｍに減少されてしまう。この場合のフォトグラフィー工程でのレジストプロセスでは、脇間隔が０．１４μｍあるため太幅配線のショートマージンは軽減される。しかし、その副作用として「合わせマージン」の減少により、接続用孔が太幅配線から外れてしまいその下に配置されているトランジスタのゲートまたは拡散層と短絡してしまうので、歩留まりの低下が予想される。
【００２１】
また、図７に示されるようなレイアウトではメモリセル近傍の配線に屈曲部が多い。しかし、一般的にレジストプロセスではこのような屈曲部で、忠実な加工はできないので、屈曲部の角は取れて丸くなる傾向にある。従って、屈折部の多い微細な配線は、最悪事態として断線してしまうため、加工的に不利である。
【００２２】
また、上記図１０を参照すれば、上述したＴＧのピッチ０．５０μｍを他の部分の最小基準幅Ｆ＝０．１２μｍに基づいてその４倍の４Ｆ＝０．４８μｍまでに調整する場合、配線間隔は０．１６μｍしかとれない。この配線間隔では拡散層のフォトグラフィー工程で拡散層の間隔が狭くなるので、近接効果によりフォトレジストの解像度が低下し短絡してしまうという問題が生じる。
【００２３】
これらは合わせマージン又はサイズシフトなどを考慮すると非常に厳しいレイアウトであり、歩留まりの低下が予想される。今後、更に微細化が進みメモリセルとアレイ領域の回路とに対する配線幅の縮小率の差が更に大きくなった場合、レイアウトは今以上に難しくなることが予想される。
【００２４】
本発明の課題は、このような問題点を解決し、センスアンプ部又はトランスファゲート部のようなデバイス部分では太幅配線部分を縮小してレイアウトし、縮小率を高めることができるメモリアレイ領域のレイアウト方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明によるメモリアレイ領域のレイアウト方法は、メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置する方法であって、規則正しくピッチを形成するように前記配線を等幅かつ等間隔に配置し、当該配線のうち、前記接続用孔の位置については、隣接する二つの配線に挟まれた位置に前記接続用孔を打ち込んでいる。
【００２６】
このような方法により、コンタクトプラグまたはビアプラグのための接続用孔に対応する部分は、接続用孔の周辺に限定され、接続用孔の周辺に最小の配線余裕幅をもって形成できる。接続用孔には、トランジスタの拡散層若しくはゲート層と上層の配線を接続する穴若しくは窓となるコンタクトホール、又は上層配線と下層配線とを接続するため層間絶縁膜に開けた穴若しくは窓となるスルーホールがある。
【００２７】
また、更に、接続用配線を、打ち込まれた前記接続用孔の部分を被せ覆い、配線パターンとして形成することにより、太幅配線部分が形成される。従って、配線の延びる方向に垂直な方向では平行に伸びる配線の配線幅および配線間隔により太幅配線部分を縮小することができる。また、平行配線を跨ぐ接続用配線が有する平行配線の長さ方向の配線余裕も最小幅に形成できる。
【００２８】
また、平行配置される前記配線の配線幅Ｌと配線間隔ＳとによるＬ／Ｓ比率を「１」とすることができる。すなわち、上記平行をなす前記配線をビット線とし、並行配線のライン幅Ｌとスペース間隔ＳとによるＬ／Ｓ比率を「１」とする場合、サブワードドライバ部又はセンスアンプ部などに対する接続用孔は隣接する配線間隙部分に打ち込むことにより、製造上可能な最小基準幅Ｆの８倍のピッチによりレイアウトすることができる。
【００２９】
また、平行に隣接配置する二つの配線に跨る前記接続用配線を太幅配線とし、その中心線上に隣接して位置する二つの接続用孔に対応させて形成することもできる。このような構成により、トランスファーゲート部のようにＭＯＳによりビット線を接続する際に用いる太幅配線は製造上可能な最小基準幅Ｆの４倍のピッチによりレイアウトすることができる。
【００３０】
また、上述した本発明による上記レイアウトを得るため、フォトグラフィー工程では、前記接続用配線の中央に、長さ方向を前記配線の長さ方向に一致させるスリットを設け、このスリットにフォトレジストに感光しない程度の幅を形成することが望ましい。このスリットにより、接続用孔部分周辺に形成されるパターンのサイズを僅少な変化量で実現することができる。すなわち、微細化された配線を高精度にレイアウトすることができる。
【００３１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３２】
本発明に適用されるメモリアレイ領域は、上述したように、例えば、図５に示されるようなフォールデッドビット型では、セル１、ビット線２、ワード線３、センスアンプ（以後、ＳＡと略称する）４、サブワードドライバ（以後、ＳＷと略称する）５、およびその他の制御線が配置される。図面の垂直方向に多数のビット線２が配置され、水平方向に多数のワード線３が配置される。ビット線２とワード線３との各交点には、垂直、水平の二次元状に、例えばトランジスタとセル容量とで構成されるダイナミック型メモリセルによるセル１が配置される。ビット線２は、相補線（ＴｒｕｅおよびＢａｒ）で構成され、レイアウト面積の都合から、一つのセルアレイの、図面の上側か下側の部分に、櫛型又は千鳥状に配置されるＳＡの一つに接続されている。
【００３３】
ここで、フォールデッドビット線形式としてビット線２とＳＡ４とは、ＳＡ４の片側に相補のビット線２を２本配置する。またここでは、ＳＡ４を二つのセル１によるアレイで共有するシェアード方式が用いられている。もちろん、相補のビット線をＳＡの両側に配置したオープンビット線形式でも同様に適用できる。
【００３４】
ワード線３は、サブワード線と言ってもよく、低抵抗のポリシリコン等で作られるが、その一端は、ＳＷ回路に接続され、ＳＷ５によりドライブされる。ＳＷ５は、ワード線３の数だけ用意され、ここでは、メインワード線の一つと、サブワードドライブ線の一つから、ＡＮＤ論理により動作するよう構成されている。
【００３５】
このように、二次元状にメモリセルが配置されたセルアレイ部の一方向（図では上下方向）にビット線が多数配置され、またそれと直交する方向（図では左右方向）にワード線が多数配置されており、ビット線の上下方向又は左右方向に隣接して、ＳＡ領域又はＳＷ領域が配置されている。
【００３６】
また、図５に示される回路が上下方向および左右方向に複数組重なるって一つのレイアウトが構成される。
【００３７】
また、図６は、図５に示されるメモリアレイ領域で使用される相補一組のビット線２とＳＡ４とを接続するトランスファゲート（以後、ＴＧと略称する）部６の一つのスイッチ構成を示している。図５では上下方向に延びるビット線２が図６では左右方向に延びている。
【００３８】
次に、図１を参照して本発明によるメモリアレイ領域のレイアウトについて説明する。図１は本発明によるメモリアレイ領域のレイアウトにおける実施の一形態を示す図であり、上記図６の回路の複数組を含んで構成されている。
【００３９】
従って、図１では図６と同様にビット線が図面上左右に延びており、ＮチャネルおよびＰチャネルそれぞれのＳＡ部では、黒の正方形で示される接続用孔が接続されるところの配線部分が上下に相補線である一組二本のビット線に挟まれて、それぞれ配備されている。また、図面上左右の両端でビット線を接続するＴＧ部が隣接して平行する二本の配線に挟まれるように形成されている。このように二本の配線に跨る配線を接続用配線と呼称することとする。
【００４０】
メモリアレイ及びその周辺回路で構成されるメモリアレイ領域では、ＳＡ部、ＳＷ部、又はＴＧ部上の配線（以後、ビット線と区別してタングステン配線とする）が、ビット線と同じ配線幅および配線間隔で平行に配置されている。タングステン配線は、タングステン若しくはタンタルなどの高融点金属又はそのケイ化合物などの一般導体材による配線を、最も利用されているタングステンで代表して呼称されたものである。
【００４１】
例えば、図１におけるＳＡ部のタングステン配線では、ビット線と同じ配線幅と配線間隔とで図面上上下方向に平行線を形成するタングステン線が図面上左右方向で分割され、多数配置されている。この図において、接続用孔を含む四つの配線とその上方（又は下方）の四つの間隔部分で、一つのＳＡ部が構成されている。この接続用孔は下層のタングステンと上位配線を接続する穴であり、このセンスアンプのレイアウトの場合、接続用孔は下層のタングステンと上位配線であるデータの入出力に用いるＬＩＯ（ローカル入出力）線、ビット線をＨ（ハイ）レベルまたはＬ（ロー）レベルとさせるＣＳＮ，ＣＳＰ（コモンソース）線、またはセンスアンプ動作終了時にビット線をハーフ電位にプリチャージするＶＢＬＲ電源線に接続している。
【００４２】
すなわち、ＳＡ部、ＳＷ部、又はＴＧ部で配線層間を接続するための接続用孔がある部分では、それらを二つのビット線と同じ線幅のタングステン配線で挟む形に配置し、さらにその接続用孔のある部分に接続用配線としてタングステンを被せるように配置することにより、リソグラフィーのマージンを拡大することができ、歩留まり向上の効果を得ることができる。
【００４３】
次に、図２および図３を併せ参照して図１で説明したＳＡ部での本発明によるレイアウトについて説明する。図２は図１におけるＳＡ部近傍、また、図３は図２の接続用孔周辺の詳細それぞれを拡大して示す模式図である。従って、図面で示される相対的な表示は後述されるサイズと必ずしも一致していない。
【００４４】
図示されたメモリアレイ領域のレイアウトは、ＳＡ部を示すものである。従って、ビット線１１に平行を成して隣接する二つのタングステン配線１２Ａ，１２Ｂは一組となりＳＡに対応する一つの太幅配線となる基本構成を示している。そして、ビット線１１及びタングステン配線１２Ａ，１２Ｂのそれぞれは図面上横方向に直線状をなし、縦方向に同一サイズによる等幅かつ等間隔で平行に配列されている。太幅配線部分を形成するタングステン配線１２Ａ，１２Ｂの間隙部分には、他の配線層への連結路と接続する接続用配線１３が形成される。接続用配線１３は接続用孔のスルーホール（ＴＨ）１４に充填される電導体が形成するコネクタプラグを連結路として他の配線層の配線と接続する。
【００４５】
次に、図３を参照してスルーホール（ＴＨ）１４の周辺サイズの詳細について説明する。ここで、タングステン配線１２Ａ，１２Ｂは図示されるように左右の横方向に延びているものとする。
【００４６】
二つのビット線１１と太幅配線を構成する一組のタングステン配線１２Ａ，１２Ｂとのそれぞれの配線は、上述したメモリセル部分の配線幅Ｌ＝０．１２μｍおよび配線間隔Ｓ＝０．１２μｍにより、平行に配列可能である。
【００４７】
太幅配線部分のスルーホール１４は、基準とするアスペクト比率「０．２０μｍ／０．２０μｍ」を有し、かつ隣接するタングステン配線１２Ａ，１２Ｂに挟まれる間隙幅０．１２μｍを中央にして配置される。従って、この位置にスルーホール１４を打つ状態では、タングステン配線１２Ａ，１２Ｂそれぞれで形成される縦方向の余裕は「０．０８μｍ」となる。このサイズは、配線幅Ｌと配線間隔Ｓとの比率Ｌ／Ｓ＝０．１２μｍ／０．１２μｍから現状での製造上の問題はない。
【００４８】
すなわち、一つのタングステンによる太幅配線と二つのビット線とを組み合わせて最小基準幅Ｆの８倍を形成することができるので、スルーホール１４のピッチを「０．１２μｍ」の８倍の「０．９６μｍ」にする配線レイアウトが実現できる。ちなみに、スルーホール１４を中心に置いてそれを被せるように覆う接続用配線１３の横方向余裕は、従来と同様の「０．１０μｍ」であってよい。
【００４９】
このような配線パターンを有するレイアウトを実現するため、このレイアウトの配線パターンを形成する際のタングステンのフォトグラフィー工程で、フォトレジストに感光しない程度の幅、例えば０．０８μｍを有するスリット（非解像スリット）１５を、接続用配線１３の中央部位置で、二つのタングステン配線１２Ａ，１２Ｂが形成する長さ方向に平行に、かつスルーホール１４を横断する位置に設けている。
【００５０】
このスリット１５により、見かけ上、太幅配線をなくすことができるので、タングステンレイアウトを規則的に形成できる。この結果、ショートマージンを向上させることができる。
【００５１】
次に図４を参照してＴＧ部のレイアウトについて説明する。
【００５２】
図面上で左右方向に横並びで配備される接続用孔のコンタクトホール（ＣＨ）２３の位置に設けられる太幅配線は、それぞれが０．０８μｍの配線幅を有する二つの平行なタングステン配線２１を想定した場合、コンタクトホール２３のコンタクトプラグに接続する接続用配線２２と重ね合わせて、配線間隔を０．１６μｍとし、等幅および等間隔の配線と見なすことができる。従って、最低基準幅Ｆを、上述したＳＡ部と同一の０．１２μｍとして、その４倍の０．４８μｍのコンタクトホールピッチに形成できる。この構成で、接続用孔のコンタクトホール２３はタングステン配線２１に挟まれた位置に打ち込まれる。
【００５３】
また、この構成では、図示されるように、コンタクトホール（ＣＨ）２３に対する接続用配線２２との合わせ余裕を図３と同様に０．０８μｍとする場合、コンタクトホール径及び配線間隔それぞれが０．１６μｍなので、コンタクトホールピッチを０．４８μｍに形成することができる。従って、上記表現を言い換えれば、０．３２μｍの等配線幅を有するタングステンの接続用配線２２を０．１６μｍの等配線間隔で図面上縦方向に重ねてレイアウトするともいえる。
【００５４】
また、この接続用配線２２のレイアウトに対するパターン形成に際しては、図３を参照して説明したと同様、このレイアウトの配線パターンを形成する際のタングステンのフォトグラフィー工程で、フォトレジストに感光しない程度の幅、例えば０．０７μｍを有するスリット（非解像スリット）２４を、接続用配線２２の中央部位置で、二つのコンタクトホール２３が形成する並列方向に、かつコンタクトホール２３を横断する位置に設けている。
【００５５】
このスリット２４により、見かけ上は、ＴＧ部の拡散層幅および間隔をできるだけ同一サイズにすることができて拡散層のフォトグラフィー工程におけるフォトレジストの解像度の低下を抑えることができる。
【００５６】
上記説明ではセンスアンプ部及びトランスファゲート部を対象にしているが、細く等しい配線幅と狭く等しい配線間隔とを有する平行配線で、かつ接続用孔位置のように太幅配線を必要とする個所で、一つまたは二つのスルーホール位置に対して隣接する二つの配線に跨る接続用配線を、例えばタングステンで形成できるものであれば、いずれのメモリアレイ領域にでも上記レイアウト方法が適用可能である。
【００５７】
【発明の効果】
以上説明したように本発明によれば、電導体プラグのための接続用孔を有する部分を含む場合、等幅で平行なタングステン配線を等間隔に位置させ、かつ一組の隣接するタングステン配線が他の配線層と接続するための接続用孔を二つのタングステン配線の中間に挟むように位置させ、かつ接続用孔を被せ覆って前記電導体プラグと連結するための接続用配線を形成する琴似より、配線パターンを形成するレイアウト方法が得られる。
【００５８】
この方法によって、接続用孔を有する太幅配線部分は、接続用孔の周辺に限定して最小配線余裕幅をもつ接続用配線に形成でき、更に、平行に延びるタングステン配線により太幅配線部分を縮小できる。すなわち、太幅配線部分は、二つの平行なタングステン配線に分割して基本構成とする接続用配線を設け、更に、隣接する二つのタングステン配線を跨ぐ配線余裕幅も、その配線方向で最小幅に形成できる。従って、平行配線に対する規則性が崩れるためフォトグラフィー工程の際に余裕が小さくなり電気的な短絡を生じやすいところの太幅配線部分が縮小される。また、基本構成の平行配線の回線幅Ｌを縮小することによりその回線間隔Ｓを縮小できるので、デバイス部分の縮小化が更に可能になるという効果を期待することができる。
【００５９】
更に、レイアウトの高精度を確保するため、レイアウトの配線パターンを形成するフォトグラフィー工程で、フォトレジストに感光しない程度の幅を有するスリットを設けている。すなわち、このスリットは、接続用配線の中央部位置に、平行なタングステン配線が形成する配線方向に平行に接続用孔の位置を横断している。このような狭い幅のスリットにより、見かけ上、太幅配線をなくすことができると共にＴＧ部の拡散層幅および間隔をできるだけ同一サイズにすることができる。この結果、タングステンレイアウトを規則的に形成できるので、ショートマージンを向上させることができ、かつ拡散層のフォトグラフィー工程におけるフォトレジストの解像度の低下を抑えることができる。
【図面の簡単な説明】
【図１】本発明におけるメモリアレイ領域におけるレイアウトの実施の一形態を示す図である。
【図２】図１のレイアウトにおけるセンスアンプ部の拡大部分を示す模式図である。
【図３】図２の接続用孔近辺における部分詳細を説明する模式図である。
【図４】図１のレイアウトにおけるトランスファーゲート部の拡大部分を示す模式図である。
【図５】対象となるメモリアレイ領域におけるセンスアンプ部およびサブワードドライブ部を含む回路の一例を示す図である。
【図６】対象となるメモリアレイ領域におけるトランスファーゲート部を含む回路の一例を示す図である。
【図７】従来のメモリアレイ領域におけるレイアウトの一例を示す図である。
【図８】図７のレイアウトにおけるセンスアンプ部の拡大部分を示す模式図である。
【図９】図８の接続用孔近辺における部分詳細を説明する模式図である。
【図１０】図７のレイアウトにおけるトランスファーゲート部の拡大部分を示す模式図である。
【符号の説明】
１１ ビット線
１２Ａ、１２Ｂ タングステン配線
１３、２２ 接続用配線
１４ スルーホール（ＴＨ）
１５、２４ スリット
２３ コンタクトホール（ＣＨ）
【発明の属する技術分野】
本発明は、メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置する際のレイアウト方法に関し、特に、より一層の微細化に適応することができるメモリアレイ領域のレイアウト方法に関する。
【０００２】
【従来の技術】
近年の半導体プロセスでは微細化が進み、メモリアレイ領域においてもメモリセルのサイズが小さくなると共に配線幅および配線間隔も縮小し、全体の縮小化が進んでいる。しかし、センスアンプ、サブワードドライバ、またはトランスファーゲートなどの配備されるデバイス部分はメモリセル部分と比べて微細化が進んでおらず、メモリセル部分とデバイス部分との縮小率（シュリンク率）の差が年々大きくなっている。
【０００３】
例えば、図５に示されるようなフォールデッドビット型のメモリアレイ領域では、セル１、ビット線２、ワード線３、センスアンプ（以後、ＳＡと略称する）４、サブワードドライバ（以後、ＳＷと略称する）５、およびその他の制御線が配置される。図面の垂直方向に多数のビット線２が配置され、水平方向に多数のワード線３が配置される。ビット線２とワード線３との各交点には、垂直、水平の二次元状に、例えばトランジスタとセル容量とで構成されるダイナミック型メモリセルによるセル１が配置される。ビット線２は、相補線（ＴｒｕｅおよびＢａｒ）で構成され、レイアウト面積の都合から、一つのセルアレイの、図面の上側か下側の部分に、櫛型又は千鳥状に配置されるＳＡの一つに接続されている。
【０００４】
ここで、フォールデッドビット線形式としてビット線２とＳＡ４とは、ＳＡ４の片側に相補のビット線２を２本配置する。またここでは、ＳＡ４を二つのセル１によるアレイで共有するシェアード方式が用いられている。もちろん、相補のビット線をＳＡの両側に配置したオープンビット線形式でも同様に対応できる。
【０００５】
ワード線３は、サブワード線と言ってもよく、低抵抗のポリシリコン等で作られるが、その一端は、ＳＷ回路に接続され、ＳＷ５によりドライブされる。ＳＷ５は、ワード線３の数だけ用意され、ここでは、メインワード線の一つと、サブワードドライブ線の一つから、ＡＮＤ論理により動作するよう構成されている。
【０００６】
このように、二次元状にメモリセルが配置されたセルアレイ部の一方向（図では上下方向）にビット線が多数配置され、またそれと直交する方向（図では左右方向）にワード線が多数配置されており、ビット線の上下方向又は左右方向に隣接して、ＳＡ領域又はＳＷ領域が配置されている。なお、図示されていないが、セル１からの読出しデータ、又はセル１への書き込みデータは、ＳＡ４の近辺に配置された共通のローカルＩ／Ｏ（入出力）線（以後、ＬＩＯと略称する）を経由して入出力される。
【０００７】
また、図５に示される回路が上下方向および左右方向に複数組重なるって一つのレイアウトが構成される。
【０００８】
また、図６は、図５に示されるメモリアレイ領域で使用される相補一組のビット線２とＳＡ４とを接続するトランスファゲート（以後、ＴＧと略称する）部６の一つのスイッチ構成を示している。図５では上下方向に延びるビット線２が図６では左右方向に延びている。
【０００９】
次に、図７から図９までを併せ参照してメモリアレイ領域のサイズについて詳細を説明する。
【００１０】
図７は、従来のメモリアレイ領域における配線パターンによるレイアウトの一例を示す図であり、図６の回路の複数組を含んで構成されている。従って、図７では図６と同様にビット線が図面上左右に延びており、ＳＡが上下に相補線である一組二本のビット線に挟まれて、左右に間隔を置いて、また上下に隣接して、それぞれ配備されている。図示されるレイアウトでは、黒の正方形で示される接続用孔が接続されるところの配線部分が太幅配線として一律に太く、かつ長くなっている。また、レイアウトは、太幅配線１本に、ビット線である細い配線２本を両側に配置してフォトグラフィーのマージンを確保しようとしている。
【００１１】
図７の例では、レイアウト的に見かけ上は規則的である。しかし、接続用孔の部分および左右の両端でビット線に接続するトランスファーゲート部分など、左右方向に平行に延びるビット線を上下方向に屈折する部分があり、配線幅の太い部分と、細い部分が混じって存在している。このため、後述するが、配線のフォトグラフィー工程でのレジストプロセスではフォトレジストを感光する際、近接効果により太幅配線部分でフォトレジストの解像度が低下して短絡し易くなる。
更にこのようなレイアウトでは、太幅配線が長いため、よりフォトレジストの解像度の低下している部分が多くあり、より短絡し易くなっている。従って、従来のレイアウトでは太幅配線に隣接する細幅配線との間隔を細幅配線同士の間隔よりも広く開けることで、ショートマージンを向上させていた。
【００１２】
次に、図８および図９を併せ参照してマージンについて説明する。図８は図７における接続用孔近傍、また図９は図８の接続用孔近辺の詳細それぞれを拡大して示す模式図である。従って、図面で示される相対的な表示は後述されるサイズと必ずしも一致していない。
【００１３】
細幅配線のビット線１０１は現状の製造工程で０．１２μｍの配線幅を可能としている。また、隣接する配線幅０．１２μｍのビット線１０１に対する配線間隔も、０．１２μｍを可能とする。一方、太幅配線１０２の中央部に配置される配線層間の接続用孔１０３は０．２０μｍの径を有する。フォトグラフィー工程でのレジストプロセスで、その下に配置されているトランジスタのゲートまたは拡散層との短絡を回避するための接続用孔１０３と太幅配線１０２との余裕には０．０８μｍが与えられているので、太幅配線１０２は合計０．３６μｍの配線幅となる。
【００１４】
従って、上述したショートマージンとして、太幅配線１０２に隣接するビット線１０１との脇間隔をビット線１０１同士の配線間隔０．１２μｍよりも広くして、０．１４μｍを確保していた。すなわち、その合計である接続用孔１０３のピッチは１．００μｍとなる。
【００１５】
また、図１０に示されるＴＧ部は、上記図６で示されるビット線２とＳＡ４とを接続するトランスファＭＯＳ（金属酸化膜半導体）をＴＧとするＴＧ部６であるためビット線毎にトランスファＭＯＳが必要である。また、レイアウト的には拡散層の配置がメモリセル側のビット線の配置と同じになるためレイアウトルールが厳しくなっている。また、拡散層幅はデバイス的にＭＯＳの駆動能力を決定する重要な要素であり、回路的に安定動作させるためにはできるだけ大きい幅が必要となる。
【００１６】
従って、レイアウトとして、拡散層の配線１２１の配線幅とその配線間隔が不規則なレイアウトとなり、上述したレイアウトと同様に拡散層のフォトグラフィー工程で拡散層の間隔を広げている。すなわち、接続用孔１２２の径が０．１６μｍであるので、フォトグラフィー工程でのレジストプロセスで、その下に配置されているトランジスタのゲートまたは拡散層との短絡を回避するための接続用孔１２２と太幅配線１２１との余裕は０．０８μｍをとっている。従って、太幅の配線１２１は合計０．３２μｍの配線幅となる。従来は、太幅の配線１２１同士が隣接するのでその配線間隔は０．１８μｍを必要としていた。すなわち、その合計から接続用孔１２２のピッチは０．５０μｍとなる。
【００１７】
【発明が解決しようとする課題】
上述した従来のメモリアレイ領域のレイアウト方法では、まだ、微細化による縮小率が不足であるという問題点がある。
【００１８】
その理由は、接続用孔位置のように太幅を必要とする配線付近では、平行な配線に対する規則性が崩れるのでフォトグラフ処理の際に余裕が小さくなり、従って電気的な短絡を生じ易く、太幅配線の脇の配線間隔を広くとる必要性があるためである。
【００１９】
ここで、微細加工で用いる最小デザインルールの基準幅（以後、最小基準幅と略称する）Ｆに対して上記図９を参照すれば、最小基準幅Ｆを細幅配線による配線幅または配線間隔と等しい０．１２μｍとした場合、センスアンプ部分のピッチ幅は、最小デザインルールの８倍の基準幅を必要とするので、８Ｆ＝０．９６μｍとなる。この場合、上述のピッチ幅１．００μｍとの差は０．０４μｍである。
【００２０】
このＳＡ部における従来の１．００μｍのピッチを８Ｆ＝０．９６μｍのピッチにレイアウトするために太幅配線幅を調整する場合、太幅配線幅は、０．３６μｍから０．３２μｍとなる。従って、接続用孔１０３と配線間の合わせ余裕が太幅配線の一方の配線間隔を広げる前の０．０８μｍから０．０６μｍに減少されてしまう。この場合のフォトグラフィー工程でのレジストプロセスでは、脇間隔が０．１４μｍあるため太幅配線のショートマージンは軽減される。しかし、その副作用として「合わせマージン」の減少により、接続用孔が太幅配線から外れてしまいその下に配置されているトランジスタのゲートまたは拡散層と短絡してしまうので、歩留まりの低下が予想される。
【００２１】
また、図７に示されるようなレイアウトではメモリセル近傍の配線に屈曲部が多い。しかし、一般的にレジストプロセスではこのような屈曲部で、忠実な加工はできないので、屈曲部の角は取れて丸くなる傾向にある。従って、屈折部の多い微細な配線は、最悪事態として断線してしまうため、加工的に不利である。
【００２２】
また、上記図１０を参照すれば、上述したＴＧのピッチ０．５０μｍを他の部分の最小基準幅Ｆ＝０．１２μｍに基づいてその４倍の４Ｆ＝０．４８μｍまでに調整する場合、配線間隔は０．１６μｍしかとれない。この配線間隔では拡散層のフォトグラフィー工程で拡散層の間隔が狭くなるので、近接効果によりフォトレジストの解像度が低下し短絡してしまうという問題が生じる。
【００２３】
これらは合わせマージン又はサイズシフトなどを考慮すると非常に厳しいレイアウトであり、歩留まりの低下が予想される。今後、更に微細化が進みメモリセルとアレイ領域の回路とに対する配線幅の縮小率の差が更に大きくなった場合、レイアウトは今以上に難しくなることが予想される。
【００２４】
本発明の課題は、このような問題点を解決し、センスアンプ部又はトランスファゲート部のようなデバイス部分では太幅配線部分を縮小してレイアウトし、縮小率を高めることができるメモリアレイ領域のレイアウト方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明によるメモリアレイ領域のレイアウト方法は、メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置する方法であって、規則正しくピッチを形成するように前記配線を等幅かつ等間隔に配置し、当該配線のうち、前記接続用孔の位置については、隣接する二つの配線に挟まれた位置に前記接続用孔を打ち込んでいる。
【００２６】
このような方法により、コンタクトプラグまたはビアプラグのための接続用孔に対応する部分は、接続用孔の周辺に限定され、接続用孔の周辺に最小の配線余裕幅をもって形成できる。接続用孔には、トランジスタの拡散層若しくはゲート層と上層の配線を接続する穴若しくは窓となるコンタクトホール、又は上層配線と下層配線とを接続するため層間絶縁膜に開けた穴若しくは窓となるスルーホールがある。
【００２７】
また、更に、接続用配線を、打ち込まれた前記接続用孔の部分を被せ覆い、配線パターンとして形成することにより、太幅配線部分が形成される。従って、配線の延びる方向に垂直な方向では平行に伸びる配線の配線幅および配線間隔により太幅配線部分を縮小することができる。また、平行配線を跨ぐ接続用配線が有する平行配線の長さ方向の配線余裕も最小幅に形成できる。
【００２８】
また、平行配置される前記配線の配線幅Ｌと配線間隔ＳとによるＬ／Ｓ比率を「１」とすることができる。すなわち、上記平行をなす前記配線をビット線とし、並行配線のライン幅Ｌとスペース間隔ＳとによるＬ／Ｓ比率を「１」とする場合、サブワードドライバ部又はセンスアンプ部などに対する接続用孔は隣接する配線間隙部分に打ち込むことにより、製造上可能な最小基準幅Ｆの８倍のピッチによりレイアウトすることができる。
【００２９】
また、平行に隣接配置する二つの配線に跨る前記接続用配線を太幅配線とし、その中心線上に隣接して位置する二つの接続用孔に対応させて形成することもできる。このような構成により、トランスファーゲート部のようにＭＯＳによりビット線を接続する際に用いる太幅配線は製造上可能な最小基準幅Ｆの４倍のピッチによりレイアウトすることができる。
【００３０】
また、上述した本発明による上記レイアウトを得るため、フォトグラフィー工程では、前記接続用配線の中央に、長さ方向を前記配線の長さ方向に一致させるスリットを設け、このスリットにフォトレジストに感光しない程度の幅を形成することが望ましい。このスリットにより、接続用孔部分周辺に形成されるパターンのサイズを僅少な変化量で実現することができる。すなわち、微細化された配線を高精度にレイアウトすることができる。
【００３１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３２】
本発明に適用されるメモリアレイ領域は、上述したように、例えば、図５に示されるようなフォールデッドビット型では、セル１、ビット線２、ワード線３、センスアンプ（以後、ＳＡと略称する）４、サブワードドライバ（以後、ＳＷと略称する）５、およびその他の制御線が配置される。図面の垂直方向に多数のビット線２が配置され、水平方向に多数のワード線３が配置される。ビット線２とワード線３との各交点には、垂直、水平の二次元状に、例えばトランジスタとセル容量とで構成されるダイナミック型メモリセルによるセル１が配置される。ビット線２は、相補線（ＴｒｕｅおよびＢａｒ）で構成され、レイアウト面積の都合から、一つのセルアレイの、図面の上側か下側の部分に、櫛型又は千鳥状に配置されるＳＡの一つに接続されている。
【００３３】
ここで、フォールデッドビット線形式としてビット線２とＳＡ４とは、ＳＡ４の片側に相補のビット線２を２本配置する。またここでは、ＳＡ４を二つのセル１によるアレイで共有するシェアード方式が用いられている。もちろん、相補のビット線をＳＡの両側に配置したオープンビット線形式でも同様に適用できる。
【００３４】
ワード線３は、サブワード線と言ってもよく、低抵抗のポリシリコン等で作られるが、その一端は、ＳＷ回路に接続され、ＳＷ５によりドライブされる。ＳＷ５は、ワード線３の数だけ用意され、ここでは、メインワード線の一つと、サブワードドライブ線の一つから、ＡＮＤ論理により動作するよう構成されている。
【００３５】
このように、二次元状にメモリセルが配置されたセルアレイ部の一方向（図では上下方向）にビット線が多数配置され、またそれと直交する方向（図では左右方向）にワード線が多数配置されており、ビット線の上下方向又は左右方向に隣接して、ＳＡ領域又はＳＷ領域が配置されている。
【００３６】
また、図５に示される回路が上下方向および左右方向に複数組重なるって一つのレイアウトが構成される。
【００３７】
また、図６は、図５に示されるメモリアレイ領域で使用される相補一組のビット線２とＳＡ４とを接続するトランスファゲート（以後、ＴＧと略称する）部６の一つのスイッチ構成を示している。図５では上下方向に延びるビット線２が図６では左右方向に延びている。
【００３８】
次に、図１を参照して本発明によるメモリアレイ領域のレイアウトについて説明する。図１は本発明によるメモリアレイ領域のレイアウトにおける実施の一形態を示す図であり、上記図６の回路の複数組を含んで構成されている。
【００３９】
従って、図１では図６と同様にビット線が図面上左右に延びており、ＮチャネルおよびＰチャネルそれぞれのＳＡ部では、黒の正方形で示される接続用孔が接続されるところの配線部分が上下に相補線である一組二本のビット線に挟まれて、それぞれ配備されている。また、図面上左右の両端でビット線を接続するＴＧ部が隣接して平行する二本の配線に挟まれるように形成されている。このように二本の配線に跨る配線を接続用配線と呼称することとする。
【００４０】
メモリアレイ及びその周辺回路で構成されるメモリアレイ領域では、ＳＡ部、ＳＷ部、又はＴＧ部上の配線（以後、ビット線と区別してタングステン配線とする）が、ビット線と同じ配線幅および配線間隔で平行に配置されている。タングステン配線は、タングステン若しくはタンタルなどの高融点金属又はそのケイ化合物などの一般導体材による配線を、最も利用されているタングステンで代表して呼称されたものである。
【００４１】
例えば、図１におけるＳＡ部のタングステン配線では、ビット線と同じ配線幅と配線間隔とで図面上上下方向に平行線を形成するタングステン線が図面上左右方向で分割され、多数配置されている。この図において、接続用孔を含む四つの配線とその上方（又は下方）の四つの間隔部分で、一つのＳＡ部が構成されている。この接続用孔は下層のタングステンと上位配線を接続する穴であり、このセンスアンプのレイアウトの場合、接続用孔は下層のタングステンと上位配線であるデータの入出力に用いるＬＩＯ（ローカル入出力）線、ビット線をＨ（ハイ）レベルまたはＬ（ロー）レベルとさせるＣＳＮ，ＣＳＰ（コモンソース）線、またはセンスアンプ動作終了時にビット線をハーフ電位にプリチャージするＶＢＬＲ電源線に接続している。
【００４２】
すなわち、ＳＡ部、ＳＷ部、又はＴＧ部で配線層間を接続するための接続用孔がある部分では、それらを二つのビット線と同じ線幅のタングステン配線で挟む形に配置し、さらにその接続用孔のある部分に接続用配線としてタングステンを被せるように配置することにより、リソグラフィーのマージンを拡大することができ、歩留まり向上の効果を得ることができる。
【００４３】
次に、図２および図３を併せ参照して図１で説明したＳＡ部での本発明によるレイアウトについて説明する。図２は図１におけるＳＡ部近傍、また、図３は図２の接続用孔周辺の詳細それぞれを拡大して示す模式図である。従って、図面で示される相対的な表示は後述されるサイズと必ずしも一致していない。
【００４４】
図示されたメモリアレイ領域のレイアウトは、ＳＡ部を示すものである。従って、ビット線１１に平行を成して隣接する二つのタングステン配線１２Ａ，１２Ｂは一組となりＳＡに対応する一つの太幅配線となる基本構成を示している。そして、ビット線１１及びタングステン配線１２Ａ，１２Ｂのそれぞれは図面上横方向に直線状をなし、縦方向に同一サイズによる等幅かつ等間隔で平行に配列されている。太幅配線部分を形成するタングステン配線１２Ａ，１２Ｂの間隙部分には、他の配線層への連結路と接続する接続用配線１３が形成される。接続用配線１３は接続用孔のスルーホール（ＴＨ）１４に充填される電導体が形成するコネクタプラグを連結路として他の配線層の配線と接続する。
【００４５】
次に、図３を参照してスルーホール（ＴＨ）１４の周辺サイズの詳細について説明する。ここで、タングステン配線１２Ａ，１２Ｂは図示されるように左右の横方向に延びているものとする。
【００４６】
二つのビット線１１と太幅配線を構成する一組のタングステン配線１２Ａ，１２Ｂとのそれぞれの配線は、上述したメモリセル部分の配線幅Ｌ＝０．１２μｍおよび配線間隔Ｓ＝０．１２μｍにより、平行に配列可能である。
【００４７】
太幅配線部分のスルーホール１４は、基準とするアスペクト比率「０．２０μｍ／０．２０μｍ」を有し、かつ隣接するタングステン配線１２Ａ，１２Ｂに挟まれる間隙幅０．１２μｍを中央にして配置される。従って、この位置にスルーホール１４を打つ状態では、タングステン配線１２Ａ，１２Ｂそれぞれで形成される縦方向の余裕は「０．０８μｍ」となる。このサイズは、配線幅Ｌと配線間隔Ｓとの比率Ｌ／Ｓ＝０．１２μｍ／０．１２μｍから現状での製造上の問題はない。
【００４８】
すなわち、一つのタングステンによる太幅配線と二つのビット線とを組み合わせて最小基準幅Ｆの８倍を形成することができるので、スルーホール１４のピッチを「０．１２μｍ」の８倍の「０．９６μｍ」にする配線レイアウトが実現できる。ちなみに、スルーホール１４を中心に置いてそれを被せるように覆う接続用配線１３の横方向余裕は、従来と同様の「０．１０μｍ」であってよい。
【００４９】
このような配線パターンを有するレイアウトを実現するため、このレイアウトの配線パターンを形成する際のタングステンのフォトグラフィー工程で、フォトレジストに感光しない程度の幅、例えば０．０８μｍを有するスリット（非解像スリット）１５を、接続用配線１３の中央部位置で、二つのタングステン配線１２Ａ，１２Ｂが形成する長さ方向に平行に、かつスルーホール１４を横断する位置に設けている。
【００５０】
このスリット１５により、見かけ上、太幅配線をなくすことができるので、タングステンレイアウトを規則的に形成できる。この結果、ショートマージンを向上させることができる。
【００５１】
次に図４を参照してＴＧ部のレイアウトについて説明する。
【００５２】
図面上で左右方向に横並びで配備される接続用孔のコンタクトホール（ＣＨ）２３の位置に設けられる太幅配線は、それぞれが０．０８μｍの配線幅を有する二つの平行なタングステン配線２１を想定した場合、コンタクトホール２３のコンタクトプラグに接続する接続用配線２２と重ね合わせて、配線間隔を０．１６μｍとし、等幅および等間隔の配線と見なすことができる。従って、最低基準幅Ｆを、上述したＳＡ部と同一の０．１２μｍとして、その４倍の０．４８μｍのコンタクトホールピッチに形成できる。この構成で、接続用孔のコンタクトホール２３はタングステン配線２１に挟まれた位置に打ち込まれる。
【００５３】
また、この構成では、図示されるように、コンタクトホール（ＣＨ）２３に対する接続用配線２２との合わせ余裕を図３と同様に０．０８μｍとする場合、コンタクトホール径及び配線間隔それぞれが０．１６μｍなので、コンタクトホールピッチを０．４８μｍに形成することができる。従って、上記表現を言い換えれば、０．３２μｍの等配線幅を有するタングステンの接続用配線２２を０．１６μｍの等配線間隔で図面上縦方向に重ねてレイアウトするともいえる。
【００５４】
また、この接続用配線２２のレイアウトに対するパターン形成に際しては、図３を参照して説明したと同様、このレイアウトの配線パターンを形成する際のタングステンのフォトグラフィー工程で、フォトレジストに感光しない程度の幅、例えば０．０７μｍを有するスリット（非解像スリット）２４を、接続用配線２２の中央部位置で、二つのコンタクトホール２３が形成する並列方向に、かつコンタクトホール２３を横断する位置に設けている。
【００５５】
このスリット２４により、見かけ上は、ＴＧ部の拡散層幅および間隔をできるだけ同一サイズにすることができて拡散層のフォトグラフィー工程におけるフォトレジストの解像度の低下を抑えることができる。
【００５６】
上記説明ではセンスアンプ部及びトランスファゲート部を対象にしているが、細く等しい配線幅と狭く等しい配線間隔とを有する平行配線で、かつ接続用孔位置のように太幅配線を必要とする個所で、一つまたは二つのスルーホール位置に対して隣接する二つの配線に跨る接続用配線を、例えばタングステンで形成できるものであれば、いずれのメモリアレイ領域にでも上記レイアウト方法が適用可能である。
【００５７】
【発明の効果】
以上説明したように本発明によれば、電導体プラグのための接続用孔を有する部分を含む場合、等幅で平行なタングステン配線を等間隔に位置させ、かつ一組の隣接するタングステン配線が他の配線層と接続するための接続用孔を二つのタングステン配線の中間に挟むように位置させ、かつ接続用孔を被せ覆って前記電導体プラグと連結するための接続用配線を形成する琴似より、配線パターンを形成するレイアウト方法が得られる。
【００５８】
この方法によって、接続用孔を有する太幅配線部分は、接続用孔の周辺に限定して最小配線余裕幅をもつ接続用配線に形成でき、更に、平行に延びるタングステン配線により太幅配線部分を縮小できる。すなわち、太幅配線部分は、二つの平行なタングステン配線に分割して基本構成とする接続用配線を設け、更に、隣接する二つのタングステン配線を跨ぐ配線余裕幅も、その配線方向で最小幅に形成できる。従って、平行配線に対する規則性が崩れるためフォトグラフィー工程の際に余裕が小さくなり電気的な短絡を生じやすいところの太幅配線部分が縮小される。また、基本構成の平行配線の回線幅Ｌを縮小することによりその回線間隔Ｓを縮小できるので、デバイス部分の縮小化が更に可能になるという効果を期待することができる。
【００５９】
更に、レイアウトの高精度を確保するため、レイアウトの配線パターンを形成するフォトグラフィー工程で、フォトレジストに感光しない程度の幅を有するスリットを設けている。すなわち、このスリットは、接続用配線の中央部位置に、平行なタングステン配線が形成する配線方向に平行に接続用孔の位置を横断している。このような狭い幅のスリットにより、見かけ上、太幅配線をなくすことができると共にＴＧ部の拡散層幅および間隔をできるだけ同一サイズにすることができる。この結果、タングステンレイアウトを規則的に形成できるので、ショートマージンを向上させることができ、かつ拡散層のフォトグラフィー工程におけるフォトレジストの解像度の低下を抑えることができる。
【図面の簡単な説明】
【図１】本発明におけるメモリアレイ領域におけるレイアウトの実施の一形態を示す図である。
【図２】図１のレイアウトにおけるセンスアンプ部の拡大部分を示す模式図である。
【図３】図２の接続用孔近辺における部分詳細を説明する模式図である。
【図４】図１のレイアウトにおけるトランスファーゲート部の拡大部分を示す模式図である。
【図５】対象となるメモリアレイ領域におけるセンスアンプ部およびサブワードドライブ部を含む回路の一例を示す図である。
【図６】対象となるメモリアレイ領域におけるトランスファーゲート部を含む回路の一例を示す図である。
【図７】従来のメモリアレイ領域におけるレイアウトの一例を示す図である。
【図８】図７のレイアウトにおけるセンスアンプ部の拡大部分を示す模式図である。
【図９】図８の接続用孔近辺における部分詳細を説明する模式図である。
【図１０】図７のレイアウトにおけるトランスファーゲート部の拡大部分を示す模式図である。
【符号の説明】
１１ ビット線
１２Ａ、１２Ｂ タングステン配線
１３、２２ 接続用配線
１４ スルーホール（ＴＨ）
１５、２４ スリット
２３ コンタクトホール（ＣＨ）
Claims (6)
- メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置するレイアウト方法において、規則正しくピッチを形成するように前記配線を等幅かつ等間隔に配置し、当該配線のうち、前記接続用孔の位置については、隣接する二つの配線に挟まれた位置に前記接続用孔を打ち込むことを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項１において、更に、接続用配線を、打ち込まれた前記接続用孔の部分を被せ覆い、配線パターンとして形成することを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項１において、平行配置される前記配線の配線幅Ｌと配線間隔ＳとによるＬ／Ｓ比率が「１」であることを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項２において、平行に隣接配置する二つの配線に跨る前記接続用配線を太幅配線とし、その中心線上に隣接して位置する二つの接続用孔に対応させて形成することを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項２または請求項４において、フォトグラフィー工程では、前記接続用配線の中央に、長さ方向を前記配線の長さ方向に一致させるスリットを設けることを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項５において、前記スリットはフォトレジストに感光しない程度の幅を有することを特徴とするメモリアレイ領域のレイアウト方法。
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