JP2005019784A - 微細化に対応したメモリアレイ領域のレイアウト方法 - Google Patents
微細化に対応したメモリアレイ領域のレイアウト方法 Download PDFInfo
- Publication number
- JP2005019784A JP2005019784A JP2003184012A JP2003184012A JP2005019784A JP 2005019784 A JP2005019784 A JP 2005019784A JP 2003184012 A JP2003184012 A JP 2003184012A JP 2003184012 A JP2003184012 A JP 2003184012A JP 2005019784 A JP2005019784 A JP 2005019784A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- width
- memory array
- connection
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】スルーホール14の部分で、等幅で平行なビット線11とタングステン配線12A,12Bとを等間隔に位置させ、かつ一組の隣接するタングステン配線12A,12Bが他の配線層との接続用のスルーホール14をタングステン配線12A,12Bに挟まれた位置に打ち込む。そして、スルーホール14を被せ覆ってその周囲に所定の余裕幅を有しタングステンによる接続用配線13を形成する。従って、等幅・等間隔の配線パターンはそのサイズを製造上で可能な限り縮小できる。更に、このフォトグラフィー工程では幅広のスルーホール14を横断するフォトレジストに感光しない程度の幅を有するスリット15を設けて、ショートマージンを向上させ、かつ解像度の低下を抑えている。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置する際のレイアウト方法に関し、特に、より一層の微細化に適応することができるメモリアレイ領域のレイアウト方法に関する。
【0002】
【従来の技術】
近年の半導体プロセスでは微細化が進み、メモリアレイ領域においてもメモリセルのサイズが小さくなると共に配線幅および配線間隔も縮小し、全体の縮小化が進んでいる。しかし、センスアンプ、サブワードドライバ、またはトランスファーゲートなどの配備されるデバイス部分はメモリセル部分と比べて微細化が進んでおらず、メモリセル部分とデバイス部分との縮小率(シュリンク率)の差が年々大きくなっている。
【0003】
例えば、図5に示されるようなフォールデッドビット型のメモリアレイ領域では、セル1、ビット線2、ワード線3、センスアンプ(以後、SAと略称する)4、サブワードドライバ(以後、SWと略称する)5、およびその他の制御線が配置される。図面の垂直方向に多数のビット線2が配置され、水平方向に多数のワード線3が配置される。ビット線2とワード線3との各交点には、垂直、水平の二次元状に、例えばトランジスタとセル容量とで構成されるダイナミック型メモリセルによるセル1が配置される。ビット線2は、相補線(TrueおよびBar)で構成され、レイアウト面積の都合から、一つのセルアレイの、図面の上側か下側の部分に、櫛型又は千鳥状に配置されるSAの一つに接続されている。
【0004】
ここで、フォールデッドビット線形式としてビット線2とSA4とは、SA4の片側に相補のビット線2を2本配置する。またここでは、SA4を二つのセル1によるアレイで共有するシェアード方式が用いられている。もちろん、相補のビット線をSAの両側に配置したオープンビット線形式でも同様に対応できる。
【0005】
ワード線3は、サブワード線と言ってもよく、低抵抗のポリシリコン等で作られるが、その一端は、SW回路に接続され、SW5によりドライブされる。SW5は、ワード線3の数だけ用意され、ここでは、メインワード線の一つと、サブワードドライブ線の一つから、AND論理により動作するよう構成されている。
【0006】
このように、二次元状にメモリセルが配置されたセルアレイ部の一方向(図では上下方向)にビット線が多数配置され、またそれと直交する方向(図では左右方向)にワード線が多数配置されており、ビット線の上下方向又は左右方向に隣接して、SA領域又はSW領域が配置されている。なお、図示されていないが、セル1からの読出しデータ、又はセル1への書き込みデータは、SA4の近辺に配置された共通のローカルI/O(入出力)線(以後、LIOと略称する)を経由して入出力される。
【0007】
また、図5に示される回路が上下方向および左右方向に複数組重なるって一つのレイアウトが構成される。
【0008】
また、図6は、図5に示されるメモリアレイ領域で使用される相補一組のビット線2とSA4とを接続するトランスファゲート(以後、TGと略称する)部6の一つのスイッチ構成を示している。図5では上下方向に延びるビット線2が図6では左右方向に延びている。
【0009】
次に、図7から図9までを併せ参照してメモリアレイ領域のサイズについて詳細を説明する。
【0010】
図7は、従来のメモリアレイ領域における配線パターンによるレイアウトの一例を示す図であり、図6の回路の複数組を含んで構成されている。従って、図7では図6と同様にビット線が図面上左右に延びており、SAが上下に相補線である一組二本のビット線に挟まれて、左右に間隔を置いて、また上下に隣接して、それぞれ配備されている。図示されるレイアウトでは、黒の正方形で示される接続用孔が接続されるところの配線部分が太幅配線として一律に太く、かつ長くなっている。また、レイアウトは、太幅配線1本に、ビット線である細い配線2本を両側に配置してフォトグラフィーのマージンを確保しようとしている。
【0011】
図7の例では、レイアウト的に見かけ上は規則的である。しかし、接続用孔の部分および左右の両端でビット線に接続するトランスファーゲート部分など、左右方向に平行に延びるビット線を上下方向に屈折する部分があり、配線幅の太い部分と、細い部分が混じって存在している。このため、後述するが、配線のフォトグラフィー工程でのレジストプロセスではフォトレジストを感光する際、近接効果により太幅配線部分でフォトレジストの解像度が低下して短絡し易くなる。
更にこのようなレイアウトでは、太幅配線が長いため、よりフォトレジストの解像度の低下している部分が多くあり、より短絡し易くなっている。従って、従来のレイアウトでは太幅配線に隣接する細幅配線との間隔を細幅配線同士の間隔よりも広く開けることで、ショートマージンを向上させていた。
【0012】
次に、図8および図9を併せ参照してマージンについて説明する。図8は図7における接続用孔近傍、また図9は図8の接続用孔近辺の詳細それぞれを拡大して示す模式図である。従って、図面で示される相対的な表示は後述されるサイズと必ずしも一致していない。
【0013】
細幅配線のビット線101は現状の製造工程で0.12μmの配線幅を可能としている。また、隣接する配線幅0.12μmのビット線101に対する配線間隔も、0.12μmを可能とする。一方、太幅配線102の中央部に配置される配線層間の接続用孔103は0.20μmの径を有する。フォトグラフィー工程でのレジストプロセスで、その下に配置されているトランジスタのゲートまたは拡散層との短絡を回避するための接続用孔103と太幅配線102との余裕には0.08μmが与えられているので、太幅配線102は合計0.36μmの配線幅となる。
【0014】
従って、上述したショートマージンとして、太幅配線102に隣接するビット線101との脇間隔をビット線101同士の配線間隔0.12μmよりも広くして、0.14μmを確保していた。すなわち、その合計である接続用孔103のピッチは1.00μmとなる。
【0015】
また、図10に示されるTG部は、上記図6で示されるビット線2とSA4とを接続するトランスファMOS(金属酸化膜半導体)をTGとするTG部6であるためビット線毎にトランスファMOSが必要である。また、レイアウト的には拡散層の配置がメモリセル側のビット線の配置と同じになるためレイアウトルールが厳しくなっている。また、拡散層幅はデバイス的にMOSの駆動能力を決定する重要な要素であり、回路的に安定動作させるためにはできるだけ大きい幅が必要となる。
【0016】
従って、レイアウトとして、拡散層の配線121の配線幅とその配線間隔が不規則なレイアウトとなり、上述したレイアウトと同様に拡散層のフォトグラフィー工程で拡散層の間隔を広げている。すなわち、接続用孔122の径が0.16μmであるので、フォトグラフィー工程でのレジストプロセスで、その下に配置されているトランジスタのゲートまたは拡散層との短絡を回避するための接続用孔122と太幅配線121との余裕は0.08μmをとっている。従って、太幅の配線121は合計0.32μmの配線幅となる。従来は、太幅の配線121同士が隣接するのでその配線間隔は0.18μmを必要としていた。すなわち、その合計から接続用孔122のピッチは0.50μmとなる。
【0017】
【発明が解決しようとする課題】
上述した従来のメモリアレイ領域のレイアウト方法では、まだ、微細化による縮小率が不足であるという問題点がある。
【0018】
その理由は、接続用孔位置のように太幅を必要とする配線付近では、平行な配線に対する規則性が崩れるのでフォトグラフ処理の際に余裕が小さくなり、従って電気的な短絡を生じ易く、太幅配線の脇の配線間隔を広くとる必要性があるためである。
【0019】
ここで、微細加工で用いる最小デザインルールの基準幅(以後、最小基準幅と略称する)Fに対して上記図9を参照すれば、最小基準幅Fを細幅配線による配線幅または配線間隔と等しい0.12μmとした場合、センスアンプ部分のピッチ幅は、最小デザインルールの8倍の基準幅を必要とするので、8F=0.96μmとなる。この場合、上述のピッチ幅1.00μmとの差は0.04μmである。
【0020】
このSA部における従来の1.00μmのピッチを8F=0.96μmのピッチにレイアウトするために太幅配線幅を調整する場合、太幅配線幅は、0.36μmから0.32μmとなる。従って、接続用孔103と配線間の合わせ余裕が太幅配線の一方の配線間隔を広げる前の0.08μmから0.06μmに減少されてしまう。この場合のフォトグラフィー工程でのレジストプロセスでは、脇間隔が0.14μmあるため太幅配線のショートマージンは軽減される。しかし、その副作用として「合わせマージン」の減少により、接続用孔が太幅配線から外れてしまいその下に配置されているトランジスタのゲートまたは拡散層と短絡してしまうので、歩留まりの低下が予想される。
【0021】
また、図7に示されるようなレイアウトではメモリセル近傍の配線に屈曲部が多い。しかし、一般的にレジストプロセスではこのような屈曲部で、忠実な加工はできないので、屈曲部の角は取れて丸くなる傾向にある。従って、屈折部の多い微細な配線は、最悪事態として断線してしまうため、加工的に不利である。
【0022】
また、上記図10を参照すれば、上述したTGのピッチ0.50μmを他の部分の最小基準幅F=0.12μmに基づいてその4倍の4F=0.48μmまでに調整する場合、配線間隔は0.16μmしかとれない。この配線間隔では拡散層のフォトグラフィー工程で拡散層の間隔が狭くなるので、近接効果によりフォトレジストの解像度が低下し短絡してしまうという問題が生じる。
【0023】
これらは合わせマージン又はサイズシフトなどを考慮すると非常に厳しいレイアウトであり、歩留まりの低下が予想される。今後、更に微細化が進みメモリセルとアレイ領域の回路とに対する配線幅の縮小率の差が更に大きくなった場合、レイアウトは今以上に難しくなることが予想される。
【0024】
本発明の課題は、このような問題点を解決し、センスアンプ部又はトランスファゲート部のようなデバイス部分では太幅配線部分を縮小してレイアウトし、縮小率を高めることができるメモリアレイ領域のレイアウト方法を提供することである。
【0025】
【課題を解決するための手段】
本発明によるメモリアレイ領域のレイアウト方法は、メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置する方法であって、規則正しくピッチを形成するように前記配線を等幅かつ等間隔に配置し、当該配線のうち、前記接続用孔の位置については、隣接する二つの配線に挟まれた位置に前記接続用孔を打ち込んでいる。
【0026】
このような方法により、コンタクトプラグまたはビアプラグのための接続用孔に対応する部分は、接続用孔の周辺に限定され、接続用孔の周辺に最小の配線余裕幅をもって形成できる。接続用孔には、トランジスタの拡散層若しくはゲート層と上層の配線を接続する穴若しくは窓となるコンタクトホール、又は上層配線と下層配線とを接続するため層間絶縁膜に開けた穴若しくは窓となるスルーホールがある。
【0027】
また、更に、接続用配線を、打ち込まれた前記接続用孔の部分を被せ覆い、配線パターンとして形成することにより、太幅配線部分が形成される。従って、配線の延びる方向に垂直な方向では平行に伸びる配線の配線幅および配線間隔により太幅配線部分を縮小することができる。また、平行配線を跨ぐ接続用配線が有する平行配線の長さ方向の配線余裕も最小幅に形成できる。
【0028】
また、平行配置される前記配線の配線幅Lと配線間隔SとによるL/S比率を「1」とすることができる。すなわち、上記平行をなす前記配線をビット線とし、並行配線のライン幅Lとスペース間隔SとによるL/S比率を「1」とする場合、サブワードドライバ部又はセンスアンプ部などに対する接続用孔は隣接する配線間隙部分に打ち込むことにより、製造上可能な最小基準幅Fの8倍のピッチによりレイアウトすることができる。
【0029】
また、平行に隣接配置する二つの配線に跨る前記接続用配線を太幅配線とし、その中心線上に隣接して位置する二つの接続用孔に対応させて形成することもできる。このような構成により、トランスファーゲート部のようにMOSによりビット線を接続する際に用いる太幅配線は製造上可能な最小基準幅Fの4倍のピッチによりレイアウトすることができる。
【0030】
また、上述した本発明による上記レイアウトを得るため、フォトグラフィー工程では、前記接続用配線の中央に、長さ方向を前記配線の長さ方向に一致させるスリットを設け、このスリットにフォトレジストに感光しない程度の幅を形成することが望ましい。このスリットにより、接続用孔部分周辺に形成されるパターンのサイズを僅少な変化量で実現することができる。すなわち、微細化された配線を高精度にレイアウトすることができる。
【0031】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0032】
本発明に適用されるメモリアレイ領域は、上述したように、例えば、図5に示されるようなフォールデッドビット型では、セル1、ビット線2、ワード線3、センスアンプ(以後、SAと略称する)4、サブワードドライバ(以後、SWと略称する)5、およびその他の制御線が配置される。図面の垂直方向に多数のビット線2が配置され、水平方向に多数のワード線3が配置される。ビット線2とワード線3との各交点には、垂直、水平の二次元状に、例えばトランジスタとセル容量とで構成されるダイナミック型メモリセルによるセル1が配置される。ビット線2は、相補線(TrueおよびBar)で構成され、レイアウト面積の都合から、一つのセルアレイの、図面の上側か下側の部分に、櫛型又は千鳥状に配置されるSAの一つに接続されている。
【0033】
ここで、フォールデッドビット線形式としてビット線2とSA4とは、SA4の片側に相補のビット線2を2本配置する。またここでは、SA4を二つのセル1によるアレイで共有するシェアード方式が用いられている。もちろん、相補のビット線をSAの両側に配置したオープンビット線形式でも同様に適用できる。
【0034】
ワード線3は、サブワード線と言ってもよく、低抵抗のポリシリコン等で作られるが、その一端は、SW回路に接続され、SW5によりドライブされる。SW5は、ワード線3の数だけ用意され、ここでは、メインワード線の一つと、サブワードドライブ線の一つから、AND論理により動作するよう構成されている。
【0035】
このように、二次元状にメモリセルが配置されたセルアレイ部の一方向(図では上下方向)にビット線が多数配置され、またそれと直交する方向(図では左右方向)にワード線が多数配置されており、ビット線の上下方向又は左右方向に隣接して、SA領域又はSW領域が配置されている。
【0036】
また、図5に示される回路が上下方向および左右方向に複数組重なるって一つのレイアウトが構成される。
【0037】
また、図6は、図5に示されるメモリアレイ領域で使用される相補一組のビット線2とSA4とを接続するトランスファゲート(以後、TGと略称する)部6の一つのスイッチ構成を示している。図5では上下方向に延びるビット線2が図6では左右方向に延びている。
【0038】
次に、図1を参照して本発明によるメモリアレイ領域のレイアウトについて説明する。図1は本発明によるメモリアレイ領域のレイアウトにおける実施の一形態を示す図であり、上記図6の回路の複数組を含んで構成されている。
【0039】
従って、図1では図6と同様にビット線が図面上左右に延びており、NチャネルおよびPチャネルそれぞれのSA部では、黒の正方形で示される接続用孔が接続されるところの配線部分が上下に相補線である一組二本のビット線に挟まれて、それぞれ配備されている。また、図面上左右の両端でビット線を接続するTG部が隣接して平行する二本の配線に挟まれるように形成されている。このように二本の配線に跨る配線を接続用配線と呼称することとする。
【0040】
メモリアレイ及びその周辺回路で構成されるメモリアレイ領域では、SA部、SW部、又はTG部上の配線(以後、ビット線と区別してタングステン配線とする)が、ビット線と同じ配線幅および配線間隔で平行に配置されている。タングステン配線は、タングステン若しくはタンタルなどの高融点金属又はそのケイ化合物などの一般導体材による配線を、最も利用されているタングステンで代表して呼称されたものである。
【0041】
例えば、図1におけるSA部のタングステン配線では、ビット線と同じ配線幅と配線間隔とで図面上上下方向に平行線を形成するタングステン線が図面上左右方向で分割され、多数配置されている。この図において、接続用孔を含む四つの配線とその上方(又は下方)の四つの間隔部分で、一つのSA部が構成されている。この接続用孔は下層のタングステンと上位配線を接続する穴であり、このセンスアンプのレイアウトの場合、接続用孔は下層のタングステンと上位配線であるデータの入出力に用いるLIO(ローカル入出力)線、ビット線をH(ハイ)レベルまたはL(ロー)レベルとさせるCSN,CSP(コモンソース)線、またはセンスアンプ動作終了時にビット線をハーフ電位にプリチャージするVBLR電源線に接続している。
【0042】
すなわち、SA部、SW部、又はTG部で配線層間を接続するための接続用孔がある部分では、それらを二つのビット線と同じ線幅のタングステン配線で挟む形に配置し、さらにその接続用孔のある部分に接続用配線としてタングステンを被せるように配置することにより、リソグラフィーのマージンを拡大することができ、歩留まり向上の効果を得ることができる。
【0043】
次に、図2および図3を併せ参照して図1で説明したSA部での本発明によるレイアウトについて説明する。図2は図1におけるSA部近傍、また、図3は図2の接続用孔周辺の詳細それぞれを拡大して示す模式図である。従って、図面で示される相対的な表示は後述されるサイズと必ずしも一致していない。
【0044】
図示されたメモリアレイ領域のレイアウトは、SA部を示すものである。従って、ビット線11に平行を成して隣接する二つのタングステン配線12A,12Bは一組となりSAに対応する一つの太幅配線となる基本構成を示している。そして、ビット線11及びタングステン配線12A,12Bのそれぞれは図面上横方向に直線状をなし、縦方向に同一サイズによる等幅かつ等間隔で平行に配列されている。太幅配線部分を形成するタングステン配線12A,12Bの間隙部分には、他の配線層への連結路と接続する接続用配線13が形成される。接続用配線13は接続用孔のスルーホール(TH)14に充填される電導体が形成するコネクタプラグを連結路として他の配線層の配線と接続する。
【0045】
次に、図3を参照してスルーホール(TH)14の周辺サイズの詳細について説明する。ここで、タングステン配線12A,12Bは図示されるように左右の横方向に延びているものとする。
【0046】
二つのビット線11と太幅配線を構成する一組のタングステン配線12A,12Bとのそれぞれの配線は、上述したメモリセル部分の配線幅L=0.12μmおよび配線間隔S=0.12μmにより、平行に配列可能である。
【0047】
太幅配線部分のスルーホール14は、基準とするアスペクト比率「0.20μm/0.20μm」を有し、かつ隣接するタングステン配線12A,12Bに挟まれる間隙幅0.12μmを中央にして配置される。従って、この位置にスルーホール14を打つ状態では、タングステン配線12A,12Bそれぞれで形成される縦方向の余裕は「0.08μm」となる。このサイズは、配線幅Lと配線間隔Sとの比率L/S=0.12μm/0.12μmから現状での製造上の問題はない。
【0048】
すなわち、一つのタングステンによる太幅配線と二つのビット線とを組み合わせて最小基準幅Fの8倍を形成することができるので、スルーホール14のピッチを「0.12μm」の8倍の「0.96μm」にする配線レイアウトが実現できる。ちなみに、スルーホール14を中心に置いてそれを被せるように覆う接続用配線13の横方向余裕は、従来と同様の「0.10μm」であってよい。
【0049】
このような配線パターンを有するレイアウトを実現するため、このレイアウトの配線パターンを形成する際のタングステンのフォトグラフィー工程で、フォトレジストに感光しない程度の幅、例えば0.08μmを有するスリット(非解像スリット)15を、接続用配線13の中央部位置で、二つのタングステン配線12A,12Bが形成する長さ方向に平行に、かつスルーホール14を横断する位置に設けている。
【0050】
このスリット15により、見かけ上、太幅配線をなくすことができるので、タングステンレイアウトを規則的に形成できる。この結果、ショートマージンを向上させることができる。
【0051】
次に図4を参照してTG部のレイアウトについて説明する。
【0052】
図面上で左右方向に横並びで配備される接続用孔のコンタクトホール(CH)23の位置に設けられる太幅配線は、それぞれが0.08μmの配線幅を有する二つの平行なタングステン配線21を想定した場合、コンタクトホール23のコンタクトプラグに接続する接続用配線22と重ね合わせて、配線間隔を0.16μmとし、等幅および等間隔の配線と見なすことができる。従って、最低基準幅Fを、上述したSA部と同一の0.12μmとして、その4倍の0.48μmのコンタクトホールピッチに形成できる。この構成で、接続用孔のコンタクトホール23はタングステン配線21に挟まれた位置に打ち込まれる。
【0053】
また、この構成では、図示されるように、コンタクトホール(CH)23に対する接続用配線22との合わせ余裕を図3と同様に0.08μmとする場合、コンタクトホール径及び配線間隔それぞれが0.16μmなので、コンタクトホールピッチを0.48μmに形成することができる。従って、上記表現を言い換えれば、0.32μmの等配線幅を有するタングステンの接続用配線22を0.16μmの等配線間隔で図面上縦方向に重ねてレイアウトするともいえる。
【0054】
また、この接続用配線22のレイアウトに対するパターン形成に際しては、図3を参照して説明したと同様、このレイアウトの配線パターンを形成する際のタングステンのフォトグラフィー工程で、フォトレジストに感光しない程度の幅、例えば0.07μmを有するスリット(非解像スリット)24を、接続用配線22の中央部位置で、二つのコンタクトホール23が形成する並列方向に、かつコンタクトホール23を横断する位置に設けている。
【0055】
このスリット24により、見かけ上は、TG部の拡散層幅および間隔をできるだけ同一サイズにすることができて拡散層のフォトグラフィー工程におけるフォトレジストの解像度の低下を抑えることができる。
【0056】
上記説明ではセンスアンプ部及びトランスファゲート部を対象にしているが、細く等しい配線幅と狭く等しい配線間隔とを有する平行配線で、かつ接続用孔位置のように太幅配線を必要とする個所で、一つまたは二つのスルーホール位置に対して隣接する二つの配線に跨る接続用配線を、例えばタングステンで形成できるものであれば、いずれのメモリアレイ領域にでも上記レイアウト方法が適用可能である。
【0057】
【発明の効果】
以上説明したように本発明によれば、電導体プラグのための接続用孔を有する部分を含む場合、等幅で平行なタングステン配線を等間隔に位置させ、かつ一組の隣接するタングステン配線が他の配線層と接続するための接続用孔を二つのタングステン配線の中間に挟むように位置させ、かつ接続用孔を被せ覆って前記電導体プラグと連結するための接続用配線を形成する琴似より、配線パターンを形成するレイアウト方法が得られる。
【0058】
この方法によって、接続用孔を有する太幅配線部分は、接続用孔の周辺に限定して最小配線余裕幅をもつ接続用配線に形成でき、更に、平行に延びるタングステン配線により太幅配線部分を縮小できる。すなわち、太幅配線部分は、二つの平行なタングステン配線に分割して基本構成とする接続用配線を設け、更に、隣接する二つのタングステン配線を跨ぐ配線余裕幅も、その配線方向で最小幅に形成できる。従って、平行配線に対する規則性が崩れるためフォトグラフィー工程の際に余裕が小さくなり電気的な短絡を生じやすいところの太幅配線部分が縮小される。また、基本構成の平行配線の回線幅Lを縮小することによりその回線間隔Sを縮小できるので、デバイス部分の縮小化が更に可能になるという効果を期待することができる。
【0059】
更に、レイアウトの高精度を確保するため、レイアウトの配線パターンを形成するフォトグラフィー工程で、フォトレジストに感光しない程度の幅を有するスリットを設けている。すなわち、このスリットは、接続用配線の中央部位置に、平行なタングステン配線が形成する配線方向に平行に接続用孔の位置を横断している。このような狭い幅のスリットにより、見かけ上、太幅配線をなくすことができると共にTG部の拡散層幅および間隔をできるだけ同一サイズにすることができる。この結果、タングステンレイアウトを規則的に形成できるので、ショートマージンを向上させることができ、かつ拡散層のフォトグラフィー工程におけるフォトレジストの解像度の低下を抑えることができる。
【図面の簡単な説明】
【図1】本発明におけるメモリアレイ領域におけるレイアウトの実施の一形態を示す図である。
【図2】図1のレイアウトにおけるセンスアンプ部の拡大部分を示す模式図である。
【図3】図2の接続用孔近辺における部分詳細を説明する模式図である。
【図4】図1のレイアウトにおけるトランスファーゲート部の拡大部分を示す模式図である。
【図5】対象となるメモリアレイ領域におけるセンスアンプ部およびサブワードドライブ部を含む回路の一例を示す図である。
【図6】対象となるメモリアレイ領域におけるトランスファーゲート部を含む回路の一例を示す図である。
【図7】従来のメモリアレイ領域におけるレイアウトの一例を示す図である。
【図8】図7のレイアウトにおけるセンスアンプ部の拡大部分を示す模式図である。
【図9】図8の接続用孔近辺における部分詳細を説明する模式図である。
【図10】図7のレイアウトにおけるトランスファーゲート部の拡大部分を示す模式図である。
【符号の説明】
11 ビット線
12A、12B タングステン配線
13、22 接続用配線
14 スルーホール(TH)
15、24 スリット
23 コンタクトホール(CH)
Claims (6)
- メモリアレイ領域における他の配線層の配線と接続するための接続用孔を有する一つの配線層で、配線をほぼ平行に配置するレイアウト方法において、規則正しくピッチを形成するように前記配線を等幅かつ等間隔に配置し、当該配線のうち、前記接続用孔の位置については、隣接する二つの配線に挟まれた位置に前記接続用孔を打ち込むことを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項1において、更に、接続用配線を、打ち込まれた前記接続用孔の部分を被せ覆い、配線パターンとして形成することを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項1において、平行配置される前記配線の配線幅Lと配線間隔SとによるL/S比率が「1」であることを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項2において、平行に隣接配置する二つの配線に跨る前記接続用配線を太幅配線とし、その中心線上に隣接して位置する二つの接続用孔に対応させて形成することを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項2または請求項4において、フォトグラフィー工程では、前記接続用配線の中央に、長さ方向を前記配線の長さ方向に一致させるスリットを設けることを特徴とするメモリアレイ領域のレイアウト方法。
- 請求項5において、前記スリットはフォトレジストに感光しない程度の幅を有することを特徴とするメモリアレイ領域のレイアウト方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003184012A JP4591809B2 (ja) | 2003-06-27 | 2003-06-27 | 微細化に対応したメモリアレイ領域のレイアウト方法 |
TW093118544A TWI254416B (en) | 2003-06-27 | 2004-06-25 | Layout method for miniaturized memory array area |
CNB2004100598488A CN1295784C (zh) | 2003-06-27 | 2004-06-25 | 用于使得存储器阵列区域小型化的布局方法 |
US10/875,572 US7418685B2 (en) | 2003-06-27 | 2004-06-25 | Layout method for miniaturized memory array area |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003184012A JP4591809B2 (ja) | 2003-06-27 | 2003-06-27 | 微細化に対応したメモリアレイ領域のレイアウト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005019784A true JP2005019784A (ja) | 2005-01-20 |
JP4591809B2 JP4591809B2 (ja) | 2010-12-01 |
Family
ID=34100160
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003184012A Expired - Fee Related JP4591809B2 (ja) | 2003-06-27 | 2003-06-27 | 微細化に対応したメモリアレイ領域のレイアウト方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7418685B2 (ja) |
JP (1) | JP4591809B2 (ja) |
CN (1) | CN1295784C (ja) |
TW (1) | TWI254416B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140093070A (ko) * | 2013-01-17 | 2014-07-25 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7299426B2 (en) * | 2005-05-26 | 2007-11-20 | International Business Machines Corporation | System and method to improve chip yield, reliability and performance |
US8440576B2 (en) | 2008-04-25 | 2013-05-14 | Macronix International Co., Ltd. | Method for pitch reduction in integrated circuit fabrication |
JP5388478B2 (ja) * | 2008-05-20 | 2014-01-15 | 株式会社東芝 | 半導体装置 |
JP5583332B2 (ja) * | 2008-06-06 | 2014-09-03 | ピーエスフォー ルクスコ エスエイアールエル | スルーホール配置装置およびスルーホール配置方法 |
US10615121B2 (en) * | 2013-04-09 | 2020-04-07 | Longitude Licensing Limited | Semiconductor device having a reduced pitch between lead-out wirings |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04196344A (ja) * | 1990-11-28 | 1992-07-16 | Hitachi Ltd | 半導体集積回路装置 |
JPH07248612A (ja) * | 1994-03-08 | 1995-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 投影露光用原図基板および投影露光方法 |
JPH08186174A (ja) * | 1994-12-27 | 1996-07-16 | Nkk Corp | 配線構造およびその形成方法 |
JP2000114491A (ja) * | 1998-09-28 | 2000-04-21 | Texas Instr Inc <Ti> | 密なメモリセルアレイを有する半導体装置アレイおよび階層ビットライン方式 |
JP2003115551A (ja) * | 2001-10-05 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2003133442A (ja) * | 2001-10-22 | 2003-05-09 | Toshiba Corp | 半導体装置 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62141558A (ja) | 1985-12-16 | 1987-06-25 | Oki Electric Ind Co Ltd | ホトマスク及びそれを用いた微細パタ−ンの形成方法 |
JPH03104275A (ja) * | 1989-09-19 | 1991-05-01 | Fujitsu Ltd | ゲートアレイ |
KR100307602B1 (ko) * | 1993-08-30 | 2001-12-15 | 가나이 쓰도무 | 반도체집적회로장치및그제조방법 |
JPH09266268A (ja) * | 1996-03-28 | 1997-10-07 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置のパッケージ |
JP2998661B2 (ja) | 1996-11-11 | 2000-01-11 | 日本電気株式会社 | フォトマスク及び半導体装置のパターン形成方法 |
TW454339B (en) * | 1997-06-20 | 2001-09-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabricating method |
JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6239485B1 (en) * | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
JP2000267258A (ja) | 1999-03-16 | 2000-09-29 | Nec Corp | レチクル |
JP2000307084A (ja) * | 1999-04-23 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6882045B2 (en) * | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
JP2001230186A (ja) * | 2000-02-17 | 2001-08-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US6538213B1 (en) | 2000-02-18 | 2003-03-25 | International Business Machines Corporation | High density design for organic chip carriers |
TW448567B (en) * | 2000-06-07 | 2001-08-01 | Winbond Electronics Corp | Manufacture method of dynamic random access memory capacitor |
JP3768794B2 (ja) * | 2000-10-13 | 2006-04-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
JP2002124585A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
US20030066679A1 (en) * | 2001-10-09 | 2003-04-10 | Castro Abram M. | Electrical circuit and method of formation |
JP2004241558A (ja) * | 2003-02-05 | 2004-08-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム |
-
2003
- 2003-06-27 JP JP2003184012A patent/JP4591809B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-25 TW TW093118544A patent/TWI254416B/zh not_active IP Right Cessation
- 2004-06-25 US US10/875,572 patent/US7418685B2/en not_active Expired - Fee Related
- 2004-06-25 CN CNB2004100598488A patent/CN1295784C/zh not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04196344A (ja) * | 1990-11-28 | 1992-07-16 | Hitachi Ltd | 半導体集積回路装置 |
JPH07248612A (ja) * | 1994-03-08 | 1995-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 投影露光用原図基板および投影露光方法 |
JPH08186174A (ja) * | 1994-12-27 | 1996-07-16 | Nkk Corp | 配線構造およびその形成方法 |
JP2000114491A (ja) * | 1998-09-28 | 2000-04-21 | Texas Instr Inc <Ti> | 密なメモリセルアレイを有する半導体装置アレイおよび階層ビットライン方式 |
JP2003115551A (ja) * | 2001-10-05 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2003133442A (ja) * | 2001-10-22 | 2003-05-09 | Toshiba Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140093070A (ko) * | 2013-01-17 | 2014-07-25 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102000622B1 (ko) | 2013-01-17 | 2019-07-16 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
TW200518278A (en) | 2005-06-01 |
US7418685B2 (en) | 2008-08-26 |
JP4591809B2 (ja) | 2010-12-01 |
US20050028125A1 (en) | 2005-02-03 |
TWI254416B (en) | 2006-05-01 |
CN1295784C (zh) | 2007-01-17 |
CN1577081A (zh) | 2005-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6537583B2 (ja) | 半導体集積回路装置 | |
US8120939B2 (en) | ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair | |
US7701742B2 (en) | Semiconductor device | |
US6128209A (en) | Semiconductor memory device having dummy bit and word lines | |
US10535658B2 (en) | Memory device with reduced-resistance interconnect | |
US20160099248A1 (en) | Semiconductor memory device with improved active area/word line layout | |
JP4591809B2 (ja) | 微細化に対応したメモリアレイ領域のレイアウト方法 | |
JP2010161173A (ja) | 半導体記憶装置 | |
TWI650770B (zh) | 具有較低阻值互連結構的記憶體裝置 | |
US10795255B2 (en) | Method of forming layout definition of semiconductor device | |
JP3854749B2 (ja) | Sram用のスタティックセル | |
JP2003023108A (ja) | 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法 | |
US8243524B2 (en) | Semiconductor storage device | |
US6882576B2 (en) | Semiconductor memory device | |
KR100273779B1 (ko) | 소형 반도체 스토리지 장치 및 그 제조방법 | |
JP3539705B2 (ja) | 半導体記憶装置 | |
US6072714A (en) | Static memory cell with a pair of transfer MOS transistors, a pair of driver MOS transistors and a pair of load elements | |
JP2002313956A (ja) | 半導体メモリ素子及びその製造方法 | |
US11690230B2 (en) | Non-volatile memory device and manufacturing method thereof | |
JPH05291521A (ja) | 半導体装置の製造方法 | |
KR20110090580A (ko) | 반도체 기억 장치 | |
KR20090098291A (ko) | 반도체 소자 및 그 제조 방법 | |
KR101067862B1 (ko) | 반도체 기억 장치 및 그의 제조 방법 | |
KR101076793B1 (ko) | 반도체 기억 장치 및 그의 제조 방법 | |
JPH06224391A (ja) | メモリセル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031008 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060531 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060630 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100106 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100506 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100818 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100902 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |