JPH02163963A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH02163963A JPH02163963A JP63318865A JP31886588A JPH02163963A JP H02163963 A JPH02163963 A JP H02163963A JP 63318865 A JP63318865 A JP 63318865A JP 31886588 A JP31886588 A JP 31886588A JP H02163963 A JPH02163963 A JP H02163963A
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- polycide
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- bit line
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- Pending
Links
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- 238000002844 melting Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 abstract description 92
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- 239000012535 impurity Substances 0.000 abstract description 8
- 239000011229 interlayer Substances 0.000 abstract description 5
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- 230000003071 parasitic effect Effects 0.000 description 4
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕−
本発明は、複数のビット線が互いに平行に延び〔発明の
1既要〕 本発明は、上記の様なメモリ装置において、高融点金属
を含む下層側の第1の層と八lを含む上層側の第2の層
とを順次に接続してビット線を構成し、且つ互いに隣接
している2本のビット線では第1及び第2の層同士を隣
接させることによって、製造が容易であるにも拘らず信
頼性及び性能が高いメモリ装置を提供することができる
様にしたものである。
1既要〕 本発明は、上記の様なメモリ装置において、高融点金属
を含む下層側の第1の層と八lを含む上層側の第2の層
とを順次に接続してビット線を構成し、且つ互いに隣接
している2本のビット線では第1及び第2の層同士を隣
接させることによって、製造が容易であるにも拘らず信
頼性及び性能が高いメモリ装置を提供することができる
様にしたものである。
メモリ装置ではビット線がデータの転送を担っているが
、微小信号でも正確に伝達できる様に真補1組のビ・ノ
ド線対が用いられる場合がある。特にSRAMでは、こ
れらのビット線対カ月つのメモリセルに接続されるので
、1つのメモリセル上の同一層内を2本のビット線が互
いに平iテに延びている。
、微小信号でも正確に伝達できる様に真補1組のビ・ノ
ド線対が用いられる場合がある。特にSRAMでは、こ
れらのビット線対カ月つのメモリセルに接続されるので
、1つのメモリセル上の同一層内を2本のビット線が互
いに平iテに延びている。
ところが、メモリ装置の高集積化に伴って、ビット線間
の間隔も狭くする必要がある。このため、ビット線のパ
ターン余裕が少なく、塵埃等によるビット線同士の短絡
の虞れも多い。・従って、この様なメモリ装置は製造が
容易でない。
の間隔も狭くする必要がある。このため、ビット線のパ
ターン余裕が少なく、塵埃等によるビット線同士の短絡
の虞れも多い。・従って、この様なメモリ装置は製造が
容易でない。
また、ビット線間の間隔が狭くなると、ビット線間の寄
生容量も大きくなる。従って、この様なメモリ装置では
高速性等の性能が低い。
生容量も大きくなる。従って、この様なメモリ装置では
高速性等の性能が低い。
(課題を解決するだめの手段〕
本発明によるメモリ装置では、下層側の第1の層17と
上層側の第2の層19とが順次に接続されてビット線が
構成されており、互いに隣接している2本の前記ビット
線では前記第1及び第2の層17.19同士が隣接して
おり、前記第1の層17は高融点金属を含む層で形成さ
れており、前記第2の層19はAlを含む層で形成され
ている。
上層側の第2の層19とが順次に接続されてビット線が
構成されており、互いに隣接している2本の前記ビット
線では前記第1及び第2の層17.19同士が隣接して
おり、前記第1の層17は高融点金属を含む層で形成さ
れており、前記第2の層19はAlを含む層で形成され
ている。
本発明による半導体メモリでは、互いに隣接している2
本のビット線では第1及び第2の層17.19同士が隣
接していのるので、1つの層17.19で形成されてい
るピッ11同士の間隔は、平面的に見て互いに隣接して
いるビット線同士の間隔よりも広い。従って、1つの層
17.19内におけるビット線のパターン余裕が多く、
塵埃等によるビット線同士の短絡の虞れも少ない。
本のビット線では第1及び第2の層17.19同士が隣
接していのるので、1つの層17.19で形成されてい
るピッ11同士の間隔は、平面的に見て互いに隣接して
いるビット線同士の間隔よりも広い。従って、1つの層
17.19内におけるビット線のパターン余裕が多く、
塵埃等によるビット線同士の短絡の虞れも少ない。
また、互いに隣接している2本のビット線では第1及び
第2の層17.19同士が隣接しているので、総てのビ
ット線が1つの層で形成されている場合に比べて、ピッ
) 471間の寄生容量が少ない。
第2の層17.19同士が隣接しているので、総てのビ
ット線が1つの層で形成されている場合に比べて、ピッ
) 471間の寄生容量が少ない。
また、第1及び第2のN17.19は夫々高融点金属を
含む層及びAlを含む層で形成されているので、第1及
び第2の層17.19が共にA7?を含む層のみで形成
されている場合に比べて、ビット線の形成プロセスが容
易で、ビット線の段差被覆性もよく、ビット線によるア
ロイスパイクも防止される。一方、第1及び第2の層1
7.19が共に高融点金属を含む層のみで形成されてい
る場合に比べて、ビット線と半導体基板11等との間の
寄生容量が少ない。
含む層及びAlを含む層で形成されているので、第1及
び第2の層17.19が共にA7?を含む層のみで形成
されている場合に比べて、ビット線の形成プロセスが容
易で、ビット線の段差被覆性もよく、ビット線によるア
ロイスパイクも防止される。一方、第1及び第2の層1
7.19が共に高融点金属を含む層のみで形成されてい
る場合に比べて、ビット線と半導体基板11等との間の
寄生容量が少ない。
また、第1及び第2の層17.19が順次に接続されて
ビット線が構成されているので、互いに隣接している2
本のビット線では第1及び第2の層17.19同士が隣
接しており且つ第1及び第2N17.19が夫々高融点
金属を含む層及びAlを含む層で形成されていても、互
いに隣接している2本のビット&iは電気的に均衡して
いる。
ビット線が構成されているので、互いに隣接している2
本のビット線では第1及び第2の層17.19同士が隣
接しており且つ第1及び第2N17.19が夫々高融点
金属を含む層及びAlを含む層で形成されていても、互
いに隣接している2本のビット&iは電気的に均衡して
いる。
以下、MOS−3RAMに適用した本発明の一実施例を
、第1図及び第2図を参照しながら説明する。
、第1図及び第2図を参照しながら説明する。
本実施例では、Si基板11上の多結晶Si層12によ
って、メモリセル13のスイッチングトランジスタのゲ
ート電極を兼用しているワード線が形成されている。
って、メモリセル13のスイッチングトランジスタのゲ
ート電極を兼用しているワード線が形成されている。
多結晶5iJi12の両側方のSt基Fill中には、
多結晶5iil12の延在方向とは垂直な方向で互いに
隣接している2個のメモリセル13の各々のスイッチン
グトランジスタに共通のソース・ドレイン領域である不
純物拡散層14と、各々のスイッチングトランジスタに
固有のソース・ドレイン領域である不純物拡散jW15
とが形成されている。
多結晶5iil12の延在方向とは垂直な方向で互いに
隣接している2個のメモリセル13の各々のスイッチン
グトランジスタに共通のソース・ドレイン領域である不
純物拡散層14と、各々のスイッチングトランジスタに
固有のソース・ドレイン領域である不純物拡散jW15
とが形成されている。
多結晶Sil’1i12や不純物拡散層14.15等は
眉間絶縁膜16に覆われており、この層間絶縁膜16に
は不純物拡散層14に達するコンタクト窓16aが形成
されている。
眉間絶縁膜16に覆われており、この層間絶縁膜16に
は不純物拡散層14に達するコンタクト窓16aが形成
されている。
層間絶縁膜16上にはSiと高融点金属とのポリサイド
層17が形成されており、このポリサイド層17はコン
タクト窓16aを介して不純物拡散層14にコンタクト
している。従って、このポリサイドN17はビット線と
なっている。
層17が形成されており、このポリサイド層17はコン
タクト窓16aを介して不純物拡散層14にコンタクト
している。従って、このポリサイドN17はビット線と
なっている。
但し、総てのビット線がポリサイドN17によって構成
されているのではなく、多結晶Si層12の延在方向と
は垂直な方向においてコンタクト窓16aに挾まれてい
る2個のメモリセル13の各々のビット線対のうちの一
方のビット線のみがボリサイド層17によって構成され
ている。
されているのではなく、多結晶Si層12の延在方向と
は垂直な方向においてコンタクト窓16aに挾まれてい
る2個のメモリセル13の各々のビット線対のうちの一
方のビット線のみがボリサイド層17によって構成され
ている。
また、多結晶Si層12の延在方向とは垂直な方向の次
の2個のメモリセル13では、各々のビット線対のうち
の他方のビット線のみがポリサイド層17によって構成
されている。
の2個のメモリセル13では、各々のビット線対のうち
の他方のビット線のみがポリサイド層17によって構成
されている。
ポリサイド層17等は眉間絶縁膜18に覆われており、
この眉間絶縁膜I8にはポリサイド1li17に達する
コンタクト窓18aが形成されている。
この眉間絶縁膜I8にはポリサイド1li17に達する
コンタクト窓18aが形成されている。
層間絶縁膜18上には、ポリサイド層17によって構成
されたビット線の残りのビット線を構成するAf層19
が形成されており、このA7!層19はコンタクト窓1
8aを介してポリサイド層17にコンタクトしている。
されたビット線の残りのビット線を構成するAf層19
が形成されており、このA7!層19はコンタクト窓1
8aを介してポリサイド層17にコンタクトしている。
従って本実施例では、コンタクト窓18a毎にポリサイ
ド1i117とA1層19とが順次に切り換わって1本
のビット線が構成されている。
ド1i117とA1層19とが順次に切り換わって1本
のビット線が構成されている。
また、互いに隣接している2本のビット線については、
各々のビット線におけるポリサイド1ii17とANi
i19とが平面的に見て互いに隣接する様に、これらの
ポリサイド層17とへ1層19とが形成されている。つ
まり、平面的に見た場合、ポリサイド層17同士及びA
N層19同士がそれらの全長に亘って隣接することばな
い。
各々のビット線におけるポリサイド1ii17とANi
i19とが平面的に見て互いに隣接する様に、これらの
ポリサイド層17とへ1層19とが形成されている。つ
まり、平面的に見た場合、ポリサイド層17同士及びA
N層19同士がそれらの全長に亘って隣接することばな
い。
このため、ポリサイド層17同士及びへ7!層19同士
の間隔は、ビット線同士の間隔の2倍である。従って、
ポリサイド層17及びA7!層19のパターン余裕が多
く、塵埃等によるポリサイド層17同士及びAj2層1
9同士の短絡の虞れも少ない。
の間隔は、ビット線同士の間隔の2倍である。従って、
ポリサイド層17及びA7!層19のパターン余裕が多
く、塵埃等によるポリサイド層17同士及びAj2層1
9同士の短絡の虞れも少ない。
但しポリサイド層17では、平面的に見てもそれらの端
部同士が隣接している。しかし、下層側のポリサイドN
17の下地は上層側のA7!層19の下地よりも段差が
少なく、また隣接しているのは端部同士のみである。従
って、パターン余裕や塵埃等による短絡に関する問題も
少ない。
部同士が隣接している。しかし、下層側のポリサイドN
17の下地は上層側のA7!層19の下地よりも段差が
少なく、また隣接しているのは端部同士のみである。従
って、パターン余裕や塵埃等による短絡に関する問題も
少ない。
なお、本実施例ではポリサイド層17とへ1層19とで
ビットmを構成したが、高融点金属とSiとのシリサイ
ド眉等をポリサイドIi!17の代りに用いてもよい。
ビットmを構成したが、高融点金属とSiとのシリサイ
ド眉等をポリサイドIi!17の代りに用いてもよい。
またコンタクト窓18aは、本実施例では多結晶Si層
12上に位置しているが、不純物拡散層14上に位置し
ていてもよい。
12上に位置しているが、不純物拡散層14上に位置し
ていてもよい。
本発明によるメモリ装置では、1つの層内におけるビッ
ト綿のパターン余裕が多(、塵埃等によるビット線同士
の短絡の虞れも少なく、ビット線の形成プロセスも容易
であるので、製造が容易である。
ト綿のパターン余裕が多(、塵埃等によるビット線同士
の短絡の虞れも少なく、ビット線の形成プロセスも容易
であるので、製造が容易である。
また、ビット綿の段差被覆性がよく、ビット線によるア
ロイスパイクも防止されるので、信頼性が高い。
ロイスパイクも防止されるので、信頼性が高い。
また、ビット線間及びビット線と半導体基板等との間の
寄生容量が少なく、互いに隣接している2本のビット線
は電気的に均衡しているので、性能が高い。
寄生容量が少なく、互いに隣接している2本のビット線
は電気的に均衡しているので、性能が高い。
A −A %%及びB −B viに沿う拡大断面図で
ある。
ある。
なお図面に用いた符号において、
17・・−・−・・・−・・−・−・・・・ポリサイド
層19−・−−一−−−−・−・−・−AI!層である
。
層19−・−−一−−−−・−・−・−AI!層である
。
Claims (1)
- 【特許請求の範囲】 複数のビット線が互いに平行に延びているメモリ装置に
おいて、 下層側の第1の層と上層側の第2の層とが順次に接続さ
れて前記ビット線が構成されており、互いに隣接してい
る2本の前記ビット線では前記第1及び第2の層同士が
隣接しており、 前記第1の層は高融点金属を含む層で形成されており、 前記第2の層はAlを含む層で形成されていることを特
徴とするメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318865A JPH02163963A (ja) | 1988-12-17 | 1988-12-17 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318865A JPH02163963A (ja) | 1988-12-17 | 1988-12-17 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02163963A true JPH02163963A (ja) | 1990-06-25 |
Family
ID=18103826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63318865A Pending JPH02163963A (ja) | 1988-12-17 | 1988-12-17 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02163963A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
US5989951A (en) * | 1995-04-20 | 1999-11-23 | Nec Corporation | Semiconductor device with contacts formed in self-alignment |
-
1988
- 1988-12-17 JP JP63318865A patent/JPH02163963A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
US5989951A (en) * | 1995-04-20 | 1999-11-23 | Nec Corporation | Semiconductor device with contacts formed in self-alignment |
JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
JP2008227519A (ja) * | 1996-06-28 | 2008-09-25 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
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