TWI668847B - 半導體積體電路佈局結構 - Google Patents

Abstract

一種半導體積體電路佈局結構，包含有一第一主動區域、一第二主動區域、一沿一第一方向延伸且縱跨該第一主動區域與該第二主動區域之閘極結構、以及複數個導電結構。該閘極結構兩側之該第一主動區域分別形成一第一源極區域與一第一汲極區域、該閘極結構兩側之該第二主動區域分別形成一第二源極區域與一第二汲極區域。該等導電結構包含有複數個條狀導電結構以及一島狀導電結構，該島狀導電結構係設置於該閘極結構上，而該等條狀導電結構分別設置於該閘極結構兩側之該第一主動區域與該第二主動區域上。

Description

半導體積體電路佈局結構

本發明係有關於半導體積體電路(integrated circuit，IC)結構，尤指反向器(inverter，INV)、二端點反及閘(2-input not-and gate，2-input NAND，又稱ND2)、以及二端點互斥或閘(2-input exclusive-or gate，XOR2)之半導體積體電路佈局結構。

在半導體積體電路之製程中，積體電路的微結構之製造，需要在如半導體基材/膜層、介電材料層、或金屬材料層等適當的基材或材料層中，利用如微影及蝕刻等製程形成具有精確尺寸之微小圖案。 為達到此一目的，在傳統的半導體技術中，係在目標材料層上形成遮罩層(mask layer)，以便先在該遮罩層中形成/定義這些微小圖案，隨後將該等圖案轉移至目標膜層。一般而言，遮罩層可包含藉由微影製程形成之圖案化光阻層，和/或利用該圖案化光阻層形成的圖案化遮罩層。隨著積體電路的複雜化，這些微小圖案的尺寸不斷地減小，所以用來產生特徵圖案的設備就必須滿足製程解析度及疊對準確度(overlay accuracy)的嚴格要求。在這一點上，解析度被視為在預定的製造條件下用來圖案化最小尺寸的影像的能力衡量值。

然而，隨著半導體科技不斷進步至85奈米(nanometer，nm)以下，單一圖案化(single patterning)方法已無法滿足製造微小線寬圖案之解析度需求或製程需求。是以，半導體業者現在係採用多重圖案化(multiple patterning)方法，例如雙重圖案化(double patterning)製程，作為克服微影曝光裝置之解析度極限的途徑。一般而言，在多重圖案化製程中，首先係將緻密圖案(其個別圖案尺寸及/或圖案間間距低於微影裝置之解析度極限)拆解至不同的光罩。隨後將該等光罩上的圖案轉移至光阻層/遮罩層，故可使不同光罩上的圖案組合成原始的目標圖案。

由此可知，多重圖案化方法係為一精密且製程控制要求極高的製程方法，故多重圖案化方法的採用，無可避免地增加了製程複雜度與製程成本。

更重要的是，半導體積體電路已經是現代化資訊社會最重要的硬體基礎之一。一般來說，功能複雜的積體電路是由一群具有基本功能的標準元件組合而成的。由於這些標準元件是構築一積體電路的基本方塊，故各個標準元件的佈局結構就會影響積體電路的整體佈局形式。因此，如何提供有助於製程良率，且能降低製程複雜度的積體電路佈局結構，一直是業者致力之範疇。

根據本發明所提供之申請專利範圍，係提供一種半導體積體 電路佈局結構。該半導體積體電路佈局結構包含有一第一主動區域、一與該第一主動區域彼此隔離之第二主動區域、一閘極結構、以及複數個導電結構(conductive structure)。該閘極結構係沿一第一方向延伸且縱跨該第一主動區域與該第二主動區域，該閘極結構兩側之該第一主動區域分別形成一第一源極區域與一第一汲極區域、該閘極結構兩側之該第二主動區域分別形成一第二源極區域與一第二汲極區域。該等導電結構包含有複數個條狀導電結構以及一個島狀導電結構，該島狀導電結構係設置於該閘極結構上，而該等條狀導電結構分別設置於該第一源極區域、該第一汲極區域、該第二源極區域與該第二汲極區域上。

根據本發明所提供之申請專利範圍，另提供一種半導體積體電路佈局結構。該半導體積體電路佈局結構包含有一第一主動區域、一與該等第一主動區域隔離之第二主動區域、一沿一第一方向延伸且縱跨該第一主動區域與該第二主動區域之第一閘極結構、一沿該第一方向延伸且縱跨該第一主動區域與該第二主動區域之第二閘極結構、複數個第一導電結構、二個第二導電結構、複數個插塞結構、複數個第一連線結構、以及至少一第二連線結構。該等第一導電結構係設置於第一閘極結構兩側之該第一主動區域與該第二主動區域上，以及設置與該第二閘極結構兩側之該第一主動區域與該第二主動區域上；該等第二導電結構係分別設置於該第一閘極結構與該第二閘極結構上。 該等插塞結構係設置於該等第一導電結構與該等第二導電結構上。該等第一連線結構分別包含有一第一部份，且該等第一部份係沿該第一方向延伸。該第二連線結構包含有一該第一部份與一第二部份，該第 二部份沿一第二方向延伸，且第二方向垂直該第一方向。

根據本發明所提供之申請專利範圍，更提供一種半導體積體電路佈局結構。該半導體積體電路佈局結構包含有複數個沿一第二方向排列之第一主動區域、複數個沿該第二方向排列之第二主動區域、複數個沿一第一方向延伸且分別縱跨該等第一主動區域與該等第二主動區域的閘極結構、複數個沿該第一方向延伸且設置於該等第一主動區域與該等第二主動區域上之第一導電結構、以及複數個設置於該等閘極結構上的第二導電結構。該等第二主動區域與該等第一主動區域彼此隔離，且該第一方向與該第二方向垂直。該等第二導電結構更包含有複數個條狀第二導電結構以及複數個島狀第二導電結構，該島狀第二導電結構係設置於該閘極結構上，且該等條狀第二導電結構係沿該第二方向延伸。

根據本發明所提供之半導體積體電路佈局結構，係分別提供一種反向器(以下簡稱為INV)、二端點反及閘(以下簡稱為ND2)、以及二端點互斥或閘(以下簡稱為XOR2)之半導體積體電路佈局結構。在INV半導體積體電路佈局結構中，本發明係於單一膜層內提供條狀導電結構與島狀導電結構，條狀導電結構係用以提供各源極/汲極與其他元件的電性連接，而島狀導電結構則提供閘極結構與其他元件的電性連接。利用條狀導電結構與島狀導電結構的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化INV半導體積體電路佈局結構，而有助於INV半導體積體電路佈局結構的製作。在ND2半導體積體電路佈局結構中，本發明係提供具有一種延伸方向的第一 連線結構與具有至少兩種延伸方向的第二連線結構，以在單一膜層中完成電性連接的建構。利用第一連線結構與第二連線結構的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化ND2半導體積體電路佈局結構，而有助於ND2半導體積體電路佈局結構的製作。而在XOR2半導體積體電路佈局結構中，本發明係於單一膜層內提供第一導電結構以及第二導電結構，第一導電結構的延伸方向平行於閘極結構，而第二導電結構又包含島狀導電結構與延伸方向垂直於閘極結構的延伸方向的條狀導電結構。換句話說，本發明所提供之XOR2半導體積體電路佈局結構係利用島狀導電結構以及兩種延伸方向彼此垂直的條狀導電結構的組合，在單一膜層中完成電性連接的建構。也就是說，本發明係在可成功建構應有的電性連接的前提下，有效地簡化XOR2半導體積體電路佈局結構，而有助於XOR2半導體積體電路佈局結構的製作。

10‧‧‧反向器半導體積體電路佈局結構

12‧‧‧反向器電路

20‧‧‧二端點反及閘半導體積體電路佈局結構

22‧‧‧二端點反及閘電路

30‧‧‧二端點互斥或閘半導體積體電路佈局結構

32‧‧‧二端點互斥或閘電路

100p、200p、300p‧‧‧第一主動區域

100n、200n、300n‧‧‧第二主動區域

110、310‧‧‧閘極結構

210a‧‧‧第一閘極結構

210b‧‧‧第二閘極結構

112、212、312‧‧‧虛置閘極

102p、202p‧‧‧第一源極區域

102n、202n‧‧‧第二源極區域

104p、204p‧‧‧第一汲極區域/第三源極區域

104n、204n‧‧‧第二汲極區域/第四源極區域

206p‧‧‧第三汲極區域

206n‧‧‧第四汲極區域

120p、220p‧‧‧第一電晶體

120n、220n‧‧‧第二電晶體

222p‧‧‧第三電晶體

222n‧‧‧第四電晶體

130‧‧‧導電結構

130s‧‧‧條狀導電結構

130i‧‧‧島狀導電結構

232、330‧‧‧第一導電結構

234、332‧‧‧第二導電結構

332s‧‧‧條狀第二導電結構

332i‧‧‧島狀第二導電結構

140、240、340‧‧‧插塞結構

150、152‧‧‧連線結構

250、350‧‧‧第一連線結構

250a、350a‧‧‧第一部分

252、352‧‧‧第二連線結構

252a、352a‧‧‧第一部分

352a’‧‧‧第四部份

252b、352b‧‧‧第二部份

352b’‧‧‧第五部份

252c、352c‧‧‧第三部份

352c’‧‧‧第六部份

254、354‧‧‧第三連線部份

L‧‧‧條狀導電結構之長度

W‧‧‧主動區域之寬度

D1‧‧‧第一方向

D2‧‧‧第二方向

A、B‧‧‧輸入訊號

Z‧‧‧輸出訊號

M0、MP0~MP6‧‧‧p型電晶體

M1、MN0~MN6‧‧‧n型電晶體

Vcc‧‧‧系統電源

第1圖為本發明所提供之一INV半導體積體電路佈局結構之一較佳實施例之部份示意圖。

第2圖為該較佳實施例所提供之INV半導體積體電路佈局結構之示意圖。

第3圖為本發明所提供之INV之電路示意圖。

第4圖為本發明所提供之一ND2半導體積體電路佈局結構之一較佳實施例之示意圖。

第5圖為該較佳實施例所提供之ND2半導體積體電路佈局結構之部 份示意圖。

第6圖為本發明所提供之ND2之電路示意圖。

第7圖為本發明所提供之一XOR2半導體積體電路佈局結構之一較佳實施例之示意圖。

第8圖為該較佳實施例所提供之XOR2半導體積體電路佈局結構之部份示意圖。

第9圖為該較佳實施例所提供之XOR2半導體積體電路佈局結構之另一部份示意圖。

第10圖為本發明所提供之XOR2之電路示意圖。

請同時參閱第1圖至第3圖，第1圖為本發明所提供之一INV半導體積體電路佈局結構之一較佳實施例之部份示意圖，第2圖為該較佳實施例所提供之INV半導體積體電路佈局結構之示意圖，第3圖則為本發明所提供之INV之電路示意圖。如第1圖與第2圖所示，本較佳實施例所提供之INV半導體積體電路佈局結構10包含有一第一主動區域100p與一第二主動區域100n，第一主動區域100p與第二主動區域100n彼此互補(complementary)。在本較佳實施中，第一主動區域100p係為一p型主動區域，而第二主動區域100n為一n型主動區域。另外，p型的第一主動區域100p可設置於一n型井區(圖未示)中，而n型的第二主動區域100n可設置於一p型井區(圖未示)中，且第一主動區域100p、第二主動區域100n、n型井區、以及p型井區等可設置於一半導體基底(圖未示)內。且如第1圖與第2圖所示，實體上第一主動區域100p與第二主動區域100n彼此隔離。INV半導體積體電路佈局結構10更包含 一閘極結構110，閘極結構110設置於半導體基底上，且至少包含一閘極介電層(圖未示)與一閘極導電層(圖未示)。如第1圖所示，閘極結構110沿一第一方向D1延伸且縱跨第一主動區域100p與第二主動區域100n，因此閘極結構110兩側之第一主動區域100p分別作為一第一源極區域102p與一第一汲極區域104p，而閘極結構110兩側之第二主動區域100n分別作為一第二源極區域102n與一第二汲極區域104n。因此，本發明所提供之INV半導體積體電路佈局結構10係包含一第一電晶體120p與一第二電晶體120n。第一電晶體120p包含第一源極區域102p、閘極結構110、與第一汲極區域104p，而第二電晶體120n，包含第二源極區域102n、閘極結構110、與第二汲極區域104n。此外，本較佳實施例所提供之INV半導體積體電路佈局結構10更包含有複數個虛置閘極112，設置於閘極結構110之兩側，且平行於閘極結構110。須注意的是，虛置閘極112之數量與配置位置係可依不同的產品與製程設計調整，因此並不限於第1圖與第2圖所繪示者。

請繼續參閱第1圖與第2圖。本較佳實施例所提供之INV半導體積體電路佈局結構10更包含複數個導電結構(conductive structure)130，導電結構130可以是形成於一內層介電(inter-layer dielectric，以下簡稱為ILD)層內之金屬結構。另外，上述主動區域100p/100n、閘極結構110、虛置閘極112、ILD層以及導電結構130等組成元件，係可藉由一前段製程(front-end-of-line)完成製程。值得注意的是，導電結構130包含有複數個條狀導電結構130s以及一個島狀導電結構130i。如第1圖與第2圖所示，條狀導電結構130s係設置於第一主動區域100p與第二主動區域100n上。詳細地說，在第一電晶體120p的第一源極區域 102p與第一汲極區域104p以及第二電晶體120n的第二源極區域102n與第二汲極區域104n上分別設置有一條狀導電結構130s。在本較佳實施例中，條狀導電結構130s皆沿第一方向D1延伸。另外，條狀導電結構130s之長度L彼此可不完全相同，但皆大於主動區域100p/100n之寬度W，但不限於此。更重要的是，本較佳實施例係提供一單一島狀導電結構130i，且此一單一島狀導電結構130i係設置於閘極結構110上。除此之外，由於導電結構130(包含條狀導電結構130s與島狀導電結構130i)是形成於ILD層內，且用以提供主動區域100p/100n以及閘極結構110與其他元件的電性連接，故導電結構130可視為一第零層連線M0。須注意的是，為清楚表現條狀導電結構130s與主動區域100p/100n的關係，以及島狀導電結構130i與閘極結構110的關係，第1圖係僅繪示上述組成元件，但熟習該項技藝之人士仍可依第2圖所繪示者了解上述組成元件以及本較佳實施例所提供之INV半導體積體電路佈局結構10所包含之其他組成元件的關係。

請參閱第2圖。本較佳實施例所提供之INV半導體積體電路佈局結構10更包含複數個插塞結構(via structure)140以及複數個連線結構(wire structure)150/152，插塞結構140與連線結構150/152可以是形成於同一介電層或不同介電層內的金屬結構，並可作為一內連線層結構(interconnection structure)的一部份。熟習該項技藝之人士應知上述內連線結構可以形成於半導體基底、ILD層與前述導電結構130上，並藉由一後段製程(back-end-of-line)製作。如第2圖所示，插塞結構140分別設置於條狀導電結構130s上與島狀導電結構130i上，而連線結構150中，至少一連線結構150係與第一電晶體120p之第一汲極區域104p 上之條狀導電結構130s、以及此一條狀導電結構130s上的插塞結構140重疊。此一連線結構150同時更與第二電晶體120n之第二汲極區域104n上之條狀導電結構130s、以及此一條狀導電結構130s上的插塞結構140重疊。據此，插塞結構140係可電性連接導電結構130與連線結構150。 另外如第2圖所示，島狀導電結構130i之寬度大於插塞結構140之寬度。此外，連線結構150係可作為前述內連線結構之第一層連線M1，而用以電性連接導電結構130與連線結構150的插塞結構140則可視為內連線結構之第0層插塞V0。熟習該項技藝之人士應知，較佳實施例所提供之INV半導體積體電路佈局結構10係可依需求於第一層連線M1上更建構內連線結構的其他組成元件，例如第二層連線M2(圖未示)以及電性連接第一層連線M1與第二層連線M2的第一層插塞V0(圖未示)，但該等元件之佈局結構係可依不同的產品與製程需求設計，故於此係不予贅述。另外，本較佳實施例所提供之INV半導體積體電路佈局結構10中，更有一對連線結構152設置於INV半導體積體電路佈局結構10的上下兩端，而這對設置於INV半導體積體電路佈局結構10上下兩端的連線結構152其中之一係與一系統電源Vcc電性連接，另一則接地。

請同時參閱第2圖與第3圖。藉由上述導電結構130、插塞結構140與連線結構150的設置，係可完成INV半導體積體電路佈局結構10所需之電性連接之建構，亦即完成一INV電路12。如第2圖與第3圖所示，INV電路12包含串聯之一p型電晶體元件M0(即第一電晶體120p)與一n型電晶體元件M1(即第二電晶體120n)。p型電晶體元件M0(即第一電晶體120p)可藉由第一源極區域102p、條狀導電結構130s與插 塞結構140電性連接至連線結構152，並與系統電源Vcc電性連接。n型電晶體元件M1(即第二電晶體120n)則藉由第二源極區域102n、條狀導電結構130s與插塞結構140電性連接至連線結構152，並藉以接地。 另外更重要的是，輸入訊號A係藉由連線結構150、插塞結構140與島狀導電結構130i同時進入p型電晶體元件M0(即第一電晶體120p)與n型電晶體元件M1(即第二電晶體120n)的閘極結構110。另外，經過第一汲極區域104p與第二汲極區域104n、分別設置於第一汲極區域104p與第二汲極區域104n上的二個條狀導電結構130s、分別設置於這二個導電結構130s上的二個插塞結構140、以及設置於這二個插塞結構140上且提供電性連接的連線結構150，係可得到輸出訊號Z。

另外須注意的是，當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，以下簡稱為MOS)電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin field effect transistor，以下簡稱為FinFET)元件取代平面電晶體元件之解決途徑。因此，雖然本較佳實施例所提供之INV半導體積體電路佈局結構10係以平面電晶體元件說明，但仍然可藉由各種平面-非平面轉換技術或平片-鰭片轉換技術，將上述之主動區域100p/100n轉換鰭片結構。也就是說，在本較佳實施例所提供之INV半導體積體電路佈局結構10中，第一主動區域100p與第二主動區域100n可分別包含至少一鰭片結構。鰭片結構沿第二方向D2延伸，當具有複數鰭片結構時，鰭片結構沿第一方向D1排列。

根據本第一較佳實施例所提供之在INV半導體積體電路佈局結構10，本發明係於單一膜層內提供條狀導電結構130s與島狀導電結構130i，條狀導電結構130s係用以提供各源極/汲極102p/104p與102n/104n以及其他元件的電性連接，而島狀導電結構130i則提供閘極結構110與其他元件的電性連接。也就是說，利用條狀導電結構130s與島狀導電結構130i的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化INV半導體積體電路佈局結構10，而有助於INV半導體積體電路佈局結構10的製作。

請同時參閱第4圖至第6圖，第4圖為本發明所提供之一ND2半導體積體電路佈局結構之一較佳實施例之示意圖，第5圖為本發明該較佳實施例所提供之ND2半導體積體電路佈局結構之一部份示意圖，而第6圖則為本發明所提供之ND2之一電路示意圖。如第4圖，本較佳實施例所提供之ND2半導體積體電路佈局結構20包含有一第一主動區域200p與一第二主動區域200n，第一主動區域200p與第二主動區域200n彼此互補。在本較佳實施中，第一主動區域200p係為一p型主動區域，而第二主動區域200n為一n型主動區域。另外，p型的第一主動區域200p可設置於一n型井區(圖未示)中，而n型的第二主動區域200n可設置於一p型井區(圖未示)中，且第一主動區域200p、第二主動區域200n、n型井區、以及p型井區等可設置於一半導體基底(圖未示)內。且如第4圖所示，實體上第一主動區域200p與第二主動區域200n彼此隔離。ND2半導體積體電路佈局結構20更包含一第一閘極結構210a與一第二閘極結構210b，第一閘極結構210a與第二閘極結構210b可設置於半導體基底上，且分別至少包含一閘極介電層(圖未示)與 一閘極導電層(圖未示)。如第4圖所示，第一閘極結構210a與第二閘極結構210b皆沿一第一方向D1延伸且縱跨第一主動區域200p與第二主動區域200n。因此，第一閘極結構210a兩側之第一主動區域200p分別作為一第一源極區域202p與一第一汲極區域204p，第一閘極結構210a兩側之第二主動區域200n分別作為一第二源極區域202n與一第二汲極區域204n，第二閘極結構210b兩側之第一主動區域200p分別作為一第三源極區域204p與一第三汲極區域206p，而第二閘極結構210b兩側之第二主動區域200n分別作為一第四源極區域204n與一第四汲極區域206n。據此，ND2半導體積體電路佈局結構20包含一第一電晶體220p、一第二電晶體220n、一第三電晶體222p與一第四電晶體222n。 第一電晶體220p包含第一源極區域202p、第一閘極結構210a與第一源極區域204p，第二電晶體220n包含第二源極區域202n、第一閘極結構210a與第二汲極區域204n，第三電晶體222p包含第三源極區域204p、第二閘極結構210b與第三汲極區域206p，而第四電晶體222n包含第四源極區域204n、第二閘極結構210b與第四汲極區域206n。值得注意的是，第一閘極結構210a與第二閘極結構210b之間係設置有一第一主動區域200p與一第二主動區域200n，如第4圖所示。換句話說，第一閘極結構210a與第二閘極結構210b之間的第一主動區域200p即同時作為第一汲極區域204p與第三源極區域204p，同理第一閘極結構210a與第二閘極結構210b之間的第二主動區域200p即同時作為第二汲極區域204n與第四源極區域204n。因此，第一電晶體220p第三電晶體222p係藉由第一汲極區域204p與第三源極區域204p串聯，而第二電晶體220n與第四電晶體222n係藉由第二汲極區域204n與第四源極區域204n串聯。此外，本較佳實施例所提供之ND2半導體積體電路佈局結構20更包含有 複數個虛置閘極212，而第一閘極結構210a與第二閘極結構210b係夾設於虛置閘極212之間。如第4圖所示，虛置閘極212平行於第一閘極結構210a與第二閘極結構210b。須注意的是，虛置閘極212之數量與配置位置係可依不同的產品與製程設計調整，因此並不限於第4圖所繪示者。

請繼續參閱第4圖。本較佳實施例所提供之ND2半導體積體電路佈局結構20更包含複數個第一導電結構232與二個第二導電結構234，第一導電結構232與第二導電結構234可以是形成於一ILD層內之金屬結構。另外，上述主動區域200p/200n、閘極結構210a/210b、虛置閘極212、ILD層以及導電結構232/234等組成元件，係可藉由一前段製程完成製程。值得注意的是，在本較佳實施例中，第一導電結構232係為條狀導電結構，而第二導電結構234係為島狀導電結構。如第4圖所示，條狀的第一導電結構232係設置於第一閘極結構210a兩側之第一主動區域200p與第二主動區域200n上，以及設置於第二閘極結構210b兩側之第一主動區域200p與第二主動區域200n上。詳細地說，在任一源極區域202p、204p、202n與204n以及任一汲極區域204p、206p、204n與206n上，皆分別設置有一第一導電結構232，且第一導電結構232皆沿第一方向D1延伸。另外，第一導電結構232之長度L彼此可相同或不同，但第一導電結構232之長度L皆大於主動區域200p/200n之寬度W。 本較佳實施例所提供之島狀的第二導電結構234係分別設置於第一閘極結構210a與第二閘極結構210b上。如前所述，由於第一導電結構232與第二導電結構234是形成於ILD層內，且用以提供主動區域200p/200n以及閘極結構210a/210b與其他元件的電性連接，故第一導電結構232與第二導電結構234可視為一第零層連線M0。

請繼續參閱第4圖。本較佳實施例所提供之ND2半導體積體電路佈局結構20更包含複數個插塞結構240、複數個第一連線結構250、至少一第二連線結構252、與複數個第三連線結構254，插塞結構240、連線結構250、252、254可以是形成於同一介電層或不同介電層內的金屬結構，並可作為一內連線層結構的一部份。熟習該項技藝之人士應知上述內連線結構可以形成於半導體基底、ILD層與前述導電結構232/234上，並藉由一後段製程製作。如第4圖所示，插塞結構240分別設置於第一導電結構232上與第二導電結構234上。

接下來請同時參閱第4圖與第5圖。須注意的是，為清楚表現本較佳實施例所提供之第一連線結構250、第二連線結構252與第三導連線結構254之特徵，第5圖中僅繪示出第一連線結構250、第二連線結構252與第三連線結構254，但熟習該項技藝之人士仍可根據第4圖之揭露清楚了解連線結構250、252、254以及其他元件之相對關係。如第4圖與第5圖所示，在本較佳實施例中，第一連線結構250分別包含有一第一部份250a，且第一部份250a係沿第一方向D1延伸。第二連線結構252包含有一第一部份252a與一第二部份252b，第一部份252a係沿第一方向D1延伸，而第二部份252b則沿一第二方向D2延伸，且第二方向垂直第一方向D1。另外，在本較佳實施例中，第二連線結構252更可包含一第三部份252c，第三部份252c亦沿第一方向D1延伸，且第二部份252b連接第一部分252a與第三部份252c。第三連線結構254係為一對沿第二方向D2延伸的連線結構，其係設置於ND2半導體積體電路佈局結構20中的上下兩端，而這對設置於ND2半導體積體電路佈局結構20上 下兩端的第三連線結構254其中之一係與一系統電源Vcc電性連接，另一則接地。

請同時參閱第4圖與第5圖。在本較佳實施例中，第二連線結構252之第一部份252a係重疊第一閘極結構210a與第二閘極結構210b之間的第一主動區域200p與第二主動區域200n。換句話說，第二連線結構252之第一部份252a係重疊於第一電晶體220p的第一汲極區域204p(同時也是第三電晶體222p的第三源極區域204p)以及第二電晶體220n的第二汲極區域204n(同時也是第四電晶體222n的第四源極區域204n)。值得注意的是，第二連線結構252的第三部份252c與第一部份252a係設置第二閘極結構210b相反兩側之第二主動區域200n上，因此第三部份252c係設置於第四電晶體222n的第四汲極區域206n上。據此，第一電晶體220p的第一汲極區域204p(同時也是第三電晶體222p的第三源極區域204p)係藉由導電結構232、插塞結構240、第二連線結構252、插塞結構240與導電結構232電性連接至第四電晶體222n的第四汲極區域206n。另外須注意的是，第一閘極結構210a與第二閘極結構210b之間的第二主動區域200n上，雖設置有一第一導電結構232，但在本較佳實施例中，此一第一導電結構232並未與其他插塞結構或連線結構實體或電性連接。因此，第一閘極結構210a與第二閘極結構210b之間的第二主動區域200n上的第一導電結構232係為一電性浮置(electrical floating)之組成元件。此外，連線結構250、252、254係可作為前述內連線結構之第一層連線M1，而用以電性連接導電結構232/234與連線結構250/252/254的插塞結構240則可視為內連線結構之第0層插塞V0。熟習該項技藝之人士應知，較佳實施例所提供之ND2 半導體積體電路佈局結構20係可依需求於第一層連線M1上更建構內連線結構的其他組成元件，例如第二層連線M2(圖未示)以及電性連接第一層連線M1與第二層連線M2的第一層插塞V0(圖未示)，但該等元件之佈局結構係可依不同的產品與製程需求設計，故於此係不予贅述。

請同時參閱第4圖與第6圖。藉由上述導電結構232/234、插塞結構240與連線結構250/252/254的設置，係可完成ND2半導體積體電路佈局結構20所需之電性連接之建構，亦即完成一ND2電路22。如第4圖與第6圖所示，ND2電路22包含有一p型電晶體元件MP0(即第三電晶體222p)、一n型電晶體元件MN0(即第四電晶體222n)、一p型電晶體元件MP1(即第一電晶體220p)、一n型電晶體元件MN1(即第二電晶體220n)。p型電晶體元件MP0與p型電晶體元件MP1係藉由第一導電結構232、插塞結構240電性連接至第三連線結構254，並與系統電源Vcc電性連接。輸入訊號A係藉由第一連線結構250、插塞結構240以及第二導電結構234同時進入p型電晶體元件MP0與n型電晶體元件MN0的閘極。輸入訊號B則藉由第一連線結構250、插塞結構240以及第二導電結構234同時進入p型電晶體元件MP1與n型電晶體元件MN1的閘極。另外，藉由設置於第四汲極區域206n的第一導電結構232、插塞結構240與第二連線結構252，係可得到輸出訊號Z。

如前所述，當元件發展至65奈米技術世代後，使用傳統的平面MOS電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面多閘極電晶體元件如FinFET元件取代平面電晶體元件之解決途 徑。因此，雖然本較佳實施例所提供之ND2半導體積體電路佈局結構20係以平面電晶體元件說明，但仍然可藉由各種平面-非平面轉換技術或平片-鰭片轉換技術，將上述之主動區域200p/200n轉換鰭片結構。 也就是說，在本較佳實施例所提供之ND2半導體積體電路佈局結構20中，第一主動區域200p與第二主動區域200n可分別包含至少一鰭片結構。鰭片結構沿第二方向D2延伸，當具有複數鰭片結構時，鰭片結構沿第一方向D1排列。

根據本第二較佳實施例所提供之ND2半導體積體電路佈局結構20，本發明係於單一膜層內提供條狀的第一導電結構232與島狀的第二導電結構234。更重要的是，本第二較佳實施例所提供之ND2半導體積體電路佈局結構20更提供具有一種延伸方向的第一連線結構250/第三連線結構254與具有至少兩種延伸方向的第二連線結構252，以在單一膜層中完成電性連接的建構。利用條狀(232)與島狀(234)的導電結構的組合，以及利用具有單一延伸方向(250/254)與多個延伸方向(252)的連線結構的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化ND2半導體積體電路佈局結構20，而有助於ND2半導體積體電路佈局結構20的製作。

請同時參閱第7圖至第10圖，第7圖為本發明所提供之一XOR2半導體積體電路佈局結構之一較佳實施例之示意圖，第8圖與第9圖為該較佳實施例所提供之XOR2半導體積體電路佈局結構之部份示意圖，而第10圖則為本發明所提供之XOR2之一電路示意圖。如第7圖所示，本較佳實施例所提供之XOR2半導體積體電路佈局結構30包含有 複數個第一主動區域300p與複數個第二主動區域300n，第一主動區域300p係沿一第二方向D2排列，第二主動區域300n亦沿第二方向D2排列。第一主動區域300p與第二主動區域300n彼此互補。在本較佳實施中，第一主動區域300p係為一p型主動區域，而第二主動區域300n為一n型主動區域。如前所述，p型的第一主動區域300p可設置於一n型井區(圖未示)中，而n型的第二主動區域300n可設置於一p型井區(圖未示)中，且第一主動區域300p、第二主動區域300n、n型井區、以及p型井區等可設置於一半導體基底(圖未示)內。且如第7圖所示，實體上第一主動區域300p與第二主動區域300n彼此隔離。XOR2半導體積體電路佈局結構30更包含複數個閘極結構310，其可設置於半導體基底上，且分別至少包含一閘極介電層(圖未示)與一閘極導電層(圖未示)。如第7圖所示，閘極結構310係沿一第一方向D1延伸且分別縱跨第一主動區域300p與第二主動區域300n。如第7圖所示，第一方向D1與第二方向D2彼此垂直。閘極結構310兩側之第一主動區域300p分別作為一源極/汲極區域，同理閘極結構310兩側之第二主動區域300n分別作為一源極/汲極區域。熟習該項技藝之人士應知，閘極結構310與其兩側的源極/汲極區域係可建構成為一電晶體。因此，相鄰閘極結構310之間的第一主動區域300p或第二主動區域300n可同時作為兩個電晶體之間共用的源極/汲極，並藉以將相鄰的兩個電晶體串聯起來。此外，本較佳實施例所提供之XOR2半導體積體電路佈局結構30更包含有複數個虛置閘極312，虛置閘極312亦沿第一方向D1延伸，故與閘極結構310平行。如第7圖所示，虛置閘極312之至少一側並未設置有任何主動區域300p/300n。須注意的是，虛置閘極312之數量與配置位置係可依不同的產品與製程設計調整，因此並不限於第7圖所繪示者。

請參閱第7圖與第8圖。本較佳實施例所提供之XOR2半導體積體電路佈局結構30更包含複數個第一導電結構330與複數個第二導電結構332，第一導電結構330與第二導電結構332可以是形成於一ILD層內之金屬結構。另外，上述主動區域300p/300n、閘極結構310、虛置閘極312、ILD層以及導電結構330/332等組成元件，係可藉由一前段製程完成製程。在本較佳實施例中，第一導電結構330係為條狀導電結構，這些條狀的第一導電結構330皆沿第一方向D1延伸，且沿第二方向D2排列。更重要的是，第一導電結構330設置於第一主動區域300p與第二主動區域300n上。詳細地說，在任一源極區域以及任一汲極區域上，皆分別設置有一第一導電結構330。另外，第一導電結構330亦可以設置於第一主動區域300p之間的半導體基底/膜層上，以及第二主動區域300n之間的半導體基底/膜層上。第一導電結構330之長度L彼此可相同或不同，但第一導電結構330之長度L皆大於主動區域300p/300n之寬度W。在本較佳實施例中，第二導電結構332係設置於閘極結構310上。更詳細地說，第二導電結構332更包含有複數個條狀第二導電結構332s以及複數個島狀第二導電結構332i。如第7圖與第8圖所示，島狀第二導電結構332i係設置於閘極結構310上，而條狀第二導電結構332s係沿第二方向D2延伸，且設置並跨越一~三個閘極結構310。如前所述，由於第一導電結構330與第二導電結構332(包含條狀第二導電結構332s與島狀第二導電結構332i)是形成於ILD層內，且用以提供主動區域300p/300n以及閘極結構310與其他元件的電性連接，故第一導電結構330與第二導電結構332可視為一第零層連線M0。須注意的是，為清楚表現第一導電結構330與主動區域300p/330n的關係，以及第二導 電結構332與閘極結構310的關係，第8圖係僅繪示上述組成元件，但熟習該項技藝之人士仍可依第7圖與第8圖所繪示者了解上述組成元件以及本較佳實施例所提供之XOR2半導體積體電路佈局結構30所包含之其他組成元件的關係。

請重新參閱第7圖。本較佳實施例所提供之XOR2半導體積體電路佈局結構30更包含複數個插塞結構340、複數個第一連線結構350、至少一第二連線結構352、與複數個第三連線結構354，插塞結構340與連線結構350、352、354可以是形成於同一介電層或不同介電層內的金屬結構，並可作為一內連線層結構的一部份。熟習該項技藝之人士應知上述內連線結構可以形成於半導體基底、ILD層與前述導電結構330/332上，並藉由一後段製程製作。如第7圖所示，插塞結構340設置於第一導電結構330上與第二導電結構332上。須注意的是，並非每一導電結構330/332上皆設置有插塞結構340，本較佳實施例所提供之XOR2半導體積體電路佈局結構30中，導電結構330/332係可依產品需要不與任何插塞結構340電性連接，而成為電性浮置的導電結構。

接下來請同時參閱第7圖與第9圖。須注意的是，為清楚表現本較佳實施例所提供之第一連線結構350、第二連線結構352與第三導連線結構354之特徵，第9圖中僅繪示出第一連線結構350、第二連線結構352與第三連線結構354，但熟習該項技藝之人士仍可根據第7圖之揭露清楚了解連線結構350、352、354以及其他元件之相對關係。如第7圖與第9圖所示，在本較佳實施例中，第一連線結構350分別包含有一第一部份350a，且第一部份350a係沿第一方向D1或第二方向D2延伸。 第二連線結構352包含有一第一部份352a與一第二部份352b，第一部份352a係沿第一方向D1延伸，而第二部份352b則沿第二方向D2延伸。另外，在本較佳實施例中，第二連線結構352更可包含一第三部份352c，第三部份352c亦沿第一方向D1延伸，且第二部份352b連接第一部分352a與第三部份352c。須注意的是，在本較佳實施例之其他變化型中，第二連線結構352也可包含有一第四部份352a’、一第五部份352b’與一第六部份352c’，第四部份352a’與第六部份352c’係沿第二方向D2延伸，而第五部份352b’則沿第一方向D1延伸，且第五部份352b’連接第四部分352a’與第六部份352c’。第三連線結構354係為沿第二方向D2延伸的連線結構，且本較佳實施例所提供之XOR2半導體積體電路佈局結構30中，至少有一對第三連線結構係設置於XOR2半導體積體電路佈局結構30中的上下兩端，而這對設置於XOR2半導體積體電路佈局結構30上下兩端的第三連線結構354其中之一係與一系統電源Vcc電性連接，另一則接地。請同時參閱第7圖與第9圖。在本較佳實施例中，第一連線結構350、第二連線結構352以及第三連線結構354係可依需要設置於插塞結構340上，以完成電性連接之建構。此外，連線結構350、352、354係可作為前述內連線結構之第一層連線M1，而用以電性連接導電結構330/332與連線結構350/352/354的插塞結構340則可視為內連線結構之第0層插塞V0。熟習該項技藝之人士應知，較佳實施例所提供之XOR2半導體積體電路佈局結構30係可依需求於第一層連線M1上更建構內連線結構的其他組成元件，例如第二層連線M2(圖未示)以及電性連接第一層連線M1與第二層連線M2的第一層插塞V0(圖未示)，但該等元件之佈局結構係可依不同的產品與製程需求設計，故於此係不予贅述。

請同時參閱第7圖與第10圖。藉由上述導電結構330/332、插塞結構340與連線結構350/352/354的設置，係可完成XOR2半導體積體電路佈局結構30所需之電性連接之建構，亦即完成一XOR2電路32。如第7圖與第10圖所示，XOR2電路32包含有複數個p型電晶體元件MP0~MP6以及複數個n型電晶體元件MN0~MN6。輸入訊號A係藉由第一連線結構350、插塞結構340以及條狀第二導電結構332s進入XOR2電路32，輸入訊號B則藉由第二連線結構352、插塞結構340以及島狀第二導電結構332i進入XOR2電路32。另外，藉由第一導電結構330、插塞結構340與第一連線結構350，係可得到輸出訊號Z。

如前所述，當元件發展至65奈米技術世代後，使用傳統的平面MOS電晶體製程係難以持續微縮，因此，習知技術係提出以立體或非平面多閘極電晶體元件如FinFET元件取代平面電晶體元件之解決途徑。因此，雖然本較佳實施例所提供之XOR2半導體積體電路佈局結構30係以平面電晶體元件說明，但仍然可藉由各種平面-非平面轉換技術或平片-鰭片轉換技術，將上述之主動區域300p/300n轉換鰭片結構。 也就是說，在本較佳實施例所提供之XOR2半導體積體電路佈局結構30中，第一主動區域300p與第二主動區域300n可分別包含至少一鰭片結構。鰭片結構沿第二方向D2延伸，當具有複數鰭片結構時，鰭片結構沿第一方向D1排列。

根據本第三較佳實施例所提供之XOR2半導體積體電路佈局結構30，本發明係於單一膜層內提供延伸方向彼此垂直的第一導電結 構330與條狀第二導電結構332s，以及島狀第二導電結構332i。此外，本第三較佳實施例所提供之XOR2半導體積體電路佈局結構30更提供具有一種延伸方向的第一連線結構350/第三連線結構354與具有至少兩種延伸方向的第二連線結構352，以在單一膜層中完成電性連接的建構。利用條狀(330/332s)與島狀(332i)的導電結構的組合，以及利用具有單一延伸方向(350/354)與多個延伸方向(352)的連線結構的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化XOR2半導體積體電路佈局結構30，而有助於XOR2半導體積體電路佈局結構30的製作。

綜上所述，根據本發明所提供之半導體積體電路佈局結構，係分別提供INV半導體積體電路佈局結構、ND2半導體積體電路佈局結構、以及XOR2半導體積體電路佈局結構。在這些半導體積體電路佈局結構中，本發明係於單一膜層內提供條狀導電結構與島狀導電結構，利用條狀導電結構與島狀導電結構的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化各種半導體積體電路佈局結構。另外，在較為複雜的ND2半導體積體電路佈局結構與XOR2半導體積體電路佈局結構中，本發明更提供具有一種延伸方向的第一連線結構(與第三連線結構)，以及具有至少兩種延伸方向的第二連線結構，以在單一膜層中完成電性連接的建構。利用上述連線結構的組合，本發明係在可成功建構應有的電性連接的前提下，有效地簡化ND2半導體積體電路佈局結構與XOR2半導體積體電路佈局結構。而在更為複雜的XOR2半導體積體電路佈局結構中，本發明更於單一膜層內提供第一導電結構以及第二導電結構，第一導電結構的延伸方向平行於閘極結 構，而第二導電結構又包含延伸方向垂直於閘極結構的條狀導電結構與島狀導電結構。換句話說，本發明所提供之XOR2半導體積體電路佈局結構係利用兩種延伸方向彼此垂直的條狀導電結構以及島狀導電結構的組合，在單一膜層中完成電性連接的建構。也就是說，本發明係在可成功建構應有的電性連接的前提下，有效地簡化XOR2半導體積體電路佈局結構。簡單地說，藉由島狀/條狀的導電結構、具有不同延伸方向的導電結構、以及具有單一/多種延伸方向的連線結構，本發明係在可成功建構應有的電性連接的前提下，有效地簡化多種標準元件的佈局結構，不僅有利於各標準元件的製作，更有助於改善積體電路的整體佈局形式、提昇製程良率、並降低製程複雜度。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

1. 一種半導體積體電路佈局結構，包含有：一第一主動區域；一第二主動區域，該第二主動區域與該第一主動區域彼此隔離；一閘極結構，沿一第一方向延伸且縱跨該第一主動區域與該第二主動區域，該閘極結構兩側之該第一主動區域分別作為一第一源極區域與一第一汲極區域、該閘極結構兩側之該第二主動區域分別作為一第二源極區域與一第二汲極區域；以及複數個導電結構(conductive structure)，該等導電結構包含有複數個條狀導電結構以及一個島狀導電結構，該島狀導電結構係設置於該閘極結構上，且該等條狀導電結構分別設置於該第一源極區域、該第一汲極區域、該第二源極區域與該第二汲極區域上。
2. 如申請專利範圍第1項所述之半導體積體電路佈局結構，其中該第一主動區域與該第二主動區域分別包含一鰭片(fin)結構。
3. 如申請專利範圍第1項所述之半導體積體電路佈局結構，其中該第一源極區域與該第一汲極區域係互補於(complementary)該第二源極區域與該第二汲極區域。
4. 如申請專利範圍第3項所述之半導體積體電路佈局結構，更包含：一第一電晶體，包含該第一源極區域、該閘極結構、與該第一汲極 區域；以及一第二電晶體，包含該第二源極區域、該閘極結構、與該第二汲極區域。
5. 如申請專利範圍第4項所述之半導體積體電路佈局結構，更包含複數個插塞結構(via structure)，分別設置於該等條狀導電結構上與該島狀導電結構上。
6. 如申請專利範圍第5項所述之半導體積體電路佈局結構，更包含複數個連線結構(wire structure)，且至少一該連線結構係與該第一電晶體之該第一汲極區域上之該條狀導電結構、以及該條狀導電結構上的該插塞結構重疊，該連線結構同時與該第二電晶體之該第二源極區域上之該條狀導電結構、以及該條狀導電結構上的該插塞結構重疊。
7. 如申請專利範圍第1項所述之半導體積體電路佈局結構，更包含複數個虛置閘極，設置於該閘極結構之兩側。
8. 一種半導體積體電路佈局結構，包含有：一第一主動區域；一第二主動區域，該第二主動區域與該第一主動區域隔離；一第一閘極結構，沿一第一方向延伸且縱跨該第一主動區域與該第二主動區域；一第二閘極結構，沿該第一方向延伸且縱跨該第一主動區域與該第 二主動區域；複數個第一導電結構，設置於第一閘極結構兩側之該第一主動區域與該第二主動區域上，以及設置於該第二閘極結構兩側之該第一主動區域與該第二主動區域上；二個第二導電結構，分別設置於該第一閘極結構與該第二閘極結構上；複數個插塞結構，設置於該等第一導電結構與該等第二導電結構上；複數個第一連線結構，分別包含有一第一部份，且該等第一部份係沿該第一方向延伸；以及至少一第二連線結構，包含有一該第一部份與一第二部份，該第二部份沿一第二方向延伸，且第二方向垂直該第一方向。
9. 如申請專利範圍第8項所述之半導體積體電路佈局結構，其中該第一主動區域與該第二主動區域分別包含一鰭片(fin)結構。
10. 如申請專利範圍第8項所述之半導體積體電路佈局結構，其中該第一主動區域與該第二主動區域彼此互補。
11. 如申請專利範圍第8項所述之半導體積體電路佈局結構，其中該第一閘極結構與該第二閘極結構之間係設置有一該第一主動區域與一該第二主動區域。
12. 如申請專利範圍第11項所述之半導體積體電路佈局結 構，其中該第二連線結構之該第一部份係重疊該第一閘極結構與該第二閘極結構之間的該第一主動區域與該第二主動區域。
13. 如申請專利範圍第12項所述之半導體積體電路佈局結構，其中該第二連線結構更包含一第三部份，該第三部份係沿該第一方向延伸，該第三部份與該第一部份係設置該第二閘極結構相反兩側之該第二主動區域上，且該第二部份連接該第一部份與該第三部份。
14. 如申請專利範圍第8項所述之積體電路佈局結構20，更包含複數個虛置閘極212，沿該第一方向D1延伸。
15. 一種半導體積體電路佈局結構，包含有：複數個第一主動區域，沿一第二方向排列；複數個第二主動區域，沿該第二方向排列，且該等第二主動區域與該等第一主動區域彼此隔離；複數個閘極結構，沿一第一方向延伸，且該第一方向與該第二方向垂直，該等閘極結構分別縱跨該等第一主動區域與該等第二主動區域；複數個第一導電結構，沿該第一方向延伸，且該等第一導電結構設置於該等第一主動區域與該等第二主動區域上；以及複數個第二導電結構，設置於該等閘極結構上，該等第二導電結構更包含有複數個條狀第二導電結構以及複數個島狀第二導電結構，該島狀第二導電結構係設置於該閘極結構上，且該等條狀第二導電結構係沿該第二方向延伸。
16. 如申請專利範圍第15項所述之半導體積體電路佈局結構，其中該等第一主動區域與該等第二主動區域分別包含一鰭片結構。
17. 如申請專利範圍第15項所述之半導體積體電路佈局結構，其中該等第一主動區域與該等第二主動區域彼此互補。
18. 如申請專利範圍第15項所述之半導體積體電路佈局結構，更包含：複數個插塞結構，設置於該等第一導電結構與該等第二導電結構上；複數個第一連線結構，設置於該等插塞結構上，且該第一連線結構包含有一沿該第一方向延伸之第一部分；以及至少一第二連線結構，包含有一沿該第一方向延伸之第一部份與一沿該第二方向延伸之第二部份。
19. 如申請專利範圍第18項所述之積體電路佈局結構，其中該第二連線結構更包含一第三部份，沿該第一方向或該第二方向延伸。
20. 如申請專利範圍第15項所述之積體電路佈局結構，更包含複數個虛置閘極，沿該第一方向延伸。