JP2011238746A - 半導体装置及びそのレイアウト作成方法 - Google Patents
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Abstract
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン431と、実パターン431に並んで配置されるダミーパターン433とを含む複数のラインパターンを備える。2つのダミーパターン433と、これらに挟まれ且つ実パターン432を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部414を有する。各ライン終端部414の延長線上に、同一の終端部間距離403を空けて、ライン終端部均一化ダミーパターン420が形成される。ライン終端部均一化ダミーパターン420は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。
【選択図】図4
Description
101 ゲート層パターン
102 P型トランジスタ
103 N型トランジスタ
201 グリッドライン
202 ゲート電極部
203 直線
210a 実パターン
210b ダミーパターン
401 補助線
402 セル間境界部
403 ライン終端部間距離
411 ライン終端部
412 ライン終端部
413 ライン終端部
414 ライン終端部
420 ダミーパターン(ライン終端部均一化ダミー)
421 セル外周境界部
422 ライン終端部均一化ダミー
422a 結合部
431 ラインパターン
432 ラインパターン
600 ダミーパターン
601 ダミーパターン
700 実パターン
701 ゲート部均一化ダミー
703 ライン終端部
710 突き出し長
711 ライン終端部間距離
721 ライン終端部均一化ダミー
721a パターン
730 突き出し長
731 ライン終端部間距離
750 結合部
751 ライン終端部均一化ダミーの長さ
752 ライブラリー高さ
755 結合部幅
800 基板
801 絶縁膜
802 金属膜
803 ポリシリコン膜
804 レジスト膜
804a 感光部
804b レジストパターン
805 マスク
806 サイドウォール
807 ゲート電極部
807a リフトオフ跡
810 欠陥
901 設計パターン
902 露光用マスクパターン
903 加工パターン
1101 位相シフター部
1102 半遮光部
1103 透明基板
1104 領域
1106 開口部
1110 設計パターン
1201 広幅パターン
1201a 突起部
1202 ライン終端部均一化ダミー
1203 実パターン
1205 ゲート部均一化ダミー
Claims (18)
- ゲート電極部及び前記ゲート電極部から所定の距離だけ突き出した突き出し部を有する実パターンと、前記実パターンに並んで配置されるダミーパターンとを含む複数のラインパターンを備え、
2つの前記ダミーパターンと、これらに挟まれ且つ少なくとも1つの前記実パターンを含む少なくとも1つの前記ラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成され、
前記ラインパターン並走部に含まれるそれぞれの前記ラインパターンは、同一の幅を有すると共に、少なくとも一端において、互いに実質的に面一なライン終端部を有しており、
前記ラインパターン並走部におけるそれぞれの前記ライン終端部の延長線上に、同一の終端部間距離を空けて、ライン終端部均一化ダミーパターンが形成され、
前記ライン終端部均一化ダミーパターンは、前記ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含むことを特徴とする半導体装置。 - 請求項1の半導体装置において、
前記ライン終端部均一化ダミーパターンの前記複数のライン状のパターンは、互いに結合されていることを特徴とする半導体装置。 - 請求項2の半導体装置において
前記ライン終端部均一化ダミーパターンの前記複数のライン状のパターンは、それぞれ、長さ方向の中央付近において結合されていることを特徴とする半導体装置。 - 請求項1〜3のいずれか1つの半導体装置において、
前記ラインパターン並走部に含まれる前記複数のラインパターンは、いずれも一続きのパターンであり且つライン方向の長さが同じであることを特徴とする半導体装置。 - 請求項1〜4のいずれか1つの半導体装置において、
前記ラインパターン並走部において、前記2本のダミーパターンに挟まれる前記ラインパターンは、前記実パターン及び前記ダミーパターンの両方を含むことを特徴とする半導体装置。 - 請求項1〜5のいずれか1つの半導体装置において、
前記ライン終端部均一化ダミーパターンのライン方向の長さは、前記ラインパターン並走部のライン方向の長さよりも短いことを特徴とする半導体装置。 - 請求項1〜6のいずれか1つの半導体装置において、
前記ライン終端部均一化ダミーパターンは、前記実パターンを含む領域を挟むように対に形成されていることを特徴とする半導体装置。 - 請求項1〜7のいずれか1つの半導体装置において、
前記ラインパターン並走部に含まれる前記複数のラインパターンは、両端において、互いに実質的に面一に終端する前記ライン終端部をそれぞれ有し、
前記ラインパターン並走部に含まれる前記複数のラインパターンの両端において、それぞれの前記ライン終端部の延長線上に、同一の終端部間距離を空けて、前記ライン終端部に対して線対称となるパターンが設けられていることを特徴とする半導体装置。 - 請求項1〜8のいずれか1つの半導体装置において、
前記実パターンを含む領域は、少なくとも2種類のダミーパターンに取り囲まれており、そのうちの一種類のダミーパターンが前記ライン終端部均一化ダミーパターンであることを特徴とする半導体装置。 - 請求項1〜9のいずれか1つの半導体装置において、
前記ライン終端部均一化ダミーパターンは、4μm以上の長さに亘って連続するように互いに結合されていることを特徴とする半導体装置。 - 請求項1〜10のいずれか1つの半導体装置において、
露光波長をλ、露光装置の開口数をNAとするとき、
前記ラインパターン並走部に含まれる前記ラインパターンの幅は、0.5×λ/NA以下であることを特徴とする半導体装置。 - 請求項1〜11のいずれか1つの半導体装置において、
露光波長をλ、露光装置の開口数をNAとするとき、
前記突き出し部の長さは、0.5×λ/NA以下であることを特徴とする半導体装置。 - 請求項1〜12のいずれか1つの半導体装置において、
露光波長をλ、露光装置の開口数をNAとするとき、
前記終端部間距離は、0.5×λ/NA以下であることを特徴とする半導体装置。 - 請求項1〜13のいずれか1つの半導体装置において、
露光波長をλ、露光装置の開口数をNAとするとき、
前記ライン終端部均一化ダミーパターンのライン方向の長さは、0.5×λ/NA以上であることを特徴とする半導体装置。 - 請求項1〜14のいずれか1つの半導体装置において、
露光波長をλ、露光装置の開口数をNAとするとき、
前記ライン終端部均一化ダミーパターンに含まれる前記ライン状のパターン同士を結合させる結合部の幅は、0.3×λ/NA以上であることを特徴とする半導体装置。 - 請求項1〜15のいずれか1つの半導体装置において、
前記実パターンは、メタルゲートであることを特徴とする半導体装置。 - 請求項1〜16のいずれか1つの半導体装置において、
前記ラインパターン並走部は、隣り合う複数の前記ラインパターンが互いに結合された幅を有すると共に、前記ライン終端部と同一幅で且つ同一間隔に並走して面一に終端する突起部を有する幅広パターンを含むことを特徴とする半導体装置。 - ゲート電極部を有する実パターンと、前記実パターンに並んで配置されるダミーパターンとを含む半導体装置のレイアウト作成方法において、
前記実パターン及び前記ダミーパターンを含み且つ矩形状の領域を占めるスタンダードセルのレイアウトパターンを作成する工程(a)と、
前記スタンダードセルを複数並べてロジック回路領域を構成した後に、前記ロジック回路領域の周囲にライン終端部均一化ダミーパターンを配置する工程(b)とを備え、
前記工程(a)は、
ゲート電極部を構成するライン部の幅及び方向が統一された実パターンを作成する工程と、
矩形状のセル領域内に仮想的に設定された平行且つ等間隔のグリッドライン上に、前記実パターンの前記ライン部を配置する工程と、
前記グリッドライン上の前記実パターンが配置された領域以外の空き領域に、前記実パターンと同一幅の前記ダミーパターンを配置する工程と、
前記ライン部の延びる方向とは垂直な向きである前記スタンダードセルの外周に面して終端する前記実パターン及び前記ダミーパターンのライン終端部が実質的に面一になるように揃える工程とを含み、
前記工程(b)は、
前記ライン終端部の延長線上に、同一の終端部間距離を空けて、前記ライン終端部に対して線対称となる複数のライン状のパターンを配置する工程と、
前記複数のライン状のパターンが互いに結合されたパターンを形成する工程とを含むことを特徴とする半導体装置のレイアウト作成方法。
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