JPH02121366A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH02121366A JPH02121366A JP63275012A JP27501288A JPH02121366A JP H02121366 A JPH02121366 A JP H02121366A JP 63275012 A JP63275012 A JP 63275012A JP 27501288 A JP27501288 A JP 27501288A JP H02121366 A JPH02121366 A JP H02121366A
- Authority
- JP
- Japan
- Prior art keywords
- misfets
- misfet
- anisotropy
- current mirror
- mirror circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野1
本発明は、電子回路技術に関するもので、特に、半導体
集積回路に使用して好適なものである。
集積回路に使用して好適なものである。
「従来の技術J
従来、カレントミラー回路に用いられたMISFETは
第2図(a)に示すようなパターンにより作成していた
。lの矩形はイオン打込み領域であり、2の矩形はゲー
ト電極を形成する領域である。イオン打込みは、チャネ
リングによって不純物濃度がウェハの深部で高くなるこ
とを防ぐために、ウェハの表面に垂直な結晶軸に対し約
7度の角度をもって行なわれる。
第2図(a)に示すようなパターンにより作成していた
。lの矩形はイオン打込み領域であり、2の矩形はゲー
ト電極を形成する領域である。イオン打込みは、チャネ
リングによって不純物濃度がウェハの深部で高くなるこ
とを防ぐために、ウェハの表面に垂直な結晶軸に対し約
7度の角度をもって行なわれる。
セルファラインのプロセスにおいて、イオン打込みはゲ
ート電極が形成された後に行われる。この時の状態を第
2図(b)に示す、第2図(b)は第2図(a)のA−
A’の断面に相当する。第2図(a)の11.12の拡
散電極領域は第2図(b)の11’ 12’に相当
する。また、第2図(a)21のチャネル上部のゲート
部は第2図(b)の21’ に相当し、31はゲート酸
化膜である。
ート電極が形成された後に行われる。この時の状態を第
2図(b)に示す、第2図(b)は第2図(a)のA−
A’の断面に相当する。第2図(a)の11.12の拡
散電極領域は第2図(b)の11’ 12’に相当
する。また、第2図(a)21のチャネル上部のゲート
部は第2図(b)の21’ に相当し、31はゲート酸
化膜である。
イオン打込み領域のパターンは第2図(a) 1のよう
に矩形であっても、ゲート電極とゲート酸化膜がイオン
流をシールドするために、第2図(a)の1は11と1
2の領域、すなわち第2図Tb)の11′と12′の領
域に分割される。
に矩形であっても、ゲート電極とゲート酸化膜がイオン
流をシールドするために、第2図(a)の1は11と1
2の領域、すなわち第2図Tb)の11′と12′の領
域に分割される。
しかし、イオン打込みが前記のごとく角度をもっている
ために、第2図(b)の12′と21’の境界部分に4
1のようにシャドウ領域が生じる。その結果、パターン
は第2図(a)のごとく左右対称であっても、実際の素
子構造は第2図(b)のごとく非対称的となり、電気的
特性も電流の方向によって異方性を示すことになる。
ために、第2図(b)の12′と21’の境界部分に4
1のようにシャドウ領域が生じる。その結果、パターン
は第2図(a)のごとく左右対称であっても、実際の素
子構造は第2図(b)のごとく非対称的となり、電気的
特性も電流の方向によって異方性を示すことになる。
それゆλに、基準電流大力側MISFETと定電流出力
側MISFETの電気的特性(閾値電圧、β)が完全に
同一でなければならないカレントミラー回路では、前記
異方性により、MISFETのパターンが同一であって
も、電気的特性が同一ではなくなり、基lit流に対し
て定電流出力は約10%の差異を生ずる。特に、基4電
流入力側MISFETと定電流出力側MISFETのソ
ース領域を共通にしたものは、必然的に前記2個のMI
SFETでシャドウ領域が生ずる電極が異なるため、差
異が大きくなる。
側MISFETの電気的特性(閾値電圧、β)が完全に
同一でなければならないカレントミラー回路では、前記
異方性により、MISFETのパターンが同一であって
も、電気的特性が同一ではなくなり、基lit流に対し
て定電流出力は約10%の差異を生ずる。特に、基4電
流入力側MISFETと定電流出力側MISFETのソ
ース領域を共通にしたものは、必然的に前記2個のMI
SFETでシャドウ領域が生ずる電極が異なるため、差
異が大きくなる。
また、電気的特性の異方性はリソグラフィーによるバタ
ーニングの際のパターンずれによっても生じる。この場
合の異方性はソース領域とトレイン領域の面積差による
。
ーニングの際のパターンずれによっても生じる。この場
合の異方性はソース領域とトレイン領域の面積差による
。
[発明が解決しようとする課題]
しかし、従来技術はMISFET構造の異方性により1
期待する正確なカレントミラー効果が得難いという欠点
を有する。
期待する正確なカレントミラー効果が得難いという欠点
を有する。
本発明は、従来技術にみられるような欠点を解決しよう
とするもので、MISFETの電気的特性の異方性がイ
オン打込み角とパターンずれに起因することに着目し、
MISFETの形状を改良することによって、MISF
ETの電気的特性の異方性をなくし、正確なカレントミ
ラー効果を得ることを目的とする。
とするもので、MISFETの電気的特性の異方性がイ
オン打込み角とパターンずれに起因することに着目し、
MISFETの形状を改良することによって、MISF
ETの電気的特性の異方性をなくし、正確なカレントミ
ラー効果を得ることを目的とする。
〔課題を解決するための手段1
同一の電気的特性を有する第一と第二のMISFETか
ら成り、第一のMISFETはソース電極を共通電源端
子に接続し、ゲート電極とドレイン電極を基準電流入力
端子に接続し、第二のMISFETはソース電極を共通
電源端子に接続し。
ら成り、第一のMISFETはソース電極を共通電源端
子に接続し、ゲート電極とドレイン電極を基準電流入力
端子に接続し、第二のMISFETはソース電極を共通
電源端子に接続し。
ゲート電極を前記基準電流入力端子に接続し、ドレイン
電極を定電流出力端子に接続したカレントミラー回路の
各々のMISFETにおいて、中央にトレイン領域を配
置し、該ドレイン領域をはさみ同電位のゲート電極を設
け、この構造をはさむように同電位のソース領域を設け
たことを特徴とする。
電極を定電流出力端子に接続したカレントミラー回路の
各々のMISFETにおいて、中央にトレイン領域を配
置し、該ドレイン領域をはさみ同電位のゲート電極を設
け、この構造をはさむように同電位のソース領域を設け
たことを特徴とする。
[作 用]
本発明の上記の構成によれば、カレントミラー回路内の
2個の能動素子はシャドウ領域をソース電極側にもつM
ISFETとドレイン電極側にもつMISFETの並列
接続により構成されるため、電気的特性が前記2種のM
iSFETの和となり、また、ドレイン領域及びソース
領域の各総面積が不変となって、カレントミラー回路内
の2個の能動素子の特性から素子の非対称性による異方
性が消失する。
2個の能動素子はシャドウ領域をソース電極側にもつM
ISFETとドレイン電極側にもつMISFETの並列
接続により構成されるため、電気的特性が前記2種のM
iSFETの和となり、また、ドレイン領域及びソース
領域の各総面積が不変となって、カレントミラー回路内
の2個の能動素子の特性から素子の非対称性による異方
性が消失する。
[実 施 例]
第1図は本発明の一実施例である。1はイオン打込み領
域のパターンであり、2はゲート電極を形成するための
伝導体素材(以下、ゲート電極材という)を残す部分を
示すパターンである。ゲート電極材にポリシリコンを用
い、イオン打込みを行うと、11.ll’、12が拡散
電極となる。
域のパターンであり、2はゲート電極を形成するための
伝導体素材(以下、ゲート電極材という)を残す部分を
示すパターンである。ゲート電極材にポリシリコンを用
い、イオン打込みを行うと、11.ll’、12が拡散
電極となる。
電圧の高低、あるいは電流の方向によって、11、ll
′、12のどれがドレイン電極になるかが決まるが、1
2がドレイン電極になるように配線した方が浮遊容量が
小さくなる。本例では12をドレイン電極とし、11と
11’ を同電位のソース電極とする。したがって、2
1と22がチャネルとなり、2個のMISFETから成
る。
′、12のどれがドレイン電極になるかが決まるが、1
2がドレイン電極になるように配線した方が浮遊容量が
小さくなる。本例では12をドレイン電極とし、11と
11’ を同電位のソース電極とする。したがって、2
1と22がチャネルとなり、2個のMISFETから成
る。
以下、カレントミラー回路を構成する基準電流入力側と
定電流出力側の2個のMISFETを各々、能動素子と
称し、前記21と22のチャネルからなるMISFET
を単にMISFETと称して、区別して呼称することに
する。
定電流出力側の2個のMISFETを各々、能動素子と
称し、前記21と22のチャネルからなるMISFET
を単にMISFETと称して、区別して呼称することに
する。
カレントミラー回路の能動素子に前記MISFETを用
いる。前記MISFETにおいてもシャドウ領域が生じ
る現象はあるが、21と22のチャネルに対し同一の側
に生じる。たとえば、第1図において、チャネルの左側
に生じたとすると、21ではドレイン電極側であり、2
2ではソース電極側であり、1個の能動素子は異方性に
よる異なった電気的特性を持つ2種のMI 5FETの
並列接続により構成されることになる。異方性はMIS
FET構造の非対称性によるものであるため、前記2種
のMISFETによりすべての異方性が網羅され、かつ
、該2種が並列に接続されるため、すべての能動素子の
異方性が消失することになる。したがって、すべての能
動素子が同一の電気的特性となり、正確なカレントミラ
ー効果を呈する。
いる。前記MISFETにおいてもシャドウ領域が生じ
る現象はあるが、21と22のチャネルに対し同一の側
に生じる。たとえば、第1図において、チャネルの左側
に生じたとすると、21ではドレイン電極側であり、2
2ではソース電極側であり、1個の能動素子は異方性に
よる異なった電気的特性を持つ2種のMI 5FETの
並列接続により構成されることになる。異方性はMIS
FET構造の非対称性によるものであるため、前記2種
のMISFETによりすべての異方性が網羅され、かつ
、該2種が並列に接続されるため、すべての能動素子の
異方性が消失することになる。したがって、すべての能
動素子が同一の電気的特性となり、正確なカレントミラ
ー効果を呈する。
また、第1図のパターンは2 lが左右にパターンずれ
を生じても、12のドレイン領域の面積と11と11′
のソース領域の総面積は変化しないため、パターンずれ
を起しても電気的特性に与えろ影響はきわめて小さい。
を生じても、12のドレイン領域の面積と11と11′
のソース領域の総面積は変化しないため、パターンずれ
を起しても電気的特性に与えろ影響はきわめて小さい。
[発明の効果]
以上の説明のように、上記の作用により、カレントミラ
ー回路を構成する素子の特性に於て、イオン打込み角と
パターンずれによる異方性を消失せしめることができ、
きわめて正確なカレントミラー効果を得ることができる
。
ー回路を構成する素子の特性に於て、イオン打込み角と
パターンずれによる異方性を消失せしめることができ、
きわめて正確なカレントミラー効果を得ることができる
。
第1図は、本発明の一実施例を示すMISFETのパタ
ーンを示す図である。 第2図(a)〜(b)は従来技術によるパターン図と該
パターンによるMISFETのA−A’における断面図
である。 1・・・イオン打込み領域を示す矩形 2・・・ゲート電極を形成するためのパターン 11 ・ 11 ′ l 2 ・ 12゛ 21 ゛ 31 ・ 41 ・ ソース領域 ・11と同電位のソース領域 ・ドレイン領域 ・ドレイン領域 ・チャネル領域 ゲート電極 ・チャネルfIlI域 ・ゲート酸化膜 ・シャドウ領域 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 を卯 雅 誉(@1名)第2図(
a) 第2図(b)
ーンを示す図である。 第2図(a)〜(b)は従来技術によるパターン図と該
パターンによるMISFETのA−A’における断面図
である。 1・・・イオン打込み領域を示す矩形 2・・・ゲート電極を形成するためのパターン 11 ・ 11 ′ l 2 ・ 12゛ 21 ゛ 31 ・ 41 ・ ソース領域 ・11と同電位のソース領域 ・ドレイン領域 ・ドレイン領域 ・チャネル領域 ゲート電極 ・チャネルfIlI域 ・ゲート酸化膜 ・シャドウ領域 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 を卯 雅 誉(@1名)第2図(
a) 第2図(b)
Claims (1)
- 同一の電気的特性を有する第一と第二のMISFETか
ら成り、第一のMISFETはソース電極を共通電源端
子に接続し、ゲート電極とドレイン電極を基準電流入力
端子に接続し、第二のMISFETはソース電極を共通
電源端子に接続し、ゲート電極を前記基準電流入力端子
に接続し、ドレイン電極を定電流出力端子に接続したカ
レントミラー回路の各々のMISFETにおいて、中央
にドレイン領域を配置し、該ドレイン領域をはさみ同電
位のゲート電極を設け、この構造をはさむように同電位
のソース領域を設けたことを特徴とするカレントミラー
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275012A JPH02121366A (ja) | 1988-10-31 | 1988-10-31 | カレントミラー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275012A JPH02121366A (ja) | 1988-10-31 | 1988-10-31 | カレントミラー回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02121366A true JPH02121366A (ja) | 1990-05-09 |
Family
ID=17549651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63275012A Pending JPH02121366A (ja) | 1988-10-31 | 1988-10-31 | カレントミラー回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02121366A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6833595B1 (en) | 1999-02-02 | 2004-12-21 | Nec Electronics Corporation | Semiconductor device having an improved layout pattern of pair transistors |
-
1988
- 1988-10-31 JP JP63275012A patent/JPH02121366A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6833595B1 (en) | 1999-02-02 | 2004-12-21 | Nec Electronics Corporation | Semiconductor device having an improved layout pattern of pair transistors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100388493C (zh) | 半导体器件 | |
KR950025987A (ko) | 반도체장치 및 그 제조방법 | |
JPH08213638A (ja) | Soi基板上のmosfet及びその製造方法 | |
JPH02121366A (ja) | カレントミラー回路 | |
JP2944869B2 (ja) | 薄膜トランジスタおよびそのコンタクト抵抗の測定方法 | |
JP2964157B2 (ja) | 半導体装置 | |
JPS59228759A (ja) | Mos型ホ−ル素子 | |
JP2598446B2 (ja) | Mis−fet | |
JPS6081867A (ja) | Mos型電界効果トランジスタ | |
JPH01286367A (ja) | 縦型電界効果トランジスタ | |
JPH03101166A (ja) | 交流制御素子 | |
JPH07263689A (ja) | ダブルゲートトランジスタ | |
JPS62265763A (ja) | 半導体集積回路装置 | |
JP3738369B2 (ja) | 半導体集積回路装置 | |
JPH02121364A (ja) | カレントミラー回路 | |
JPS63150957A (ja) | 半導体装置 | |
KR100192958B1 (ko) | 고내압 모스 트랜지스터의 제조방법 | |
JPH01264269A (ja) | 電界効果トランジスタ | |
JPS604263A (ja) | Mos電界効果半導体装置 | |
JPH02137235A (ja) | 電荷転送素子の製造方法 | |
KR960015323B1 (ko) | 역병렬 다이오드를 내장한 모스(mos) 트랜지스터 구조 | |
JPH0810766B2 (ja) | 静電誘導半導体装置およびその製法 | |
JPS6316654A (ja) | 半導体装置 | |
JPS61210672A (ja) | 半導体装置 | |
JPH0251278A (ja) | 二重拡散型電界効果半導体装置の製造方法 |