JPH02121366A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH02121366A JPH02121366A JP63275012A JP27501288A JPH02121366A JP H02121366 A JPH02121366 A JP H02121366A JP 63275012 A JP63275012 A JP 63275012A JP 27501288 A JP27501288 A JP 27501288A JP H02121366 A JPH02121366 A JP H02121366A
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- JP
- Japan
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- misfets
- misfet
- anisotropy
- current mirror
- mirror circuit
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- Pending
Links
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- 238000005468 ion implantation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
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- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、電子回路技術に関するもので、特に、半導体
集積回路に使用して好適なものである。
集積回路に使用して好適なものである。
「従来の技術Ｊ
従来、カレントミラー回路に用いられたＭＩＳＦＥＴは
第２図（ａ）に示すようなパターンにより作成していた
。ｌの矩形はイオン打込み領域であり、２の矩形はゲー
ト電極を形成する領域である。イオン打込みは、チャネ
リングによって不純物濃度がウェハの深部で高くなるこ
とを防ぐために、ウェハの表面に垂直な結晶軸に対し約
７度の角度をもって行なわれる。
第２図（ａ）に示すようなパターンにより作成していた
。ｌの矩形はイオン打込み領域であり、２の矩形はゲー
ト電極を形成する領域である。イオン打込みは、チャネ
リングによって不純物濃度がウェハの深部で高くなるこ
とを防ぐために、ウェハの表面に垂直な結晶軸に対し約
７度の角度をもって行なわれる。
セルファラインのプロセスにおいて、イオン打込みはゲ
ート電極が形成された後に行われる。この時の状態を第
２図（ｂ）に示す、第２図（ｂ）は第２図（ａ）のＡ−
Ａ’の断面に相当する。第２図（ａ）の１１．１２の拡
散電極領域は第２図（ｂ）の１１’ １２’に相当
する。また、第２図（ａ）２１のチャネル上部のゲート
部は第２図（ｂ）の２１’ に相当し、３１はゲート酸
化膜である。
ート電極が形成された後に行われる。この時の状態を第
２図（ｂ）に示す、第２図（ｂ）は第２図（ａ）のＡ−
Ａ’の断面に相当する。第２図（ａ）の１１．１２の拡
散電極領域は第２図（ｂ）の１１’ １２’に相当
する。また、第２図（ａ）２１のチャネル上部のゲート
部は第２図（ｂ）の２１’ に相当し、３１はゲート酸
化膜である。
イオン打込み領域のパターンは第２図（ａ） １のよう
に矩形であっても、ゲート電極とゲート酸化膜がイオン
流をシールドするために、第２図（ａ）の１は１１と１
２の領域、すなわち第２図Ｔｂ）の１１′と１２′の領
域に分割される。
に矩形であっても、ゲート電極とゲート酸化膜がイオン
流をシールドするために、第２図（ａ）の１は１１と１
２の領域、すなわち第２図Ｔｂ）の１１′と１２′の領
域に分割される。
しかし、イオン打込みが前記のごとく角度をもっている
ために、第２図（ｂ）の１２′と２１’の境界部分に４
１のようにシャドウ領域が生じる。その結果、パターン
は第２図（ａ）のごとく左右対称であっても、実際の素
子構造は第２図（ｂ）のごとく非対称的となり、電気的
特性も電流の方向によって異方性を示すことになる。
ために、第２図（ｂ）の１２′と２１’の境界部分に４
１のようにシャドウ領域が生じる。その結果、パターン
は第２図（ａ）のごとく左右対称であっても、実際の素
子構造は第２図（ｂ）のごとく非対称的となり、電気的
特性も電流の方向によって異方性を示すことになる。
それゆλに、基準電流大力側ＭＩＳＦＥＴと定電流出力
側ＭＩＳＦＥＴの電気的特性（閾値電圧、β）が完全に
同一でなければならないカレントミラー回路では、前記
異方性により、ＭＩＳＦＥＴのパターンが同一であって
も、電気的特性が同一ではなくなり、基ｌｉｔ流に対し
て定電流出力は約１０％の差異を生ずる。特に、基４電
流入力側ＭＩＳＦＥＴと定電流出力側ＭＩＳＦＥＴのソ
ース領域を共通にしたものは、必然的に前記２個のＭＩ
ＳＦＥＴでシャドウ領域が生ずる電極が異なるため、差
異が大きくなる。
側ＭＩＳＦＥＴの電気的特性（閾値電圧、β）が完全に
同一でなければならないカレントミラー回路では、前記
異方性により、ＭＩＳＦＥＴのパターンが同一であって
も、電気的特性が同一ではなくなり、基ｌｉｔ流に対し
て定電流出力は約１０％の差異を生ずる。特に、基４電
流入力側ＭＩＳＦＥＴと定電流出力側ＭＩＳＦＥＴのソ
ース領域を共通にしたものは、必然的に前記２個のＭＩ
ＳＦＥＴでシャドウ領域が生ずる電極が異なるため、差
異が大きくなる。
また、電気的特性の異方性はリソグラフィーによるバタ
ーニングの際のパターンずれによっても生じる。この場
合の異方性はソース領域とトレイン領域の面積差による
。
ーニングの際のパターンずれによっても生じる。この場
合の異方性はソース領域とトレイン領域の面積差による
。
［発明が解決しようとする課題］
しかし、従来技術はＭＩＳＦＥＴ構造の異方性により１
期待する正確なカレントミラー効果が得難いという欠点
を有する。
期待する正確なカレントミラー効果が得難いという欠点
を有する。
本発明は、従来技術にみられるような欠点を解決しよう
とするもので、ＭＩＳＦＥＴの電気的特性の異方性がイ
オン打込み角とパターンずれに起因することに着目し、
ＭＩＳＦＥＴの形状を改良することによって、ＭＩＳＦ
ＥＴの電気的特性の異方性をなくし、正確なカレントミ
ラー効果を得ることを目的とする。
とするもので、ＭＩＳＦＥＴの電気的特性の異方性がイ
オン打込み角とパターンずれに起因することに着目し、
ＭＩＳＦＥＴの形状を改良することによって、ＭＩＳＦ
ＥＴの電気的特性の異方性をなくし、正確なカレントミ
ラー効果を得ることを目的とする。
〔課題を解決するための手段１
同一の電気的特性を有する第一と第二のＭＩＳＦＥＴか
ら成り、第一のＭＩＳＦＥＴはソース電極を共通電源端
子に接続し、ゲート電極とドレイン電極を基準電流入力
端子に接続し、第二のＭＩＳＦＥＴはソース電極を共通
電源端子に接続し。
ら成り、第一のＭＩＳＦＥＴはソース電極を共通電源端
子に接続し、ゲート電極とドレイン電極を基準電流入力
端子に接続し、第二のＭＩＳＦＥＴはソース電極を共通
電源端子に接続し。
ゲート電極を前記基準電流入力端子に接続し、ドレイン
電極を定電流出力端子に接続したカレントミラー回路の
各々のＭＩＳＦＥＴにおいて、中央にトレイン領域を配
置し、該ドレイン領域をはさみ同電位のゲート電極を設
け、この構造をはさむように同電位のソース領域を設け
たことを特徴とする。
電極を定電流出力端子に接続したカレントミラー回路の
各々のＭＩＳＦＥＴにおいて、中央にトレイン領域を配
置し、該ドレイン領域をはさみ同電位のゲート電極を設
け、この構造をはさむように同電位のソース領域を設け
たことを特徴とする。
［作 用］
本発明の上記の構成によれば、カレントミラー回路内の
２個の能動素子はシャドウ領域をソース電極側にもつＭ
ＩＳＦＥＴとドレイン電極側にもつＭＩＳＦＥＴの並列
接続により構成されるため、電気的特性が前記２種のＭ
ｉＳＦＥＴの和となり、また、ドレイン領域及びソース
領域の各総面積が不変となって、カレントミラー回路内
の２個の能動素子の特性から素子の非対称性による異方
性が消失する。
２個の能動素子はシャドウ領域をソース電極側にもつＭ
ＩＳＦＥＴとドレイン電極側にもつＭＩＳＦＥＴの並列
接続により構成されるため、電気的特性が前記２種のＭ
ｉＳＦＥＴの和となり、また、ドレイン領域及びソース
領域の各総面積が不変となって、カレントミラー回路内
の２個の能動素子の特性から素子の非対称性による異方
性が消失する。
［実 施 例］
第１図は本発明の一実施例である。１はイオン打込み領
域のパターンであり、２はゲート電極を形成するための
伝導体素材（以下、ゲート電極材という）を残す部分を
示すパターンである。ゲート電極材にポリシリコンを用
い、イオン打込みを行うと、１１．ｌｌ’、１２が拡散
電極となる。
域のパターンであり、２はゲート電極を形成するための
伝導体素材（以下、ゲート電極材という）を残す部分を
示すパターンである。ゲート電極材にポリシリコンを用
い、イオン打込みを行うと、１１．ｌｌ’、１２が拡散
電極となる。
電圧の高低、あるいは電流の方向によって、１１、ｌｌ
′、１２のどれがドレイン電極になるかが決まるが、１
２がドレイン電極になるように配線した方が浮遊容量が
小さくなる。本例では１２をドレイン電極とし、１１と
１１’ を同電位のソース電極とする。したがって、２
１と２２がチャネルとなり、２個のＭＩＳＦＥＴから成
る。
′、１２のどれがドレイン電極になるかが決まるが、１
２がドレイン電極になるように配線した方が浮遊容量が
小さくなる。本例では１２をドレイン電極とし、１１と
１１’ を同電位のソース電極とする。したがって、２
１と２２がチャネルとなり、２個のＭＩＳＦＥＴから成
る。
以下、カレントミラー回路を構成する基準電流入力側と
定電流出力側の２個のＭＩＳＦＥＴを各々、能動素子と
称し、前記２１と２２のチャネルからなるＭＩＳＦＥＴ
を単にＭＩＳＦＥＴと称して、区別して呼称することに
する。
定電流出力側の２個のＭＩＳＦＥＴを各々、能動素子と
称し、前記２１と２２のチャネルからなるＭＩＳＦＥＴ
を単にＭＩＳＦＥＴと称して、区別して呼称することに
する。
カレントミラー回路の能動素子に前記ＭＩＳＦＥＴを用
いる。前記ＭＩＳＦＥＴにおいてもシャドウ領域が生じ
る現象はあるが、２１と２２のチャネルに対し同一の側
に生じる。たとえば、第１図において、チャネルの左側
に生じたとすると、２１ではドレイン電極側であり、２
２ではソース電極側であり、１個の能動素子は異方性に
よる異なった電気的特性を持つ２種のＭＩ ５ＦＥＴの
並列接続により構成されることになる。異方性はＭＩＳ
ＦＥＴ構造の非対称性によるものであるため、前記２種
のＭＩＳＦＥＴによりすべての異方性が網羅され、かつ
、該２種が並列に接続されるため、すべての能動素子の
異方性が消失することになる。したがって、すべての能
動素子が同一の電気的特性となり、正確なカレントミラ
ー効果を呈する。
いる。前記ＭＩＳＦＥＴにおいてもシャドウ領域が生じ
る現象はあるが、２１と２２のチャネルに対し同一の側
に生じる。たとえば、第１図において、チャネルの左側
に生じたとすると、２１ではドレイン電極側であり、２
２ではソース電極側であり、１個の能動素子は異方性に
よる異なった電気的特性を持つ２種のＭＩ ５ＦＥＴの
並列接続により構成されることになる。異方性はＭＩＳ
ＦＥＴ構造の非対称性によるものであるため、前記２種
のＭＩＳＦＥＴによりすべての異方性が網羅され、かつ
、該２種が並列に接続されるため、すべての能動素子の
異方性が消失することになる。したがって、すべての能
動素子が同一の電気的特性となり、正確なカレントミラ
ー効果を呈する。
また、第１図のパターンは２ ｌが左右にパターンずれ
を生じても、１２のドレイン領域の面積と１１と１１′
のソース領域の総面積は変化しないため、パターンずれ
を起しても電気的特性に与えろ影響はきわめて小さい。
を生じても、１２のドレイン領域の面積と１１と１１′
のソース領域の総面積は変化しないため、パターンずれ
を起しても電気的特性に与えろ影響はきわめて小さい。
［発明の効果］
以上の説明のように、上記の作用により、カレントミラ
ー回路を構成する素子の特性に於て、イオン打込み角と
パターンずれによる異方性を消失せしめることができ、
きわめて正確なカレントミラー効果を得ることができる
。
ー回路を構成する素子の特性に於て、イオン打込み角と
パターンずれによる異方性を消失せしめることができ、
きわめて正確なカレントミラー効果を得ることができる
。
第１図は、本発明の一実施例を示すＭＩＳＦＥＴのパタ
ーンを示す図である。 第２図（ａ）〜（ｂ）は従来技術によるパターン図と該
パターンによるＭＩＳＦＥＴのＡ−Ａ’における断面図
である。 １・・・イオン打込み領域を示す矩形 ２・・・ゲート電極を形成するためのパターン １１ ・ １１ ′ ｌ ２ ・ １２゛ ２１ ゛ ３１ ・ ４１ ・ ソース領域 ・１１と同電位のソース領域 ・ドレイン領域 ・ドレイン領域 ・チャネル領域 ゲート電極 ・チャネルｆＩｌＩ域 ・ゲート酸化膜 ・シャドウ領域 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 を卯 雅 誉（＠１名）第２図（
ａ） 第２図（ｂ）
ーンを示す図である。 第２図（ａ）〜（ｂ）は従来技術によるパターン図と該
パターンによるＭＩＳＦＥＴのＡ−Ａ’における断面図
である。 １・・・イオン打込み領域を示す矩形 ２・・・ゲート電極を形成するためのパターン １１ ・ １１ ′ ｌ ２ ・ １２゛ ２１ ゛ ３１ ・ ４１ ・ ソース領域 ・１１と同電位のソース領域 ・ドレイン領域 ・ドレイン領域 ・チャネル領域 ゲート電極 ・チャネルｆＩｌＩ域 ・ゲート酸化膜 ・シャドウ領域 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 を卯 雅 誉（＠１名）第２図（
ａ） 第２図（ｂ）
Claims (1)
- 同一の電気的特性を有する第一と第二のＭＩＳＦＥＴか
ら成り、第一のＭＩＳＦＥＴはソース電極を共通電源端
子に接続し、ゲート電極とドレイン電極を基準電流入力
端子に接続し、第二のＭＩＳＦＥＴはソース電極を共通
電源端子に接続し、ゲート電極を前記基準電流入力端子
に接続し、ドレイン電極を定電流出力端子に接続したカ
レントミラー回路の各々のＭＩＳＦＥＴにおいて、中央
にドレイン領域を配置し、該ドレイン領域をはさみ同電
位のゲート電極を設け、この構造をはさむように同電位
のソース領域を設けたことを特徴とするカレントミラー
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275012A JPH02121366A (ja) | 1988-10-31 | 1988-10-31 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275012A JPH02121366A (ja) | 1988-10-31 | 1988-10-31 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02121366A true JPH02121366A (ja) | 1990-05-09 |
Family
ID=17549651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275012A Pending JPH02121366A (ja) | 1988-10-31 | 1988-10-31 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02121366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833595B1 (en) | 1999-02-02 | 2004-12-21 | Nec Electronics Corporation | Semiconductor device having an improved layout pattern of pair transistors |
-
1988
- 1988-10-31 JP JP63275012A patent/JPH02121366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833595B1 (en) | 1999-02-02 | 2004-12-21 | Nec Electronics Corporation | Semiconductor device having an improved layout pattern of pair transistors |
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