JP2001068549A - スタンダードセル構造 - Google Patents
スタンダードセル構造Info
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- gate
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Abstract
(57)【要約】
【課題】 MOS型半導体集積回路装置において用いら
れるスタンダードセル構造を、EBを用いて量産するの
に適した構造とすること。 【解決手段】 ゲート電極1を所定のピッチで配置させ
るとともに、ゲート電極1の基本形状を、その先端部1
2が前記ピッチの半分だけずれるように屈曲した形状と
する。この基本形状のゲート電極1と、それをミラー反
転または回転させたゲート電極2,1A,1B,1C,
2A,2B,2Cを用いてスタンダードセル構造を構築
する。相補するPチャネルおよびNチャネルの各トラン
ジスタのゲート電極を、それぞれのゲート先端部にて接
するように配置させる。また、PチャネルまたはNチャ
ネルのトランジスタのゲート電極を、反転させた時に、
相補していたNチャネルまたはPチャネルのトランジス
タのゲート電極の隣のゲート電極に接続するように配置
させる。
れるスタンダードセル構造を、EBを用いて量産するの
に適した構造とすること。 【解決手段】 ゲート電極1を所定のピッチで配置させ
るとともに、ゲート電極1の基本形状を、その先端部1
2が前記ピッチの半分だけずれるように屈曲した形状と
する。この基本形状のゲート電極1と、それをミラー反
転または回転させたゲート電極2,1A,1B,1C,
2A,2B,2Cを用いてスタンダードセル構造を構築
する。相補するPチャネルおよびNチャネルの各トラン
ジスタのゲート電極を、それぞれのゲート先端部にて接
するように配置させる。また、PチャネルまたはNチャ
ネルのトランジスタのゲート電極を、反転させた時に、
相補していたNチャネルまたはPチャネルのトランジス
タのゲート電極の隣のゲート電極に接続するように配置
させる。
Description
【0001】
【発明の属する技術分野】本発明は、MOS型半導体集
積回路装置におけるスタンダードセル構造に関する。
積回路装置におけるスタンダードセル構造に関する。
【0002】近年、半導体集積回路装置では、高集積化
を実現するため、より一層、パターンの微細化が進めら
れている。特に、MOSトランジスタでは、ゲート電極
を、露光機の光の波長よりも短い線幅で形成することが
望まれる。しかし、光の干渉等により、フォトリソグラ
フィ技術を用いた加工線幅の限界は光の波長までである
といわれており、それよりも狭い線幅の加工は困難であ
る。そこで、光の代わりにEB(エレクトロンビーム)
を用いてウエハにパターンを転写する加工技術が検討さ
れている。
を実現するため、より一層、パターンの微細化が進めら
れている。特に、MOSトランジスタでは、ゲート電極
を、露光機の光の波長よりも短い線幅で形成することが
望まれる。しかし、光の干渉等により、フォトリソグラ
フィ技術を用いた加工線幅の限界は光の波長までである
といわれており、それよりも狭い線幅の加工は困難であ
る。そこで、光の代わりにEB(エレクトロンビーム)
を用いてウエハにパターンを転写する加工技術が検討さ
れている。
【0003】
【従来の技術】従来、EBを用いたパターン転写技術で
は、一ショット当たりの転写エリアは非常に小さく、た
とえば5μm角程度である。また、半導体集積回路装置
の量産性を考慮すると、パターンの転写に使用されるブ
ロックマスクの数は数十枚から多くても100枚程度で
ある。使用可能なブロックマスクの数を最大100枚と
すると、その約半分の50枚程度はメモリセル等の高密
度設計部のパターン転写に必要である。したがって、ス
タンダードセル部において使用可能なブッロクマスクの
数はおおよそ50枚までである。
は、一ショット当たりの転写エリアは非常に小さく、た
とえば5μm角程度である。また、半導体集積回路装置
の量産性を考慮すると、パターンの転写に使用されるブ
ロックマスクの数は数十枚から多くても100枚程度で
ある。使用可能なブロックマスクの数を最大100枚と
すると、その約半分の50枚程度はメモリセル等の高密
度設計部のパターン転写に必要である。したがって、ス
タンダードセル部において使用可能なブッロクマスクの
数はおおよそ50枚までである。
【0004】そして、あるパターンを回転させたパター
ンとミラー反転させたパターンが必要であるため、1種
類のパターンに対して8枚のブロックマスクが必要とな
る。よって、スタンダードセル部において使用可能なパ
ターン形状は5〜6種類である。
ンとミラー反転させたパターンが必要であるため、1種
類のパターンに対して8枚のブロックマスクが必要とな
る。よって、スタンダードセル部において使用可能なパ
ターン形状は5〜6種類である。
【0005】
【発明が解決しようとする課題】従来、スタンダードセ
ル構造の半導体集積回路装置では、そのレイアウト設計
において、特別にセルやゲートの形状等に制約がないた
め、スタンダードセル部において使用するパターン形状
が5〜6種類を超えてしまう。
ル構造の半導体集積回路装置では、そのレイアウト設計
において、特別にセルやゲートの形状等に制約がないた
め、スタンダードセル部において使用するパターン形状
が5〜6種類を超えてしまう。
【0006】EBによりパターン転写をおこなう場合、
ブロックマスクを用いることができないパターンについ
ては、数ショットのレクタングルパターンを組み合わせ
てウエハに転写しなければならない。そのため、EBの
ショット数が増え、スループットが著しく増大してしま
うので、半導体集積回路装置の量産に向かないという問
題点がある。
ブロックマスクを用いることができないパターンについ
ては、数ショットのレクタングルパターンを組み合わせ
てウエハに転写しなければならない。そのため、EBの
ショット数が増え、スループットが著しく増大してしま
うので、半導体集積回路装置の量産に向かないという問
題点がある。
【0007】本発明は、上記問題点に鑑みてなされたも
のであって、EBを用いて量産するのに適したスタンダ
ードセル構造を提供することを目的とする。
のであって、EBを用いて量産するのに適したスタンダ
ードセル構造を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、スタンダードセル構造において、ゲート
電極を所定のピッチで配置させるとともに、ゲート電極
の先端部が前記ピッチの半分だけずれるように屈曲した
形状とする。これをゲート電極の基本形状とし、その基
本形状のゲート電極と、それをミラー反転または回転さ
せたゲート電極を用いてスタンダードセル構造を構築す
る。
め、本発明は、スタンダードセル構造において、ゲート
電極を所定のピッチで配置させるとともに、ゲート電極
の先端部が前記ピッチの半分だけずれるように屈曲した
形状とする。これをゲート電極の基本形状とし、その基
本形状のゲート電極と、それをミラー反転または回転さ
せたゲート電極を用いてスタンダードセル構造を構築す
る。
【0009】そして、相補するPチャネルトランジスタ
のゲート電極とNチャネルトランジスタのゲート電極
を、それぞれのゲート先端部にて接するように配置させ
る。また、Pチャネルトランジスタのゲート電極を、ミ
ラー反転させた時に、相補していたNチャネルトランジ
スタのゲート電極の隣のゲート電極に接続するように配
置させる。Nチャネルトランジスタのゲート電極につい
ても同様である。これらのような屈曲形状のゲート電極
に加えて、直線状の配線部を用いる構成としてもよい。
のゲート電極とNチャネルトランジスタのゲート電極
を、それぞれのゲート先端部にて接するように配置させ
る。また、Pチャネルトランジスタのゲート電極を、ミ
ラー反転させた時に、相補していたNチャネルトランジ
スタのゲート電極の隣のゲート電極に接続するように配
置させる。Nチャネルトランジスタのゲート電極につい
ても同様である。これらのような屈曲形状のゲート電極
に加えて、直線状の配線部を用いる構成としてもよい。
【0010】これらの発明によれば、スタンダードセル
構造において、ゲート電極は所定のピッチで配置され
る。そして、ゲート電極の先端部が前記ピッチの半分だ
けずれるように屈曲しており、その基本形状のゲート電
極と、それをミラー反転または回転させたゲート電極が
組み合わせて用いられる。
構造において、ゲート電極は所定のピッチで配置され
る。そして、ゲート電極の先端部が前記ピッチの半分だ
けずれるように屈曲しており、その基本形状のゲート電
極と、それをミラー反転または回転させたゲート電極が
組み合わせて用いられる。
【0011】それによって、たとえばCMOS等を構成
させるため、セルをミラー反転させたり、回転させて配
置させた場合でも、基本形状のゲート電極をミラー反転
または回転させたゲート電極を用いれば済む。したがっ
て、ゲート電極のパターン数を増やさずに済む。
させるため、セルをミラー反転させたり、回転させて配
置させた場合でも、基本形状のゲート電極をミラー反転
または回転させたゲート電極を用いれば済む。したがっ
て、ゲート電極のパターン数を増やさずに済む。
【0012】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図1は、本発明
にかかるスタンダードセル構造において用いられるゲー
ト電極の基本形状パターンの一例を示す概略図である。
いて図面を参照しつつ詳細に説明する。図1は、本発明
にかかるスタンダードセル構造において用いられるゲー
ト電極の基本形状パターンの一例を示す概略図である。
【0013】図1に示すように、基本形状のゲート電極
1は、MOSトランジスタのゲート領域上に配置される
ゲート基端部11と、ゲート領域の外側、すなわちセル
の外側の配線領域に延びるゲート先端部12とから構成
されている。ゲート基端部11は、所定のピッチで配置
される。そして、ゲート先端部12は、ゲート基端部1
1に対して、そのピッチの半分だけずれるように鉤型に
屈曲させられて延びている。
1は、MOSトランジスタのゲート領域上に配置される
ゲート基端部11と、ゲート領域の外側、すなわちセル
の外側の配線領域に延びるゲート先端部12とから構成
されている。ゲート基端部11は、所定のピッチで配置
される。そして、ゲート先端部12は、ゲート基端部1
1に対して、そのピッチの半分だけずれるように鉤型に
屈曲させられて延びている。
【0014】図2は、図1の基本形状のゲート電極1を
ミラー反転または回転させてできるゲート電極を示す概
略図である。ゲート電極2は、基本形状のゲート電極1
をY軸(図面の縦方向の軸)でミラー反転させたもので
ある。ゲート電極1Aは、ゲート電極1を反時計廻りに
90度回転させたものである。ゲート電極2Aは、ゲー
ト電極2を反時計廻りに90度回転させたものである。
ミラー反転または回転させてできるゲート電極を示す概
略図である。ゲート電極2は、基本形状のゲート電極1
をY軸(図面の縦方向の軸)でミラー反転させたもので
ある。ゲート電極1Aは、ゲート電極1を反時計廻りに
90度回転させたものである。ゲート電極2Aは、ゲー
ト電極2を反時計廻りに90度回転させたものである。
【0015】ゲート電極1A,2Aをさらに反時計廻り
に90度回転させると、ゲート電極1B,2Bが得られ
る。あるいは、ゲート電極2B,1Bは、ゲート電極
1,2をX軸(図面の横方向の軸)でミラー反転させる
ことによっても得られる。ゲート電極1C,2Cは、ゲ
ート電極1B,2Bをさらに反時計廻りに90度回転さ
せると得られる。
に90度回転させると、ゲート電極1B,2Bが得られ
る。あるいは、ゲート電極2B,1Bは、ゲート電極
1,2をX軸(図面の横方向の軸)でミラー反転させる
ことによっても得られる。ゲート電極1C,2Cは、ゲ
ート電極1B,2Bをさらに反時計廻りに90度回転さ
せると得られる。
【0016】図3は、図2に示すゲート電極を用いて作
成した回路の一例を示す概略図である。この回路例に
は、基本形状のゲート電極1を2本有するセル31と、
そのセル31をX軸でミラー反転させてできたセル32
とからなる組合わせ(図3(a))が示されている。2
本のゲート電極1とセル32の2本のゲート電極2Bと
は、それぞれ、それらのゲート先端部にて互いに接して
いる。
成した回路の一例を示す概略図である。この回路例に
は、基本形状のゲート電極1を2本有するセル31と、
そのセル31をX軸でミラー反転させてできたセル32
とからなる組合わせ(図3(a))が示されている。2
本のゲート電極1とセル32の2本のゲート電極2Bと
は、それぞれ、それらのゲート先端部にて互いに接して
いる。
【0017】図3(a)に示す回路例で、たとえば、セ
ル31がPチャネルトランジスタを構成し、かつセル3
2がNチャネルトランジスタを構成する場合には、それ
らにより一組のCMOS(相補型のMOS)構造が構成
される。図3(a)に示す回路例には、出力配線として
直線状の配線部4が設けられている。
ル31がPチャネルトランジスタを構成し、かつセル3
2がNチャネルトランジスタを構成する場合には、それ
らにより一組のCMOS(相補型のMOS)構造が構成
される。図3(a)に示す回路例には、出力配線として
直線状の配線部4が設けられている。
【0018】この配線部4は、その隣に位置するゲート
電極1,2Bの両ゲート先端部(符号5で示す)の屈曲
側と反対側に配置される。それによって、それらのゲー
ト先端部5においてコンタクト部51を介して接続され
る図示しないゲート入力配線と、配線部4すなわち出力
配線との間隔が、所定の間隔以上になるように保持され
る。
電極1,2Bの両ゲート先端部(符号5で示す)の屈曲
側と反対側に配置される。それによって、それらのゲー
ト先端部5においてコンタクト部51を介して接続され
る図示しないゲート入力配線と、配線部4すなわち出力
配線との間隔が、所定の間隔以上になるように保持され
る。
【0019】また、図3に示す回路例には、セル32
と、セル31のみをY軸でミラー反転させてできたセル
33とからなる組合わせ(図3(b))が示されてい
る。この回路例でもCMOS構造が構成される。
と、セル31のみをY軸でミラー反転させてできたセル
33とからなる組合わせ(図3(b))が示されてい
る。この回路例でもCMOS構造が構成される。
【0020】ただし、セル33のゲート電極2は、セル
31のゲート電極1をミラー反転させたものであり、図
3(a)に示す回路において相補していたNチャネルト
ランジスタのゲート電極2B(左側のゲート)の隣のゲ
ート電極2B(右側のゲート)に丁度接続される。した
がって、ゲートの組合わせの自由度が増す。
31のゲート電極1をミラー反転させたものであり、図
3(a)に示す回路において相補していたNチャネルト
ランジスタのゲート電極2B(左側のゲート)の隣のゲ
ート電極2B(右側のゲート)に丁度接続される。した
がって、ゲートの組合わせの自由度が増す。
【0021】図4は、図2に示すゲート電極を用いて作
成したセルをミラー反転または回転させてできるセルを
示す概略図である。図4(a)には、セル61とセル6
2とで構成されたCMOS構造が示されている。セル6
1は4本の基本形状のゲート電極1を有する。セル62
は、基本形状のゲート電極1を180度回転させたゲー
ト電極1Bと、ゲート電極1をY軸でミラー反転させ、
さらにそれを180度回転させたゲート電極2Bを2本
ずつ有する。
成したセルをミラー反転または回転させてできるセルを
示す概略図である。図4(a)には、セル61とセル6
2とで構成されたCMOS構造が示されている。セル6
1は4本の基本形状のゲート電極1を有する。セル62
は、基本形状のゲート電極1を180度回転させたゲー
ト電極1Bと、ゲート電極1をY軸でミラー反転させ、
さらにそれを180度回転させたゲート電極2Bを2本
ずつ有する。
【0022】図4(b)には、セル61をY軸でミラー
反転させたセル63とセル62とで構成されたCMOS
構造が示されている。この場合のセル63のゲート電極
は、基本形状のゲート電極1をY軸でミラー反転させた
ゲート電極2となる。
反転させたセル63とセル62とで構成されたCMOS
構造が示されている。この場合のセル63のゲート電極
は、基本形状のゲート電極1をY軸でミラー反転させた
ゲート電極2となる。
【0023】図4(c)には、セル64とセル65とで
構成されたCMOS構造が示されている。セル64およ
びセル65は、それぞれ、セル61およびセル62を時
計廻りに90度回転させたものである。セル64のゲー
ト電極は、基本形状のゲート電極1を反時計廻りに90
度回転させたゲート電極1Cである。
構成されたCMOS構造が示されている。セル64およ
びセル65は、それぞれ、セル61およびセル62を時
計廻りに90度回転させたものである。セル64のゲー
ト電極は、基本形状のゲート電極1を反時計廻りに90
度回転させたゲート電極1Cである。
【0024】セル65は、基本形状のゲート電極1を反
時計廻りに90度回転させたゲート電極1Aと、ゲート
電極1をY軸でミラー反転させ、さらにそれを反時計廻
りに90度回転させたゲート電極2Aを2本ずつ有す
る。
時計廻りに90度回転させたゲート電極1Aと、ゲート
電極1をY軸でミラー反転させ、さらにそれを反時計廻
りに90度回転させたゲート電極2Aを2本ずつ有す
る。
【0025】つまり、セルをミラー反転または回転させ
ても、ゲート電極は、図2に示すパターン、すなわち基
本形状のゲート電極をミラー反転または回転させたもの
で足りる。したがって、新たにゲート電極のパターンを
増やさずに済む。
ても、ゲート電極は、図2に示すパターン、すなわち基
本形状のゲート電極をミラー反転または回転させたもの
で足りる。したがって、新たにゲート電極のパターンを
増やさずに済む。
【0026】図5は、本発明に基づいて設計された回路
のレイアウトの一例を示す概略図である。このレイアウ
ト例は、図2に示す基本形状のゲート電極1およびそれ
をミラー反転または回転させたゲート電極2,1A,1
B,1C,2A,2B,2Cに相当するパターンのゲー
ト電極7と、そのゲート電極7のバリエーションの一つ
で、ゲート電極7よりも短いゲート電極8と、直線状の
配線部9の3種類のパターンを用いて構成されている。
のレイアウトの一例を示す概略図である。このレイアウ
ト例は、図2に示す基本形状のゲート電極1およびそれ
をミラー反転または回転させたゲート電極2,1A,1
B,1C,2A,2B,2Cに相当するパターンのゲー
ト電極7と、そのゲート電極7のバリエーションの一つ
で、ゲート電極7よりも短いゲート電極8と、直線状の
配線部9の3種類のパターンを用いて構成されている。
【0027】これら3種類のパターンにたとえば線幅が
異なるパターンをバリエーションとして追加しても、既
存のEB装置を用いた場合のパターン数の制約である5
〜6種以内におさまる。
異なるパターンをバリエーションとして追加しても、既
存のEB装置を用いた場合のパターン数の制約である5
〜6種以内におさまる。
【0028】上述した実施の形態によれば、セルをミラ
ー反転させたり、回転させて配置させても、基本形状の
ゲート電極1をミラー反転または回転させたゲート電極
を用いることができる。したがって、新たにゲート電極
のパターンを設けなくてもよいため、ゲート電極のパタ
ーン数を増やさずに済み、ゲート電極のパターン数を、
既存のEB装置を用いた場合のパターン数の制約である
5〜6種以内におさめることができる。
ー反転させたり、回転させて配置させても、基本形状の
ゲート電極1をミラー反転または回転させたゲート電極
を用いることができる。したがって、新たにゲート電極
のパターンを設けなくてもよいため、ゲート電極のパタ
ーン数を増やさずに済み、ゲート電極のパターン数を、
既存のEB装置を用いた場合のパターン数の制約である
5〜6種以内におさめることができる。
【0029】つまり、すべてまたはほとんどのゲート電
極のパターン転写をブロックマスクを用いておこなうこ
とができるので、EBの総ショット数を削減させること
ができ、十分に量産に適するスループットが得られる。
極のパターン転写をブロックマスクを用いておこなうこ
とができるので、EBの総ショット数を削減させること
ができ、十分に量産に適するスループットが得られる。
【0030】以上において本発明は、基本形状のゲート
電極パターンに幅や長さの異なるバリエーションを用意
してもよいし、複数本のゲート電極をまとめて一つのブ
ロックマスクのパターンとすることによって、ショット
数を減らすようにしてもよい。
電極パターンに幅や長さの異なるバリエーションを用意
してもよいし、複数本のゲート電極をまとめて一つのブ
ロックマスクのパターンとすることによって、ショット
数を減らすようにしてもよい。
【0031】
【発明の効果】本発明によれば、ゲート電極の先端部
を、ゲート電極の配置ピッチの半分だけ曲げた形状を基
本形状とし、その基本形状のゲート電極と、それをミラ
ー反転または回転させたゲート電極を用いてスタンダー
ドセル構造を構築するため、セルをミラー反転させた
り、回転させて配置させても、基本形状のゲート電極を
ミラー反転または回転させたゲート電極を用いればよ
い。
を、ゲート電極の配置ピッチの半分だけ曲げた形状を基
本形状とし、その基本形状のゲート電極と、それをミラ
ー反転または回転させたゲート電極を用いてスタンダー
ドセル構造を構築するため、セルをミラー反転させた
り、回転させて配置させても、基本形状のゲート電極を
ミラー反転または回転させたゲート電極を用いればよ
い。
【0032】したがって、ゲート電極のパターン数を増
やさずに済むので、本発明により使用するゲート電極の
パターン数を、既存のEB装置を用いた場合のパターン
数の制約である5〜6種以内におさめることができる。
よって、ブロックマスクを用いて、すべてまたはほとん
どのゲート電極のパターン転写をおこなうことができる
ので、EBの総ショット数を削減させることができ、十
分に量産に適するスループットが得られる。
やさずに済むので、本発明により使用するゲート電極の
パターン数を、既存のEB装置を用いた場合のパターン
数の制約である5〜6種以内におさめることができる。
よって、ブロックマスクを用いて、すべてまたはほとん
どのゲート電極のパターン転写をおこなうことができる
ので、EBの総ショット数を削減させることができ、十
分に量産に適するスループットが得られる。
【図1】本発明にかかるスタンダードセル構造において
用いられるゲート電極の基本形状パターンの一例を示す
概略図である。
用いられるゲート電極の基本形状パターンの一例を示す
概略図である。
【図2】図1の基本形状のゲート電極をミラー反転また
は回転させてできるゲート電極を示す概略図である。
は回転させてできるゲート電極を示す概略図である。
【図3】図2に示すゲート電極を用いて作成した回路の
一例を示す概略図である。
一例を示す概略図である。
【図4】図2に示すゲート電極を用いて作成したセルを
ミラー反転または回転させてできるセルを示す概略図で
ある。
ミラー反転または回転させてできるセルを示す概略図で
ある。
【図5】本発明に基づいて設計された回路のレイアウト
の一例を示す概略図である。
の一例を示す概略図である。
1,1A,1B,1C,2,2A,2B,2C,7,8
ゲート電極 11 ゲート基端部 12 ゲート先端部 9 配線部
ゲート電極 11 ゲート基端部 12 ゲート先端部 9 配線部
Claims (4)
- 【請求項1】 ゲート電極を、所定のピッチで配置され
るゲート基端部と、前記ゲート基端部に対して前記ピッ
チの半分だけずれるように屈曲し、かつ前記ゲート基端
部と平行に延びるゲート先端部とにより構成し、 前記ゲート電極と、前記ゲート電極をミラー反転または
回転させたゲート電極を用いて構成されることを特徴と
するスタンダードセル構造。 - 【請求項2】 MOSトランジスタをスタンダードセル
構造により構成し、 第1のMOSトランジスタのゲート電極と、この第1の
MOSトランジスタに対して相補する関係にある第2の
MOSトランジスタのゲート電極とを、それぞれのゲー
ト先端部にて互いに接するように配置させることを特徴
とする請求項1に記載のスタンダードセル構造。 - 【請求項3】 前記第1のMOSトランジスタのゲート
電極を、ミラー反転させた時に、そのゲート先端部が前
記第2のMOSトランジスタの前記ゲート電極の隣のゲ
ート電極に接続するように配置させることを特徴とする
請求項2に記載のスタンダードセル構造。 - 【請求項4】 直線状の配線部を備えていることを特徴
とする請求項1〜3のいずれか一つに記載のスタンダー
ドセル構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24117999A JP2001068549A (ja) | 1999-08-27 | 1999-08-27 | スタンダードセル構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24117999A JP2001068549A (ja) | 1999-08-27 | 1999-08-27 | スタンダードセル構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001068549A true JP2001068549A (ja) | 2001-03-16 |
Family
ID=17070420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24117999A Withdrawn JP2001068549A (ja) | 1999-08-27 | 1999-08-27 | スタンダードセル構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001068549A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047857A (ja) * | 2006-07-19 | 2008-02-28 | Fujitsu Ltd | 電子回路装置設計方法、電子ビーム露光データ作成方法、及び、電子ビーム露光方法 |
US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
US10132865B2 (en) | 2015-08-17 | 2018-11-20 | Samsung Electronics Co., Ltd. | Semiconductor chip, test system, and method of testing the semiconductor chip |
-
1999
- 1999-08-27 JP JP24117999A patent/JP2001068549A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047857A (ja) * | 2006-07-19 | 2008-02-28 | Fujitsu Ltd | 電子回路装置設計方法、電子ビーム露光データ作成方法、及び、電子ビーム露光方法 |
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