JP3931153B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、実使用素子の外に特性評価用素子が設けられている半導体装置及びその特性評価方法に関する。
【０００２】
【従来の技術】
従来より、半導体装置には、製造上の特性のバラツキ，プロセストラブル等による特性異常などを、製品のプローブ検査を行わずに簡単にチェックできるように、コンタクト抵抗，トランジスタのしきい値電圧，Ｉ−Ｖ特性などが測定できる特性チェック用素子が設けられている。
【０００３】
図１１（ａ），（ｂ），（ｃ）は、それぞれ順に、従来の特性評価用素子の評価部の回路図，平面図及び断面図である。
【０００４】
図１１（ａ），（ｂ）に示すように、評価部は、特性評価用素子であるＭＩＳトランジスタ１０１と、ＭＩＳトランジスタ１０１のソース領域１０５に接続されるソースパッド１０２と、ＭＩＳトランジスタ１０１のドレイン領域１０６に接続されるドレインパッド１０３と、ＭＩＳトランジスタのゲート電極１０７に接続されるゲートパッド１０４とを備えている。
【０００５】
また、図１１（ｃ）に示すように、Ｓｉ基板である半導体基板１００には、活性領域を区画するトレンチ素子分離（ＳＴＩ）１１０と、各々不純物拡散領域であるソース領域１０５及びドレイン領域１０６とが設けられている。また、ＭＩＳトランジスタは、活性領域上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１０７と、ゲート電極１０７の側面上に設けられたサイドウォール１０９とを備えている。さらに、半導体基板１００上には、ゲート電極１０７やサイドウォール１０９などを覆う層間絶縁膜１１１と、層間絶縁膜１１１を貫通してソース領域１０５及びドレイン領域１０６に到達するプラグ１１２とが設けられている。そして、ソースパッド１０２，ドレインパッド１０３及びゲートパッド１０４は、層間絶縁膜１１１の上に設けられており、それぞれプラグ１１２により、ソース領域１０５，ドレイン領域１０６及びゲート電極１０７に接続されている。
【０００６】
【特許文献１】
特開２０００−２１４２２８号公報（要約書）
【０００７】
【発明が解決しょうとする課題】
ところで、半導体装置の微細化が進むにつれ、半導体装置中のＭＩＳトランジスタのゲート長，ゲート幅ともに小さくなるため、不純物濃度分布のばらつきや、加工精度のばらつき等による，ＭＩＳトランジスタの各種特性のランダムなばらつきがますます顕著になってきている。
【０００８】
一方、半導体集積回路全体のスタンバイ電流やゲート遅延を考えると、それらの特性に関与する素子（ＭＩＳトランジスタ）の数は数百万個程度の膨大な数であるため、ランダムなばらつきが相殺される。そして、その結果、半導体集積回路の各種特性は、比較的ばらつき（標準偏差）が小さい。
【０００９】
したがって、上記従来のような特性評価部を用いて評価すると、実際の半導体集積回路の特性のばらつき以上の大きなばらつきを示す評価結果が得られる，つまり，半導体集積回路本体の特性分布を代表しないようになっていくので、製造条件を過剰に厳しく管理するおそれがある。
【００１０】
本発明の目的は、半導体装置全体の特性のばらつきに近い特性のばらつきを得るための評価部を設けることにより、半導体装置の評価精度の向上を図り、ひいては半導体装置の製造管理の容易化を図ることにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、実使用ＭＩＳトランジスタと評価用ＭＩＳトランジスタを有し、複数の評価用ＭＩＳトランジスタを並列に配置して、各ゲート電極に電気的に接続されるゲート用共通導体部と、各ソース領域に電気的に接続されるソース用共通導体部と、各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、複数の評価用ＭＩＳトランジスタの評価対象の特性のばらつきが一定値以下となるよう、複数の評価用ＭＩＳトランジスタの合計ゲート幅が一定値以上の長さに設定されている。
【００１２】
これにより、複数の評価用ＭＩＳトランジスタのゲート幅が実使用ＭＩＳトランジスタよりも長くなるので、特性のばらつきが低減されて、実使用の半導体装置における特性のばらつきに近づくことがわかった。
この場合に、複数の評価用ＭＩＳトランジスタの合計ゲート幅は３μｍ以上であることが好ましい。
【００１３】
ソース用共通導体部及びドレイン用共通導体部は、それぞれ分岐している先端部を有していることにより、電気的なショートを回避することができる。
【００１４】
評価用ＭＩＳトランジスタのゲート電極の両側にダミー電極をさらに備えていることにより、ゲート電極の寸法精度が向上するので、評価される特性のばらつきが小さくなるなど、評価精度も向上する。
【００１５】
複数の評価用ＭＩＳトランジスタが配置されている活性領域の側方にダミー活性領域を設けることにより、活性領域が素子分離領域から受ける応力が各活性領域で均一化されるので、評価される特性のばらつきが低減され、評価精度が向上する。
【００１６】
評価用ＭＩＳトランジスタは、実使用ＭＩＳトランジスタと実質的に同じ構造を有していることが好ましい。
【００１７】
評価用ＭＩＳトランジスタは、実使用ＭＩＳトランジスタの種類に応じて、各種類別に設けられていることが好ましい。
【００２２】
【発明の実施の形態】
（第１の実施形態）
−評価部の構造−
図１（ａ），（ｂ）は、それぞれ順に、第１の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのI-I 線における断面図である。
【００２３】
図１（ａ），（ｂ）に示すように、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に共通に電気的に接続されるソースパッド１２（ソース用共通導体部）と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に共通に電気的に接続されるドレインパッド１３（ドレイン用共通導体部）と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４（ゲート用共通導体部）とを備えている。
【００２４】
各評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣは、それぞれ実使用のＭＩＳトランジスタと実質的に同じ構造を有している。図１（ｂ）は、１つの評価用ＭＩＳトランジスタＴｒＢの断面構造を示している。図１（ｂ）に示すように、Ｓｉ基板である半導体基板１０には、活性領域ＲacＢを囲むトレンチ素子分離（ＳＴＩ）１１が設けられており、活性領域ＲacＢには、各々不純物拡散領域であるソース領域１５及びドレイン領域１６（いずれも、エクステンション拡散領域（又はＬＤＤ領域）と高濃度拡散領域とを含んでいる）が設けられている。また、評価用ＭＩＳトランジスタＴｒＢは、活性領域ＲacＢの上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１７と、ゲート電極１７の側面上に設けられたサイドウォール１９とを備えている。さらに、半導体基板１０上には、ゲート電極１７やサイドウォール１９などを覆う層間絶縁膜２１と、層間絶縁膜２１を貫通してソース領域１５及びドレイン領域１６に到達するプラグ２２とが設けられている。そして、ソースパッド１２，ドレインパッド１３及びゲートパッド１４は、層間絶縁膜２１の上に設けられており、それぞれプラグ２２により、ソース領域１５，ドレイン領域１６及びゲート電極１７に電気的に接続されている。
【００２５】
本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート長，ゲート幅，活性領域面積，ソース・ドレイン領域の不純物濃度は、実使用のロジック用ＭＩＳトランジスタと実質的に同じになるように設計されている。特に、ゲート幅は１．２μｍであり、ゲート長は０．１２μｍであり、活性領域の面積は、ゲート幅方向寸法が１．２μｍでゲート長方向寸法が０．８６μｍである。また、ソース・ドレイン領域の不純物濃度は、エクステンション拡散領域では１×１０17〜１×１０20・ｃｍ-3で、高濃度拡散領域では１×１０20〜３×１０20・ｃｍ-3である。実使用ＭＩＳトランジスタには、ｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとがあるので、評価部には、３つのｎチャネル型ＭＩＳトランジスタを並列に配置したものと、３つのｐチャネル型ＭＩＳトランジスタを並列に配置したものとがある。
【００２６】
このように、１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点が本実施形態の特徴である。
【００２７】
ここで、本実施形態及び後述する各実施形態において、評価用ＭＩＳトランジスタの構造が実使用ＭＩＳトランジスタの構造と実質的に同じとは、ゲート電極，ゲート絶縁膜，ソース・ドレイン領域などの構造が実質的に同じことを言う。ゲート電極の構造を規定するファクターとしては、ポリシリコン構造，ポリサイド構造，ポリメタル構造などの材質や、寸法（ゲート長，ゲート幅）や、ポリシリコン中の不純物の種類，濃度などがある。ゲート絶縁膜の構造としては、厚み，材質がある。ソース・ドレイン領域の構造としては、ＬＤＤ領域やエクステンション領域の有無，不純物濃度などがある。「実質的に同じ」とは、半導体装置の評価に際して、半導体装置の特性の相違が明確に検知し得るような相違がないことをいう。
【００２８】
−評価部を用いた評価方法−
図２（ａ），（ｂ）は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。
【００２９】
図２（ａ）に示すように、実効ゲート幅が３μｍ以上となる複数（本実施形態では３つ）の評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣを有する評価部を設ける。そして、評価部には、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣ各ソース領域に電気的に接続されるソースパッド１２，ドレインパッド１３及びゲートパッド１４を設ける。つまり、３つの評価用ＭＩＳトランジスタを並列に配置する。そして、ソースパッド１２，ドレインパッド１３及びゲートパッド１４に電圧印加用端子や電流測定端子などを接触させて、Ｉ−Ｖ特性などの電気的特性を評価する。
【００３０】
半導体装置の特性の評価の際には、図２（ｂ）に示すように、ステップＳＴ１０で、並列配置された複数個の評価用ＭＩＳトランジスタの特性を評価して、その結果をメモリ（図示せず）に保存する。次に、ステップＳＴ１１で、メモリからステップＳＴ１０における評価結果をメモリから取り出して、複数個の評価用ＭＩＳトランジスタの特性値の平均値，分散σを算出し、これを１つのＭＩＳトランジスタの特性値として、メモリに保存する。そして、このＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【００３１】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。
【００３２】
図３は、評価用ＭＩＳトランジスタの実効ゲート幅（合計ゲート幅）に対する，ＭＩＳトランジスタのしきい値電圧Ｖｔ及びそのばらつき３σを示す図である。同図において、横軸は並列に配置された３つの評価用ＭＩＳトランジスタのゲート幅の合計値を表し、縦軸はしきい値電圧Ｖｔの標準偏差の３倍である３σ（左側）及びしきい値電圧Ｖｔ（右側）を表している。また、同図において、▲はゲート幅が０．２６μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧の３σ、□はゲート幅が１．２μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧の３σ、●はゲート幅が１０．０μｍの評価用ＭＩＳトランジスタを１，３，５個配置した評価部から得られるしきい値電圧の３σをそれぞれ示している。また、×はゲート幅が０．２６μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧、＊はゲート幅が１．２μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧、＋はゲート幅が１０．０μｍの評価用ＭＩＳトランジスタを１，３，５個配置した評価部から得られるしきい値電圧のデータをそれぞれ示している。
【００３３】
図３の破線Ｌ３σは、各種サンプルの３σの平均的な値を示しており、この破線Ｌ３σから以下のことがわかる。合計ゲート幅が３μｍ以上の範囲では、３σが一定の値を示しており、実使用ＭＩＳトランジスタの平均的なばらつきを表している。つまり、半導体装置全体としてみると、局所的なＭＩＳトランジスタの特性のばらつきが相殺されて、図３に示す合計ゲート幅が３μｍ以上の領域における３σ値にほぼ一致することがわかった。
【００３４】
一方、合計ゲート幅が３μｍ未満になると、しきい値電圧のばらつきを表す３σの値が大きくなっている。特に、合計ゲート幅が１．０μｍ未満になると、３σ値が合計ゲート幅が３μｍのときの３σ値の２倍近くになっている。したがって、従来の半導体装置のごとく、１つの評価用ＭＩＳトランジスタのみを配置した評価部を用いて、１つの実使用ＭＩＳトランジスタの特性のばらつきを求め、このときの特性値の３σ（ばらつき）に基づいて、半導体装置の設計，製造工程の管理などを行なったのでは、実際の半導体装置の特性のばらつきよりも大きな特性のばらつきが存在すると誤って判断することになる。
【００３５】
それに対し、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なうことにより、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００３６】
（第２の実施形態）
図４（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのIV-IV 線における断面図である。
【００３７】
図４（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。
【００３８】
ここで、本実施形態においては、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐している点が、第１の実施形態とは異なっている。
【００３９】
なお、図４（ｂ）に示す断面構造は、基本的には図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、説明を省略する。
【００４０】
また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。
【００４１】
このように、１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００４２】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００４３】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００４４】
特に、本実施形態においては、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐しているので、ソースパッド１２とドレインパッド１３とが近接して相対向する部分の面積が小さくなる。したがって、第１の実施形態に比べ、ソースパッド１２とドレインパッド１３との間の電気的なショートの発生を効果的に抑制することができる。
【００４５】
（第３の実施形態）
図５（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのV-V 線における断面図である。
【００４６】
図５（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。
【００４７】
ここで、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣを挟んで、ＭＩＳトランジスタが配置されない２つのダミー活性領域ＲacD1，ＲacD2が設けられている。また、ゲート電極１７を挟んで、ゲート電極１７に実質的に平行に並ぶ２つのダミーゲート１７D1，１７D2が設けられている。この２つの点が、第１の実施形態とは異なっている。
【００４８】
なお、図５（ｂ）に示す断面構造は、２つのダミーゲート１７D1，１７D2がゲート電極１７を挟んで設けられている点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。
【００４９】
また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用のロジック用ＭＩＳトランジスタと実質的に同じになるように設計されている。
【００５０】
１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００５１】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００５２】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００５３】
特に、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣを挟んで、２つのダミー活性領域ＲacD1，ＲacD2が設けられているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力がほぼ均一化される。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。
【００５４】
また、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７を挟んで、２つのダミーゲート１７D1，１７D2が設けられているので、３つのゲート１７，１７D1，１７D2がいわゆるラインアンドスペースパターンを構成している。したがって、ゲート電極１７の寸法精度が向上し、これによっても、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減されるので、各評価用ＭＩＳトランジスタの特性をより正確に推定することができる。
【００５５】
（第４の実施形態）
図６（ａ），（ｂ）は、それぞれ順に、第４の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVI-VI 線における断面図である。
【００５６】
図６（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３とを備えている。
【００５７】
ここで、本実施形態においては、各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法が、実使用ＭＩＳトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい点が、第１の実施形態とは異なっている。たとえば、実使用のＭＩＳトランジスタの活性領域のゲート長方向の寸法が、０．８６μｍであるのに対し、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法は、１０μｍ（２μｍ以上）である。ただし、各活性領域ＲacＡ〜ＲacＣのゲート幅方向の寸法は、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート幅の寸法と同じであるので、実使用のＭＩＳトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。
【００５８】
なお、図６（ｂ）に示す断面構造は、活性領域ＲacＢのゲート長方向の寸法が大きい点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。
【００５９】
本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。
【００６０】
このように、１つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００６１】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００６２】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００６３】
特に、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【００６４】
（第５の実施形態）
図７（ａ），（ｂ）は、それぞれ順に、第５の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVII-VII 線における断面図である。
【００６５】
図７（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。
【００６６】
ここで、本実施形態においては、第１〜第３の実施形態の特徴を全て備えている点が特徴である。
【００６７】
まず、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐している。また、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣを挟んで、ＭＩＳトランジスタが配置されない２つのダミー活性領域ＲacD1，ＲacD2が設けられている。また、ゲート電極１７を挟んで、ゲート電極１７に実質的に平行に並ぶ２つのダミーゲート１７D1，１７D2が設けられている。さらに、各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法が、実使用ＭＩＳトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい。たとえば、実使用のＭＩＳトランジスタの活性領域のゲート長方向の寸法が、０．８６μｍであるのに対し、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法は、１０μｍ（２μｍ以上）である。ただし、各活性領域ＲacＡ〜ＲacＣのゲート幅方向の寸法は、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート幅の寸法と同じであるので、実使用のＭＩＳトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。
【００６８】
なお、図７（ｂ）に示す断面構造は、活性領域ＲacＢのゲート長方向の寸法が大きい点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。
【００６９】
また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。
【００７０】
このように、１つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００７１】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００７２】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００７３】
また、本実施形態においては、第２の実施形態と同様に、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐しているので、ソースパッド１２とドレインパッド１３とが近接して相対向する部分の面積が小さくなる。したがって、第１の実施形態に比べ、ソースパッド１２とドレインパッド１３との間の電気的なショートの発生を効果的に抑制することができる。
【００７４】
また、本実施形態においては、第３の実施形態と同様に、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【００７５】
さらに、本実施形態においては、第４の実施形態と同様に、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【００７６】
（第１〜第５の実施形態の特記事項）
第１〜第５の実施形態において、実使用のＭＩＳトランジスタが複数種類ある場合には、評価用ＭＩＳトランジスタは、全ての種類について、実使用ＭＩＳトランジスタを複数個配置した評価部を設けるのが原則である。たとえば、チャネル導電型にはｐチャネル型ＭＩＳトランジスタ，ｎチャネル型ＭＩＳトランジスタの２種類がある。高しきい値ＭＩＳトランジスタと低しきい値ＭＩＳトランジスタとでは、ゲート絶縁膜の厚みが相異なる。メモリセルトランジスタ，メモリの周辺回路用トランジスタなどでは、ゲート長，ゲート幅，ソース・ドレイン領域の構造や不純物濃度などが異なっている。したがって、これらの全ての種類について、実使用ＭＩＳトランジスタと同じ構造を有する評価用ＭＩＳトランジスタを複数個配置した評価部を設けている。
【００７７】
ただし、たとえば、ｎチャネル型ＭＩＳトランジスタの特性の平均的なばらつきからｐチャネル型トランジスタの特性の平均的なばらつきが予測できる場合など、１つの種類のＭＩＳトランジスタのデータに基づいて他の種類のＭＩＳトランジスタの特性のばらつきがほぼわかる場合には、予測可能な種類に係る評価部は必ずしも設ける必要はない。
【００７８】
なお、第４の実施形態（図６参照），第５の実施形態（図７参照）においては、評価用ＭＩＳトランジスタの活性領域のゲート長方向寸法が、実使用ＭＩＳトランジスタの活性領域のゲート長方向寸法よりも大きいが、これによってＭＩＳトランジスタの特性が検知しうる程度には変わらないので、この場合にも、評価用ＭＩＳトランジスタと実使用ＭＩＳトランジスタとは実質的は同じ構造を有しているといえる。
【００７９】
また、第１〜第５の実施形態において、後述するように、共通のゲートパッドに電気的に接続される複数の評価用ＭＩＳトランジスタのゲート幅が所定値以上であればよい。
【００８０】
また、第１〜第５の実施形態において、複数のＭＩＳトランジスタに共通のゲート電極が必ずしも必要ではなく、各ＭＩＳトランジスタ毎に独立に設けられた複数のゲート電極にそれぞれ電気的に接続される１つのゲートパッドが設けられていてもよい。
【００８１】
特に、第１，第４の実施形態においては、各活性領域ＲacＡ〜ＲacＣが互いに隣接して評価部としてまとめられている必要はない。互いに離れた活性領域に配置された評価用ＭＩＳトランジスタの各ゲート電極，ソース領域，ドレイン領域がそれぞれ共通のパッドに電気的に接続されていれば、第１，第４の実施形態と同じ効果を発揮することができる。
【００８２】
さらに、第１〜第５の実施形態において、ソースパッド１２，ドレインパッド１３及びゲートパッド１４は、半導体基板１０の直上の層間絶縁膜２１の上に設けられているとしている。しかし、一般的な半導体装置においては、多数の層間絶縁膜と多数の配線層とを順に積層してなる多層配線構造を有しているので、パッドは最上層に設けられている。各実施形態では、理解を容易にするために層間絶縁膜やプラグを１層分しか設けていないだけである。
【００８３】
（第６の実施形態）
図８（ａ），（ｂ）は、それぞれ順に、第６の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。図８（ａ）に示すように、ウェハの複数のブロックＲblＡ〜ＲblＥに、単体の評価用ＭＩＳトランジスタを有する評価部（図１１に示す従来の評価部と同じ構造を有している）を複数個設ける。このブロックＲblは、ウェハから製品として切り出されるチップが複数個含まれるように設定される。
【００８４】
そして、半導体装置の特性を評価する際には、図８（ｂ）に示すように、ステップＳＴ２０で、単体の評価用ＭＩＳトランジスタの特性を各ブロックＲblごとに複数個評価して、その評価結果をメモリ（図示せず）に保存する。そして、ステップＳＴ２１で、メモリに保存された各ＭＩＳトランジスタの特性値を用いて、各ブロックＲblごとに複数の評価用ＭＩＳトランジスタの平均的な特性値を算出し、この算出結果をメモリ（図示せず）に保存する。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、各ブロックＲblごとに複数個の評価用ＭＩＳトランジスタの特性値の平均値を算出して、これを１つのＭＩＳトランジスタの特性値として、メモリに保存するのである。
【００８５】
そして、ステップＳＴ２２で、メモリから各ブロックＲblのＭＩＳトランジスタの平均的な特性値を取り出して、ウェハ内のＭＩＳトランジスタの特性値の平均値，分散を算出する。そして、ＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【００８６】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。
【００８７】
本実施形態の半導体装置の特性の評価方法によっても、第１の実施形態と同様に、局所的なＭＩＳトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００８８】
第７の実施形態においては、評価を行なうタイミングは、ウェハを個別のチップに分割する前であってもよいし、ウェハを個別のチップに切り出した後であってもよい。ウェハを個別のチップに切り出した後でも、評価用ＭＩＳトランジスタが配置されていたブロックが特定できれば、上述の効果を発揮することができるからである。
【００８９】
（第７の実施形態）
図９は、第７の実施形態に係る半導体装置の平面図である。図９に示すように、ウェハを複数のチップ（製品）に分割するためのスクライブライン（スクライブ領域）に、単体の評価用ＭＩＳトランジスタを配置した評価部（図１１に示す従来の評価部と同じ構造を有している）を複数個ずつ設ける。この評価部は、ウェハ全体にほぼ均一に分布するように設けられている。
【００９０】
そして、半導体装置の特性を評価する際には、図８（ｂ）に示す手順と同様の手順を行なう。すなわち、ウェハをいくつかの領域（たとえば図８（ａ）に示すような５カ所）にグループ分けしておいて、単体の評価用ＭＩＳトランジスタの特性を各領域ごとに複数個評価して、その評価結果をメモリ（図示せず）に保存する。そして、メモリに保存された各ＭＩＳトランジスタの特性値を用いて、各領域ごとに複数の評価用ＭＩＳトランジスタの平均的な特性値を算出し、この算出結果をメモリ（図示せず）に保存する。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、グループ分けされた各領域ごとに複数個の評価用ＭＩＳトランジスタの特性値の平均値を算出して、これを１つのＭＩＳトランジスタの特性値として、メモリに保存するのである。
【００９１】
そして、メモリから各領域におけるＭＩＳトランジスタの平均的な特性値を取り出して、ウェハ内のＭＩＳトランジスタの特性値の平均値，分散を算出する。そして、ＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【００９２】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。
【００９３】
本実施形態によっても、第１の実施形態と同様に、局所的なＭＩＳトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００９４】
図１０は、第６，第７の実施形態の効果を示すグラフである。同図において、横軸はグループ（ブロック，領域）内の評価用ＭＩＳトランジスタの個数を表し、縦軸は評価用ＭＩＳトランジスタのしきい値（しきい値電圧）の標準偏差を表している。この標準偏差は、各グループごとに算出された評価用ＭＩＳトランジスタの平均値を用いて、ウェハ全体のＭＩＳトランジスタのしきい値の平均値を算出することで求められたものである。同図に示すように、グループ内の評価用ＭＩＳトランジスタの個数を増やすに従って、しきい値の標準偏差が減少していくことがわかる。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、ウェハ全体の評価用ＭＩＳトランジスタの特性の平均値，分散（標準偏差）をそのまま算出すると、製品となる半導体装置中の実使用ＭＩＳトランジスタの特性値のばらつきより大きく見積もってしまうことがわかる。従って、第６，第７の実施形態により、半導体装置の特性評価の信頼性が向上することができることがわかる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ順に、第１の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのI-I 線における断面図である。
【図２】（ａ），（ｂ）は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。
【図３】評価用ＭＩＳトランジスタの実効ゲート幅（合計ゲート幅）に対する，ＭＩＳトランジスタのしきい値電圧Ｖｔ及びそのばらつき３σを示す図である。
【図４】（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのIV-IV 線における断面図である。
【図５】（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのV-V 線における断面図である。
【図６】（ａ），（ｂ）は、それぞれ順に、第４の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVI-VI 線における断面図である。
【図７】（ａ），（ｂ）は、それぞれ順に、第５の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVII-VII 線における断面図である。
【図８】（ａ），（ｂ）は、それぞれ順に、第６の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。
【図９】第７の実施形態に係る半導体装置の平面図である。
【図１０】第６，第７の実施形態の効果を示すグラフである。
【図１１】（ａ），（ｂ），（ｃ）は、それぞれ順に、従来の特性評価用素子の評価部の回路図，平面図及びXI-XI線における断面図である。
【符号の説明】
１０ 半導体基板
１１ トレンチ素子分離
１２ ソースパッド
１３ ドレインパッド
１４ ゲートパッド
１５ ソース領域
１６ ドレイン領域
１７ ゲート電極
１８ ゲート絶縁膜
１９ サイドウォール
２１ 層間絶縁膜
２２ プラグ
Ｒac 活性領域
Ｔｒ 評価用ＭＩＳトランジスタ
【発明の属する技術分野】
本発明は、実使用素子の外に特性評価用素子が設けられている半導体装置及びその特性評価方法に関する。
【０００２】
【従来の技術】
従来より、半導体装置には、製造上の特性のバラツキ，プロセストラブル等による特性異常などを、製品のプローブ検査を行わずに簡単にチェックできるように、コンタクト抵抗，トランジスタのしきい値電圧，Ｉ−Ｖ特性などが測定できる特性チェック用素子が設けられている。
【０００３】
図１１（ａ），（ｂ），（ｃ）は、それぞれ順に、従来の特性評価用素子の評価部の回路図，平面図及び断面図である。
【０００４】
図１１（ａ），（ｂ）に示すように、評価部は、特性評価用素子であるＭＩＳトランジスタ１０１と、ＭＩＳトランジスタ１０１のソース領域１０５に接続されるソースパッド１０２と、ＭＩＳトランジスタ１０１のドレイン領域１０６に接続されるドレインパッド１０３と、ＭＩＳトランジスタのゲート電極１０７に接続されるゲートパッド１０４とを備えている。
【０００５】
また、図１１（ｃ）に示すように、Ｓｉ基板である半導体基板１００には、活性領域を区画するトレンチ素子分離（ＳＴＩ）１１０と、各々不純物拡散領域であるソース領域１０５及びドレイン領域１０６とが設けられている。また、ＭＩＳトランジスタは、活性領域上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１０７と、ゲート電極１０７の側面上に設けられたサイドウォール１０９とを備えている。さらに、半導体基板１００上には、ゲート電極１０７やサイドウォール１０９などを覆う層間絶縁膜１１１と、層間絶縁膜１１１を貫通してソース領域１０５及びドレイン領域１０６に到達するプラグ１１２とが設けられている。そして、ソースパッド１０２，ドレインパッド１０３及びゲートパッド１０４は、層間絶縁膜１１１の上に設けられており、それぞれプラグ１１２により、ソース領域１０５，ドレイン領域１０６及びゲート電極１０７に接続されている。
【０００６】
【特許文献１】
特開２０００−２１４２２８号公報（要約書）
【０００７】
【発明が解決しょうとする課題】
ところで、半導体装置の微細化が進むにつれ、半導体装置中のＭＩＳトランジスタのゲート長，ゲート幅ともに小さくなるため、不純物濃度分布のばらつきや、加工精度のばらつき等による，ＭＩＳトランジスタの各種特性のランダムなばらつきがますます顕著になってきている。
【０００８】
一方、半導体集積回路全体のスタンバイ電流やゲート遅延を考えると、それらの特性に関与する素子（ＭＩＳトランジスタ）の数は数百万個程度の膨大な数であるため、ランダムなばらつきが相殺される。そして、その結果、半導体集積回路の各種特性は、比較的ばらつき（標準偏差）が小さい。
【０００９】
したがって、上記従来のような特性評価部を用いて評価すると、実際の半導体集積回路の特性のばらつき以上の大きなばらつきを示す評価結果が得られる，つまり，半導体集積回路本体の特性分布を代表しないようになっていくので、製造条件を過剰に厳しく管理するおそれがある。
【００１０】
本発明の目的は、半導体装置全体の特性のばらつきに近い特性のばらつきを得るための評価部を設けることにより、半導体装置の評価精度の向上を図り、ひいては半導体装置の製造管理の容易化を図ることにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、実使用ＭＩＳトランジスタと評価用ＭＩＳトランジスタを有し、複数の評価用ＭＩＳトランジスタを並列に配置して、各ゲート電極に電気的に接続されるゲート用共通導体部と、各ソース領域に電気的に接続されるソース用共通導体部と、各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、複数の評価用ＭＩＳトランジスタの評価対象の特性のばらつきが一定値以下となるよう、複数の評価用ＭＩＳトランジスタの合計ゲート幅が一定値以上の長さに設定されている。
【００１２】
これにより、複数の評価用ＭＩＳトランジスタのゲート幅が実使用ＭＩＳトランジスタよりも長くなるので、特性のばらつきが低減されて、実使用の半導体装置における特性のばらつきに近づくことがわかった。
この場合に、複数の評価用ＭＩＳトランジスタの合計ゲート幅は３μｍ以上であることが好ましい。
【００１３】
ソース用共通導体部及びドレイン用共通導体部は、それぞれ分岐している先端部を有していることにより、電気的なショートを回避することができる。
【００１４】
評価用ＭＩＳトランジスタのゲート電極の両側にダミー電極をさらに備えていることにより、ゲート電極の寸法精度が向上するので、評価される特性のばらつきが小さくなるなど、評価精度も向上する。
【００１５】
複数の評価用ＭＩＳトランジスタが配置されている活性領域の側方にダミー活性領域を設けることにより、活性領域が素子分離領域から受ける応力が各活性領域で均一化されるので、評価される特性のばらつきが低減され、評価精度が向上する。
【００１６】
評価用ＭＩＳトランジスタは、実使用ＭＩＳトランジスタと実質的に同じ構造を有していることが好ましい。
【００１７】
評価用ＭＩＳトランジスタは、実使用ＭＩＳトランジスタの種類に応じて、各種類別に設けられていることが好ましい。
【００２２】
【発明の実施の形態】
（第１の実施形態）
−評価部の構造−
図１（ａ），（ｂ）は、それぞれ順に、第１の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのI-I 線における断面図である。
【００２３】
図１（ａ），（ｂ）に示すように、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に共通に電気的に接続されるソースパッド１２（ソース用共通導体部）と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に共通に電気的に接続されるドレインパッド１３（ドレイン用共通導体部）と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４（ゲート用共通導体部）とを備えている。
【００２４】
各評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣは、それぞれ実使用のＭＩＳトランジスタと実質的に同じ構造を有している。図１（ｂ）は、１つの評価用ＭＩＳトランジスタＴｒＢの断面構造を示している。図１（ｂ）に示すように、Ｓｉ基板である半導体基板１０には、活性領域ＲacＢを囲むトレンチ素子分離（ＳＴＩ）１１が設けられており、活性領域ＲacＢには、各々不純物拡散領域であるソース領域１５及びドレイン領域１６（いずれも、エクステンション拡散領域（又はＬＤＤ領域）と高濃度拡散領域とを含んでいる）が設けられている。また、評価用ＭＩＳトランジスタＴｒＢは、活性領域ＲacＢの上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１７と、ゲート電極１７の側面上に設けられたサイドウォール１９とを備えている。さらに、半導体基板１０上には、ゲート電極１７やサイドウォール１９などを覆う層間絶縁膜２１と、層間絶縁膜２１を貫通してソース領域１５及びドレイン領域１６に到達するプラグ２２とが設けられている。そして、ソースパッド１２，ドレインパッド１３及びゲートパッド１４は、層間絶縁膜２１の上に設けられており、それぞれプラグ２２により、ソース領域１５，ドレイン領域１６及びゲート電極１７に電気的に接続されている。
【００２５】
本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート長，ゲート幅，活性領域面積，ソース・ドレイン領域の不純物濃度は、実使用のロジック用ＭＩＳトランジスタと実質的に同じになるように設計されている。特に、ゲート幅は１．２μｍであり、ゲート長は０．１２μｍであり、活性領域の面積は、ゲート幅方向寸法が１．２μｍでゲート長方向寸法が０．８６μｍである。また、ソース・ドレイン領域の不純物濃度は、エクステンション拡散領域では１×１０17〜１×１０20・ｃｍ-3で、高濃度拡散領域では１×１０20〜３×１０20・ｃｍ-3である。実使用ＭＩＳトランジスタには、ｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとがあるので、評価部には、３つのｎチャネル型ＭＩＳトランジスタを並列に配置したものと、３つのｐチャネル型ＭＩＳトランジスタを並列に配置したものとがある。
【００２６】
このように、１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点が本実施形態の特徴である。
【００２７】
ここで、本実施形態及び後述する各実施形態において、評価用ＭＩＳトランジスタの構造が実使用ＭＩＳトランジスタの構造と実質的に同じとは、ゲート電極，ゲート絶縁膜，ソース・ドレイン領域などの構造が実質的に同じことを言う。ゲート電極の構造を規定するファクターとしては、ポリシリコン構造，ポリサイド構造，ポリメタル構造などの材質や、寸法（ゲート長，ゲート幅）や、ポリシリコン中の不純物の種類，濃度などがある。ゲート絶縁膜の構造としては、厚み，材質がある。ソース・ドレイン領域の構造としては、ＬＤＤ領域やエクステンション領域の有無，不純物濃度などがある。「実質的に同じ」とは、半導体装置の評価に際して、半導体装置の特性の相違が明確に検知し得るような相違がないことをいう。
【００２８】
−評価部を用いた評価方法−
図２（ａ），（ｂ）は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。
【００２９】
図２（ａ）に示すように、実効ゲート幅が３μｍ以上となる複数（本実施形態では３つ）の評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣを有する評価部を設ける。そして、評価部には、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣ各ソース領域に電気的に接続されるソースパッド１２，ドレインパッド１３及びゲートパッド１４を設ける。つまり、３つの評価用ＭＩＳトランジスタを並列に配置する。そして、ソースパッド１２，ドレインパッド１３及びゲートパッド１４に電圧印加用端子や電流測定端子などを接触させて、Ｉ−Ｖ特性などの電気的特性を評価する。
【００３０】
半導体装置の特性の評価の際には、図２（ｂ）に示すように、ステップＳＴ１０で、並列配置された複数個の評価用ＭＩＳトランジスタの特性を評価して、その結果をメモリ（図示せず）に保存する。次に、ステップＳＴ１１で、メモリからステップＳＴ１０における評価結果をメモリから取り出して、複数個の評価用ＭＩＳトランジスタの特性値の平均値，分散σを算出し、これを１つのＭＩＳトランジスタの特性値として、メモリに保存する。そして、このＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【００３１】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。
【００３２】
図３は、評価用ＭＩＳトランジスタの実効ゲート幅（合計ゲート幅）に対する，ＭＩＳトランジスタのしきい値電圧Ｖｔ及びそのばらつき３σを示す図である。同図において、横軸は並列に配置された３つの評価用ＭＩＳトランジスタのゲート幅の合計値を表し、縦軸はしきい値電圧Ｖｔの標準偏差の３倍である３σ（左側）及びしきい値電圧Ｖｔ（右側）を表している。また、同図において、▲はゲート幅が０．２６μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧の３σ、□はゲート幅が１．２μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧の３σ、●はゲート幅が１０．０μｍの評価用ＭＩＳトランジスタを１，３，５個配置した評価部から得られるしきい値電圧の３σをそれぞれ示している。また、×はゲート幅が０．２６μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧、＊はゲート幅が１．２μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧、＋はゲート幅が１０．０μｍの評価用ＭＩＳトランジスタを１，３，５個配置した評価部から得られるしきい値電圧のデータをそれぞれ示している。
【００３３】
図３の破線Ｌ３σは、各種サンプルの３σの平均的な値を示しており、この破線Ｌ３σから以下のことがわかる。合計ゲート幅が３μｍ以上の範囲では、３σが一定の値を示しており、実使用ＭＩＳトランジスタの平均的なばらつきを表している。つまり、半導体装置全体としてみると、局所的なＭＩＳトランジスタの特性のばらつきが相殺されて、図３に示す合計ゲート幅が３μｍ以上の領域における３σ値にほぼ一致することがわかった。
【００３４】
一方、合計ゲート幅が３μｍ未満になると、しきい値電圧のばらつきを表す３σの値が大きくなっている。特に、合計ゲート幅が１．０μｍ未満になると、３σ値が合計ゲート幅が３μｍのときの３σ値の２倍近くになっている。したがって、従来の半導体装置のごとく、１つの評価用ＭＩＳトランジスタのみを配置した評価部を用いて、１つの実使用ＭＩＳトランジスタの特性のばらつきを求め、このときの特性値の３σ（ばらつき）に基づいて、半導体装置の設計，製造工程の管理などを行なったのでは、実際の半導体装置の特性のばらつきよりも大きな特性のばらつきが存在すると誤って判断することになる。
【００３５】
それに対し、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なうことにより、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００３６】
（第２の実施形態）
図４（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのIV-IV 線における断面図である。
【００３７】
図４（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。
【００３８】
ここで、本実施形態においては、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐している点が、第１の実施形態とは異なっている。
【００３９】
なお、図４（ｂ）に示す断面構造は、基本的には図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、説明を省略する。
【００４０】
また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。
【００４１】
このように、１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００４２】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００４３】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００４４】
特に、本実施形態においては、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐しているので、ソースパッド１２とドレインパッド１３とが近接して相対向する部分の面積が小さくなる。したがって、第１の実施形態に比べ、ソースパッド１２とドレインパッド１３との間の電気的なショートの発生を効果的に抑制することができる。
【００４５】
（第３の実施形態）
図５（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのV-V 線における断面図である。
【００４６】
図５（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。
【００４７】
ここで、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣを挟んで、ＭＩＳトランジスタが配置されない２つのダミー活性領域ＲacD1，ＲacD2が設けられている。また、ゲート電極１７を挟んで、ゲート電極１７に実質的に平行に並ぶ２つのダミーゲート１７D1，１７D2が設けられている。この２つの点が、第１の実施形態とは異なっている。
【００４８】
なお、図５（ｂ）に示す断面構造は、２つのダミーゲート１７D1，１７D2がゲート電極１７を挟んで設けられている点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。
【００４９】
また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用のロジック用ＭＩＳトランジスタと実質的に同じになるように設計されている。
【００５０】
１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００５１】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００５２】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００５３】
特に、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣを挟んで、２つのダミー活性領域ＲacD1，ＲacD2が設けられているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力がほぼ均一化される。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。
【００５４】
また、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７を挟んで、２つのダミーゲート１７D1，１７D2が設けられているので、３つのゲート１７，１７D1，１７D2がいわゆるラインアンドスペースパターンを構成している。したがって、ゲート電極１７の寸法精度が向上し、これによっても、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減されるので、各評価用ＭＩＳトランジスタの特性をより正確に推定することができる。
【００５５】
（第４の実施形態）
図６（ａ），（ｂ）は、それぞれ順に、第４の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVI-VI 線における断面図である。
【００５６】
図６（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３とを備えている。
【００５７】
ここで、本実施形態においては、各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法が、実使用ＭＩＳトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい点が、第１の実施形態とは異なっている。たとえば、実使用のＭＩＳトランジスタの活性領域のゲート長方向の寸法が、０．８６μｍであるのに対し、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法は、１０μｍ（２μｍ以上）である。ただし、各活性領域ＲacＡ〜ＲacＣのゲート幅方向の寸法は、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート幅の寸法と同じであるので、実使用のＭＩＳトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。
【００５８】
なお、図６（ｂ）に示す断面構造は、活性領域ＲacＢのゲート長方向の寸法が大きい点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。
【００５９】
本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。
【００６０】
このように、１つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００６１】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００６２】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００６３】
特に、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【００６４】
（第５の実施形態）
図７（ａ），（ｂ）は、それぞれ順に、第５の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVII-VII 線における断面図である。
【００６５】
図７（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。
【００６６】
ここで、本実施形態においては、第１〜第３の実施形態の特徴を全て備えている点が特徴である。
【００６７】
まず、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐している。また、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣを挟んで、ＭＩＳトランジスタが配置されない２つのダミー活性領域ＲacD1，ＲacD2が設けられている。また、ゲート電極１７を挟んで、ゲート電極１７に実質的に平行に並ぶ２つのダミーゲート１７D1，１７D2が設けられている。さらに、各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法が、実使用ＭＩＳトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい。たとえば、実使用のＭＩＳトランジスタの活性領域のゲート長方向の寸法が、０．８６μｍであるのに対し、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法は、１０μｍ（２μｍ以上）である。ただし、各活性領域ＲacＡ〜ＲacＣのゲート幅方向の寸法は、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート幅の寸法と同じであるので、実使用のＭＩＳトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。
【００６８】
なお、図７（ｂ）に示す断面構造は、活性領域ＲacＢのゲート長方向の寸法が大きい点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。
【００６９】
また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。
【００７０】
このように、１つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。
【００７１】
また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。
【００７２】
よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００７３】
また、本実施形態においては、第２の実施形態と同様に、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐しているので、ソースパッド１２とドレインパッド１３とが近接して相対向する部分の面積が小さくなる。したがって、第１の実施形態に比べ、ソースパッド１２とドレインパッド１３との間の電気的なショートの発生を効果的に抑制することができる。
【００７４】
また、本実施形態においては、第３の実施形態と同様に、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【００７５】
さらに、本実施形態においては、第４の実施形態と同様に、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【００７６】
（第１〜第５の実施形態の特記事項）
第１〜第５の実施形態において、実使用のＭＩＳトランジスタが複数種類ある場合には、評価用ＭＩＳトランジスタは、全ての種類について、実使用ＭＩＳトランジスタを複数個配置した評価部を設けるのが原則である。たとえば、チャネル導電型にはｐチャネル型ＭＩＳトランジスタ，ｎチャネル型ＭＩＳトランジスタの２種類がある。高しきい値ＭＩＳトランジスタと低しきい値ＭＩＳトランジスタとでは、ゲート絶縁膜の厚みが相異なる。メモリセルトランジスタ，メモリの周辺回路用トランジスタなどでは、ゲート長，ゲート幅，ソース・ドレイン領域の構造や不純物濃度などが異なっている。したがって、これらの全ての種類について、実使用ＭＩＳトランジスタと同じ構造を有する評価用ＭＩＳトランジスタを複数個配置した評価部を設けている。
【００７７】
ただし、たとえば、ｎチャネル型ＭＩＳトランジスタの特性の平均的なばらつきからｐチャネル型トランジスタの特性の平均的なばらつきが予測できる場合など、１つの種類のＭＩＳトランジスタのデータに基づいて他の種類のＭＩＳトランジスタの特性のばらつきがほぼわかる場合には、予測可能な種類に係る評価部は必ずしも設ける必要はない。
【００７８】
なお、第４の実施形態（図６参照），第５の実施形態（図７参照）においては、評価用ＭＩＳトランジスタの活性領域のゲート長方向寸法が、実使用ＭＩＳトランジスタの活性領域のゲート長方向寸法よりも大きいが、これによってＭＩＳトランジスタの特性が検知しうる程度には変わらないので、この場合にも、評価用ＭＩＳトランジスタと実使用ＭＩＳトランジスタとは実質的は同じ構造を有しているといえる。
【００７９】
また、第１〜第５の実施形態において、後述するように、共通のゲートパッドに電気的に接続される複数の評価用ＭＩＳトランジスタのゲート幅が所定値以上であればよい。
【００８０】
また、第１〜第５の実施形態において、複数のＭＩＳトランジスタに共通のゲート電極が必ずしも必要ではなく、各ＭＩＳトランジスタ毎に独立に設けられた複数のゲート電極にそれぞれ電気的に接続される１つのゲートパッドが設けられていてもよい。
【００８１】
特に、第１，第４の実施形態においては、各活性領域ＲacＡ〜ＲacＣが互いに隣接して評価部としてまとめられている必要はない。互いに離れた活性領域に配置された評価用ＭＩＳトランジスタの各ゲート電極，ソース領域，ドレイン領域がそれぞれ共通のパッドに電気的に接続されていれば、第１，第４の実施形態と同じ効果を発揮することができる。
【００８２】
さらに、第１〜第５の実施形態において、ソースパッド１２，ドレインパッド１３及びゲートパッド１４は、半導体基板１０の直上の層間絶縁膜２１の上に設けられているとしている。しかし、一般的な半導体装置においては、多数の層間絶縁膜と多数の配線層とを順に積層してなる多層配線構造を有しているので、パッドは最上層に設けられている。各実施形態では、理解を容易にするために層間絶縁膜やプラグを１層分しか設けていないだけである。
【００８３】
（第６の実施形態）
図８（ａ），（ｂ）は、それぞれ順に、第６の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。図８（ａ）に示すように、ウェハの複数のブロックＲblＡ〜ＲblＥに、単体の評価用ＭＩＳトランジスタを有する評価部（図１１に示す従来の評価部と同じ構造を有している）を複数個設ける。このブロックＲblは、ウェハから製品として切り出されるチップが複数個含まれるように設定される。
【００８４】
そして、半導体装置の特性を評価する際には、図８（ｂ）に示すように、ステップＳＴ２０で、単体の評価用ＭＩＳトランジスタの特性を各ブロックＲblごとに複数個評価して、その評価結果をメモリ（図示せず）に保存する。そして、ステップＳＴ２１で、メモリに保存された各ＭＩＳトランジスタの特性値を用いて、各ブロックＲblごとに複数の評価用ＭＩＳトランジスタの平均的な特性値を算出し、この算出結果をメモリ（図示せず）に保存する。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、各ブロックＲblごとに複数個の評価用ＭＩＳトランジスタの特性値の平均値を算出して、これを１つのＭＩＳトランジスタの特性値として、メモリに保存するのである。
【００８５】
そして、ステップＳＴ２２で、メモリから各ブロックＲblのＭＩＳトランジスタの平均的な特性値を取り出して、ウェハ内のＭＩＳトランジスタの特性値の平均値，分散を算出する。そして、ＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【００８６】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。
【００８７】
本実施形態の半導体装置の特性の評価方法によっても、第１の実施形態と同様に、局所的なＭＩＳトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００８８】
第７の実施形態においては、評価を行なうタイミングは、ウェハを個別のチップに分割する前であってもよいし、ウェハを個別のチップに切り出した後であってもよい。ウェハを個別のチップに切り出した後でも、評価用ＭＩＳトランジスタが配置されていたブロックが特定できれば、上述の効果を発揮することができるからである。
【００８９】
（第７の実施形態）
図９は、第７の実施形態に係る半導体装置の平面図である。図９に示すように、ウェハを複数のチップ（製品）に分割するためのスクライブライン（スクライブ領域）に、単体の評価用ＭＩＳトランジスタを配置した評価部（図１１に示す従来の評価部と同じ構造を有している）を複数個ずつ設ける。この評価部は、ウェハ全体にほぼ均一に分布するように設けられている。
【００９０】
そして、半導体装置の特性を評価する際には、図８（ｂ）に示す手順と同様の手順を行なう。すなわち、ウェハをいくつかの領域（たとえば図８（ａ）に示すような５カ所）にグループ分けしておいて、単体の評価用ＭＩＳトランジスタの特性を各領域ごとに複数個評価して、その評価結果をメモリ（図示せず）に保存する。そして、メモリに保存された各ＭＩＳトランジスタの特性値を用いて、各領域ごとに複数の評価用ＭＩＳトランジスタの平均的な特性値を算出し、この算出結果をメモリ（図示せず）に保存する。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、グループ分けされた各領域ごとに複数個の評価用ＭＩＳトランジスタの特性値の平均値を算出して、これを１つのＭＩＳトランジスタの特性値として、メモリに保存するのである。
【００９１】
そして、メモリから各領域におけるＭＩＳトランジスタの平均的な特性値を取り出して、ウェハ内のＭＩＳトランジスタの特性値の平均値，分散を算出する。そして、ＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【００９２】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。
【００９３】
本実施形態によっても、第１の実施形態と同様に、局所的なＭＩＳトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。
【００９４】
図１０は、第６，第７の実施形態の効果を示すグラフである。同図において、横軸はグループ（ブロック，領域）内の評価用ＭＩＳトランジスタの個数を表し、縦軸は評価用ＭＩＳトランジスタのしきい値（しきい値電圧）の標準偏差を表している。この標準偏差は、各グループごとに算出された評価用ＭＩＳトランジスタの平均値を用いて、ウェハ全体のＭＩＳトランジスタのしきい値の平均値を算出することで求められたものである。同図に示すように、グループ内の評価用ＭＩＳトランジスタの個数を増やすに従って、しきい値の標準偏差が減少していくことがわかる。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、ウェハ全体の評価用ＭＩＳトランジスタの特性の平均値，分散（標準偏差）をそのまま算出すると、製品となる半導体装置中の実使用ＭＩＳトランジスタの特性値のばらつきより大きく見積もってしまうことがわかる。従って、第６，第７の実施形態により、半導体装置の特性評価の信頼性が向上することができることがわかる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ順に、第１の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのI-I 線における断面図である。
【図２】（ａ），（ｂ）は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。
【図３】評価用ＭＩＳトランジスタの実効ゲート幅（合計ゲート幅）に対する，ＭＩＳトランジスタのしきい値電圧Ｖｔ及びそのばらつき３σを示す図である。
【図４】（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのIV-IV 線における断面図である。
【図５】（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのV-V 線における断面図である。
【図６】（ａ），（ｂ）は、それぞれ順に、第４の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVI-VI 線における断面図である。
【図７】（ａ），（ｂ）は、それぞれ順に、第５の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVII-VII 線における断面図である。
【図８】（ａ），（ｂ）は、それぞれ順に、第６の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。
【図９】第７の実施形態に係る半導体装置の平面図である。
【図１０】第６，第７の実施形態の効果を示すグラフである。
【図１１】（ａ），（ｂ），（ｃ）は、それぞれ順に、従来の特性評価用素子の評価部の回路図，平面図及びXI-XI線における断面図である。
【符号の説明】
１０ 半導体基板
１１ トレンチ素子分離
１２ ソースパッド
１３ ドレインパッド
１４ ゲートパッド
１５ ソース領域
１６ ドレイン領域
１７ ゲート電極
１８ ゲート絶縁膜
１９ サイドウォール
２１ 層間絶縁膜
２２ プラグ
Ｒac 活性領域
Ｔｒ 評価用ＭＩＳトランジスタ
Claims (13)
- 半導体基板と、
上記半導体基板内の活性領域に配置される実使用ＭＩＳトランジスタと、
上記半導体基板内の活性領域に配置され、各々ゲート電極、ソース領域及びドレイン領域を有し、上記実使用ＭＩＳトランジスタの特性を代表させるための複数の評価用ＭＩＳトランジスタと、
上記複数の評価用ＭＩＳトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、
上記複数の評価用ＭＩＳトランジスタの評価対象の特性のばらつきが一定値以下となるよう、上記複数の評価用ＭＩＳトランジスタの合計ゲート幅が一定値以上の長さに設定されている半導体装置。 - 請求項１記載の半導体装置において、
上記複数の評価用ＭＩＳトランジスタの合計ゲート幅は、３μｍ以上である，半導体装置。 - 請求項１又は２記載の半導体装置において、
上記複数の評価用ＭＩＳトランジスタは、互いに隣接している複数の活性領域に配置されている，半導体装置。 - 請求項３記載の半導体装置において、
上記評価用ＭＩＳトランジスタの各ゲート電極は、共通化された１つのゲート電極である，半導体装置。 - 請求項４記載の半導体装置において、
上記ソース用共通導体部及びドレイン用共通導体部と上記複数の評価用ＭＩＳトランジスタの各ソース領域及び各ドレイン領域との間に介在する層間絶縁膜と、
各々上記層間絶縁膜を貫通して、上記ソース用共通導体部と上記各ソース領域との間、上記ドレイン用共通導体部と上記各ドレイン領域との間をそれぞれ接続するプラグとを備え、
上記ソース用共通導体部及びドレイン用共通導体部は、それぞれ分岐して上記プラグに接続されている先端部を有している，半導体装置。 - 請求項４又は５記載の半導体装置において、
上記評価用ＭＩＳトランジスタのゲート電極の両側に設けられ、上記ゲート電極に実質的に平行に並び、ゲートとして機能しないダミー電極をさらに備えている，半導体装置。 - 請求項３〜６のうちいずれか１つに記載の半導体装置において、
上記複数の評価用ＭＩＳトランジスタが配置されている上記複数の活性領域は、実質的に一列に配置されていて、上記複数の活性領域のうち両端の活性領域の各側方には、ＭＩＳトランジスタが存在しないダミー活性領域がそれぞれ設けられている，半導体装置。 - 請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記複数の評価用ＭＩＳトランジスタは、上記実使用ＭＩＳトランジスタと実質的に同じ構造を有している，半導体装置。 - 請求項８記載の半導体装置において、
上記実使用ＭＩＳトランジスタは、互いに構造が実質的に異なる複数種類の実使用ＭＩＳトランジスタに分けられ、
上記評価用ＭＩＳトランジスタは、上記複数種類の実使用ＭＩＳトランジスタと実質的に構造が同じである複数種類の評価用ＭＩＳトランジスタに分けられる，半導体装置。 - 請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記複数の評価用ＭＩＳトランジスタが配置される活性領域は、上記実使用ＭＩＳトランジスタが配置される活性領域よりもゲート長方向寸法が大きい，半導体装置。 - 請求項７記載の半導体装置において、
上記複数の評価用ＭＩＳトランジスタが配置される活性領域及び上記ダミー活性領域は、上記実使用ＭＩＳトランジスタが配置される活性領域よりもゲート長方向寸法が大きい，半導体装置。 - 半導体基板と、
上記半導体基板内の活性領域に配置される実使用ＭＩＳトランジスタと、
上記半導体基板内の活性領域に配置され、各々ゲート電極，ソース領域及びドレイン領域を有し、上記実使用ＭＩＳトランジスタの特性を代表させるための複数の評価用ＭＩＳトランジスタと、
上記複数の評価用ＭＩＳトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、
上記複数の評価用ＭＩＳトランジスタが配置される活性領域は、上記実使用ＭＩＳトランジスタが配置される活性領域よりもゲート長方向寸法が大きい，半導体装置。 - 半導体基板と、
上記半導体基板内の活性領域に配置される実使用ＭＩＳトランジスタと、
上記半導体基板内の活性領域に配置され、各々ゲート電極，ソース領域及びドレイン領域を有し、上記実使用ＭＩＳトランジスタの特性を代表させるための複数の評価用ＭＩＳトランジスタと、
上記複数の評価用ＭＩＳトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、
上記複数の評価用ＭＩＳトランジスタは、互いに隣接している複数の活性領域に配置され、
上記複数の評価用ＭＩＳトランジスタが配置されている上記複数の活性領域は、実質的に一列に配置されていて、上記複数の活性領域のうち両端の活性領域の各側方には、ＭＩＳトランジスタが存在しないダミー活性領域がそれぞれ設けられており、
上記複数の評価用ＭＩＳトランジスタが配置される活性領域及び上記ダミー活性領域は、上記実使用ＭＩＳトランジスタが配置される活性領域よりもゲート長方向寸法が大きい，半導体装置。
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