JP4068340B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に素子分離溝を用いて形成されるＭＩＳＦＥＴ対を用いた、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型ＤＲＡＭメモリ、およびアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、ＤＲＡＭ(Dynamic Random Access Memory)と、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等で構成される論理回路と、を同一の半導体基板上に設けるロジック混載形メモリでは、ＭＩＳＦＥＴ等の分離のために素子分離溝を用いている。なお、この種の装置として関連するものには、例えば特開２０００−１７４２２５号公報に開示されている。
【０００３】
【発明が解決しようとする課題】
素子分離に素子分離溝を用いた素子分離技術においては、素子分離溝領域と素子活性化領域の疎密、より具体的に言いかえると素子分離溝の幅によって素子分離溝の形状が変化する。
【０００４】
その結果、均一な電気特性が要求されるセンスアンプ回路に用いられるＭＩＳＦＥＴ対間にしきい値電圧差が発生する問題があった。
【０００５】
本発明の目的は、素子分離溝を用いた例えば、ＤＲＡＭおよびロジック混載形メモリおよびアナログ回路を有する半導体集積回路装置等において、均一な電気特性の要求されるＭＩＳＦＥＴの特性を向上させることのできる技術を提供することにある。特に、センスアンプ回路等を構成するＭＩＳＦＥＴ対の特性を向上させることのできる技術を提供することにある。
【０００６】
また、本発明の他の目的は、半導体集積回路装置の高性能化を図ることにある。
【０００７】
また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅を同じとする。もしくはこの幅の差を、最小加工寸法の二倍以下とする。その結果、素子分離溝の幅に起因する素子分離溝の形状がほとんど同じになり、素子分離溝の形状差に起因するＭＩＳＦＥＴ対のしきい値電圧差が低減するので、例えば、前記ＭＩＳＦＥＴで構成されるセンスアンプの性能が向上し、ＤＲＡＭメモリセルのリフレッシュ特性を向上させることが可能となる。
【００１１】
また、素子分離溝の形状の違いによるしきい値電圧差は、特に、ｐチャネル型ＭＩＳＦＥＴで大きくなる。従って、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差のみを、ほぼゼロもしくは最小加工寸法の二倍以下とすれば、ｎチャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、かつ素子分離溝の形状の違いに起因するｐチャネル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることができる。
【００１２】
また、ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法の二倍以下とすることで、センスアンプピッチを二倍以上に広げ、かつ素子分離溝の形状の違いによるｎチャネル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることができる。
【００１３】
また、ｐチャネル型ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差のみを、ほぼゼロもしくは最小加工寸法の二倍以下とすることで、センスアンプピッチを二倍以上に大きくし、かつｎチャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、かつ素子分離溝の形状の違いによるｐチャネル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることができる。
【００１４】
また、ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、例えば、ｎチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域をｐウエル活性領域とし、ｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域をｎウエル活性領域（ｎ型活性領域）とすることによって、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の距離と、ｎチャネル型ＭＩＳＦＥＴ対の活性領域間の距離の差をほぼゼロもしくは最小加工寸法の二倍以下とすることで、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１５】
また、ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、例えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域の片方または両方をｐウエル活性領域とし、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の距離を、ｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の距離よりも大きくすることで、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１６】
また、ＭＩＳＦＥＴ対の配置された活性領域が複数分離して配置されているセンスアンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を配置し、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を分離すると、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を電気的に分離することができ、センスアンプ駆動の高速化に寄与することができる。
【００１７】
また、ＭＩＳＦＥＴ対の配置された活性領域が複数分離して配置されているセンスアンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を配置し、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を分離し、ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法の二倍以下とすると、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を電気的に分離することができるので、センスアンプ駆動の高速化に寄与し、かつＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１８】
また、ＭＩＳＦＥＴ対を有するセンスアンプ回路において、ＭＩＳＦＥＴ対のゲート電極の活性領域のソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域端部上に配置すると、素子分離溝の形状のＭＩＳＦＥＴ対に及ぼす影響が抑えられるので、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置の要部レイアウト図である。図１は、後述するように、センスアンプ回路を始めとするプリチャージ回路、イコライズ回路やＩ／Ｏセレクタ回路等、ＤＲＡＭ（Dynamic Random Access Memory）メモリセルを駆動するのに必要な論理回路のレイアウト図を示すものであり、この図１に示す領域のうちｐｗ１ａ〜ｐｗ１ｂを論理回路領域という。この論理回路領域の両端には、ＤＲＡＭメモリセルが形成される（メモリセル領域）ｐｗｍ１、ｐｗｍ２が位置する。但し、このメモリセル領域には、メモリセルがアレイ状に形成されるが、図２中では省略されている。また、図２には、メモリセル領域の端部、即ちメモリセルアレイと論理回路領域との境界部が示されている。
【００２１】
図２は、本発明の実施の形態１である半導体集積回路装置の要部断面図で、図１の要部レイアウト図の一点鎖線ｍ１とｍ２間における断面図である。図３〜図１７は、図２の半導体集積回路装置の製造工程中における要部断面図である。
【００２２】
まず、本実施の形態１のＤＲＡＭの論理回路領域の断面構造を図２によって説明する。半導体基板１は、例えば導電型がｐ型のシリコン単結晶からなり、この半導体基板１中には深いｎウエル領域９が形成されている。この深いｎウエル領域９には、例えばｎ型不純物のリンが導入されており、メモリセル領域ｐｗｍ１、ｐｗｍ２から延在している。
【００２３】
また、論理回路領域における半導体基板１において、ｐウエル１０が形成されている。このｐウエル１０には、例えばｐ型不純物のホウ素が導入されている。そのｐ型不純物の濃度は、例えば１０17（以下、「１０ｅ１７」と示す）〜１０ｅ１８／ｃｍ3程度である。
【００２４】
また、論理回路領域等における半導体基板１において、ｎウエル１１が形成されている。ｎウエル１１には、例えばｎ型不純物のリンまたはヒ素（Ａｓ）が導入されている。そのｎ型不純物の濃度は、例えば１０ｅ１７〜１０ｅ１８／ｃｍ3程度である。
【００２５】
このような半導体基板１の上層部には、浅い溝掘り埋込形の素子分離領域が形成されている。すなわち、この素子分離領域は、半導体基板１の厚さ方向に掘られた０．３〜０．４μｍの深さの素子分離溝１ｂの内壁に、膜厚１０ｎｍ程度の薄い熱酸化シリコン（ＳｉＯ2）膜６を形成した後、分離用の絶縁膜７が埋め込まれて形成されている。この素子分離領域（絶縁膜７）によって区画された領域が、いわゆる活性領域（ｐｗｍ１〜ｐｗｍ２）であり、この領域の一部に素子等が形成される。
【００２６】
この分離用の絶縁膜７は、例えば酸化シリコン（ＳｉＯ2）等からなる。なお、この素子分離用の絶縁膜７の上面は、ＣＭＰ（Chemical Mechanical Polishing）法によって研磨され、その高さが半導体基板１の主面の高さよりやや低く形成される。
【００２７】
半導体基板１上のゲート絶縁膜１２は、例えば酸化シリコンからなり、その厚さは、例えば３．５〜７ｎｍ程度に設定されている。
【００２８】
また、ゲート絶縁膜１２上のゲート電極１６、１７は、例えば低抵抗多結晶シリコン膜１３（１３ｎ、１３ｐ）、窒化タングステン（ＷＮ）膜（図示せず）、タングステン（Ｗ）膜１４およびキャップ絶縁膜１５が下層から順に堆積され、ポリメタル構造を構成している。低抵抗ゲート電極材料としてのポリメタルは、そのシート抵抗が２Ω／□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。ここで、ゲート電極１６を構成する低抵抗多結晶シリコン膜は、ｎ型の不純物を含有しており（１３ｎ）、ゲート電極１７を構成する低抵抗多結晶シリコン膜は、ｐ型の不純物を含有している（１３ｐ）。
【００２９】
次いで、トランジスタ（ＭＩＳＦＥＴ）の拡散層領域、サイドウォールスペーサ、層間絶縁膜、コンタクト電極、メタル配線、蓄積電極などが形成されるが、それらの図示は省略する。
【００３０】
次いで、本実施の形態１のＤＲＡＭの論理回路領域の要部レイアウトを図１によって説明する。
【００３１】
まず、ｐウエル１０上にはゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）ｐｗ１ａ、ｐｗ２ａ、ｐｗｐ１、ｐｗｐ２、ｐｗ５、ｐｗ２ｂおよびｐｗ１ｂが形成されている。
【００３２】
また、ｐウエル１０上にはゲート電極１６を有しないｎ型活性領域、ｐｗ３およびｐｗ４が形成されている。なお、ｐｗｍ１およびｐｗｍ２は、前述したようにメモリセルアレイと論理回路領域との境界部であり、ｐウエル１０上のゲート電極１６を有しないｐ型活性領域である。
【００３３】
また、ｎウエル１１上にはゲート電極１７を有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ１、ｎｗｐ２が形成されている。
【００３４】
また、ｎウエル１１上にはゲート電極を有しない、ｎウエル給電領域（活性領域）ｎｗ１、ｎｗ２が形成されている。
【００３５】
なお、これらのｎチャネル型のＭＩＳＦＥＴの活性領域、ｐチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）、ｐウエル上のゲート電極を有しないｐ型活性領域およびｎウエル上のゲート電極を有しないｎ型活性領域上に、ＤＲＡＭのセンスアンプ回路等の論理回路が形成されている。
【００３６】
まず、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ１ａ、ｐｗ１ｂには、プリチャージ回路（図３４のＰＣ）およびイコライズ回路が形成されている。
【００３７】
次いで、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ２ａ、ｐｗ２ｂには、Ｉ/Ｏセレクタ回路（図３４のＩＯ）が形成されている。
【００３８】
次いで、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ１、ｐｗｐ２には、ｎチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が形成されている（図３４参照）。かかるクロスカップル回路と、後述するｐチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路とで、図３４に示すセンスアンプが構成される。図３４に、センスアンプ回路ＳＡ等の回路図の一例を示す。図３４に示すように、センスアンプ回路ＳＡは、ｎチャネル型ＭＩＳＦＥＴ対（ＴＮ１、ＴＮ２）およびｐチャネル型ＭＩＳＦＥＴ対（ＴＰ１、ＴＰ２）とで構成される。これらのＭＩＳＦＥＴ対は、ビット線間（例えば、ＢＬ１ｔとＢＬ１ｂ間）に直列に接続され（即ち、ソースもしくはドレイン領域を共通としており）、それぞれのゲート電極は、自身が接続されていないビット線に接続されている（即ち、それぞれのゲート電極は、他のＭＩＳＦＥＴの共通となっていないソース、ドレイン領域と接続されている）。
【００３９】
このように、図１には明示していないが、活性領域ｐｗｐ１もしくはｐｗｐ２上のｎチャネル型ＭＩＳＦＥＴ対は、そのゲート電極とソース、ドレイン領域とが例えばビット線によって交差接続される。
【００４０】
次いで、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ５には、センスドライブ回路（図３４のＳＡＮＤ、ＳＡＰＤ）が形成されている。
【００４１】
なお、図３４中のＹＳはＹ選択線、ＩＯ１ｂ等はＩＯ線、ＢＬＥＱはビット線プリチャージ信号線、ＶＢＬＲはビット線プリチャージ電源線、を示す。また、ＷＬは、ワード線、ＭＣは、メモリセルを示す。さらに、ＣＳＮはセンスアンプＮＭＯＳコモンソース線、ＣＳＰはセンスアンプＰＭＯＳコモンソース線、φｎはセンスアンプＮＭＯＳ活性化信号、φｐはセンスアンプＰＭＯＳ活性化信号を示す。
【００４２】
また、ｐウエル１０上のゲート電極を有しないｐ型活性領域、ｐｗｍ１およびｐｗｍ２には、メモリセル領域と論理回路領域間に位置するダミー領域が形成されている。
【００４３】
次いで、ｐウエル１０上のゲート電極を有しないｐ型活性領域、ｐｗ３およびｐｗ４には、クロスカップル回路領域とその他の回路領域（ここでは、Ｉ／Ｏセレクタ回路やセンスドライブ回路が形成される領域）間に配置されたダミー領域が形成されている。
【００４４】
また、ｎウエル１１上のゲート電極１７を有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ１、ｎｗｐ２には、ｐチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が形成されている（図３４参照）。このように、図１には明示していないが、活性領域ｎｗｐ１もしくはｎｗｐ２上のｐチャネル型ＭＩＳＦＥＴ対も、そのゲート電極とソース、ドレイン領域とが例えばビット線によって交差接続される。
【００４５】
また、ｎウエル１１上のゲート電極を有しないｎ型活性領域、ｎｗ１、ｎｗ２には、クロスカップル回路領域とその他の論理回路領域間に配置されたダミー領域が形成されている。なお、このようなダミー領域を、前述したように、ｎウエル給電領域として利用することができる。
【００４６】
また、本実施の形態では、図１に示すように、平面レイアウト上のゲート電極（１６、１７）の形状は、Ｕ字型であるとしたが、ゲート電極形状は活性領域のソース拡散層とドレイン拡散層を分離する形状、例えば、図１８に示すような四角形型でもよい。
【００４７】
また、図１に示した活性領域（ｐｗ１ａ〜ｐｗ１ｂ）がメモリセル領域に平行して連続している、即ちＸ方向に配置されていることは言うまでもない。
【００４８】
また、図１に示した活性領域上のゲート電極が活性領域上に周期的に配置されていることは言うまでもない。
【００４９】
図１に示すように、本実施の形態においては、二列連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の素子分離溝の幅Ｌ４とＬ６、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５が等しく、二列連続して配置されたｎチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の素子分離溝の幅Ｌ１とＬ３、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ２が等しいことを特徴とする。
【００５０】
以下、本実施の形態の半導体集積回路装置を、図３〜図１７を参照し、その製造工程をたどりながら詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００５１】
まず、図３に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を、約８００℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１４０ｎｍ程度の窒化シリコン膜３を堆積する。
【００５２】
次いで、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜２とを選択的に除去し、フォトレジストをアッシャ除去すると、図４のようになる。
【００５３】
次いで、図５に示すように、シリコン半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜４を堆積する。この酸化シリコン膜４の膜厚は、例えば４０〜５０ｎｍ程度で、例えばＨＬＤ（High-pressure Low-temperature Deposition）酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００５４】
次いで、図６に示すように、窒化シリコン膜３と酸化シリコン膜２からなる積層膜の側壁に、酸化シリコン膜４からなるサイドウォールスペーサを、酸化シリコン膜４をエッチバックすることにより形成する。
【００５５】
このサイドウォールスペーサを有する窒化シリコン膜３と酸化シリコン膜２からなる積層膜５は、素子分離領域の半導体基板１をエッチングして溝を形成する際のマスクとして使用する。
【００５６】
また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の半導体基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜２は、半導体基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して半導体基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。また、酸化シリコン膜４のサイドウォールスペーサは、活性領域の端部（肩部）に生じるストレスを緩和し、活性領域の肩部に丸みを付けるために形成する。
【００５７】
次いで、図７に示すように、酸化シリコン膜４からなるサイドウォールスペーサを有する窒化シリコン膜３と酸化シリコン膜２からなる積層膜５をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ０.３ 〜０．４ミクロン程度の溝（素子分離溝）１ｂを形成する。
【００５８】
次いで、図８に示すように、半導体基板１を約８００〜１０００℃で熱酸化することによって、溝１ｂの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝１ｂの内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝１ｂの内部に埋め込まれる酸化シリコン膜７と半導体基板１との界面に生じるストレスを緩和するために形成する。また、この熱酸化処理を行なうことにより、活性領域の肩部の半導体基板１表面が丸められる。
【００５９】
次いで、図９に示すように、溝１ｂの内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜７を堆積する。この酸化シリコン膜７は、溝１ｂの深さよりも厚い膜厚（例えば６００ｎｍ程度）で堆積し、溝１ｂの内部に酸化シリコン膜７を隙間なく埋め込む。また、酸化シリコン膜７は、例えば酸素とテトラエトキシシラン((Ｃ2Ｈ5)4Ｓｉ）とを原料として成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００６０】
次いで、半導体基板１を約１０００〜１２００℃で熱酸化し、溝１ｂに埋め込んだ酸化シリコン膜７の膜質を改善するためのデンシファイ（焼き締め）処理を行う。
【００６１】
次いで、図１０に示すように、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて溝１ｂの外部の酸化シリコン膜７を除去すると共に、溝１ｂの上部の酸化シリコン膜７の表面を平坦化する。この研磨において、活性領域の半導体基板１の表面を覆っている、酸化シリコン膜４からなるサイドウォールスペーサを有する窒化シリコン膜３と酸化シリコン膜２からなる積層膜５は、研磨ストッパとして用いられ、研磨後、積層膜８となる。
【００６２】
次いで、半導体基板１の活性領域を覆う積層膜８を熱リン酸などのエッチング液を用いて処理し、続いてドライまたはウェットエッチングを用いて除去することにより、図１１に示すように、酸化シリコン膜７が埋め込まれた素子分離溝が完成する。次いで、図１１に示すように、積層膜８を除去する。
【００６３】
次いで、半導体基板１に対してプレ酸化処理を施し、半導体基板１上のメモリセル領域が露出するような深いｎウエル形成用のフォトレジストパターン（図示せず）を形成した後、それをマスクとして半導体基板１のメモリセル領域に、例えばｎ型不純物のリンをイオン注入し、半導体基板１のメモリセル領域に深いｎウエル領域９を形成する。この際、図１２に示すように、論理回路領域においても、半導体基板１に深いｎウエル領域９を形成する。
【００６４】
次いで、深いｎウエル形成用のフォトレジストパターンを除去した後、半導体基板１上にｐウエル領域が露出するようなフォトレジストパターン（図示せず）を形成し、それをマスクとして半導体基板１のｐウエル形成領域に、例えばｐ型不純物のホウ素等をイオン注入する。次いで、ｐウエル形成用のフォトレジストパターン（図示せず）を除去した後、半導体基板１上にｎウエル領域が露出するようなフォトレジストパターンを形成し、それをマスクとして半導体基板１のｎウエル形成領域に、例えばｎ型不純物のリン等をイオン注入する。次いで、ｎウエル形成用のフォトレジストパターンを除去した後、半導体基板１に対して熱処理を施すことにより、図１３に示すように、半導体基板１にｐウエル１０、ｎウエル１１を形成する。
【００６５】
次いで、図には示さないが、論理回路領域のｎチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパターンを除去した後、しきい値電圧調整用の、例えばｐ型不純物のＢＦ2（フッ化ホウ素）等をイオン注入する。
【００６６】
次いで、図には示さないが、論理回路領域のｐチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパターンを除去した後、しきい値電圧調整用のために、例えばｎ型不純物のリン等をイオン注入する。
【００６７】
次いで、図には示さないが、メモリセル領域のメモリセル選択用ＭＩＳＦＥＴ形成用のフォトレジストパターンを除去した後、パンチスルー防止用の、例えばｐ型不純物のボロン等をイオン注入する。
【００６８】
次いで、図には示さないが、半導体基板１上のプレ酸化膜を除去する。
【００６９】
次いで、図１４に示すように、公知の方法を用いて、半導体基板１に対して、ゲート絶縁膜１２を形成する。ここでは、例えば７５０℃程度のウェット酸化処理によりゲート絶縁膜１２を形成した。
【００７０】
また、公知の方法を用いて、印加電圧などに応じて異なった膜厚を有するゲート絶縁膜を形成してもよい。相対的に厚いゲート絶縁膜の厚さは、例えば６ｎｍ程度、相対的に薄いゲート絶縁膜の厚さは、例えば３．５ｎｍ程度である。また、公知の方法を用いて、半導体基板に対して酸窒化処理を施してもよい。
【００７１】
半導体基板１上のプレ酸化膜とゲート絶縁膜を除去する際のエッチングによって、活性領域の半導体基板１表面と溝１ｂ内に埋め込まれた酸化シリコン膜７の表面との間に段差が発生する。
【００７２】
次いで、図１５に示すように、半導体基板１上に、多結晶シリコン膜をＣＶＤ法等によって堆積し、次いで、公知の方法を用いて、半導体基板１上に形成されるＭＩＳＦＥＴのゲート電極における導電型を設定するために、不純物の導入を行う。即ち、ｎチャネル型ＭＩＳＦＥＴが形成される領域に、リン等のｎ型不純物の添加された多結晶シリコン膜（ｎ型多結晶シリコン膜）１３ｎを形成し、また、ｐチャネル型ＭＩＳＦＥＴが形成される領域に、ホウ素等のｐ型不純物の添加された多結晶シリコン膜（ｐ型多結晶シリコン膜）１３ｐを形成する。
【００７３】
また、リン等のｎ型不純物の添加された多結晶シリコン膜をＣＶＤ法等によって堆積し、半導体基板１上に形成されるＭＩＳＦＥＴのゲート電極における導電型をすべてｎ型に設定してもよい。
【００７４】
次いで、図１６に示すように、多結晶シリコン膜１３ｎ、１３ｐ上に、例えば、窒化タングステン（ＷＮ）等からなるバリア金属膜を堆積し、続いて、例えばタングステン等からなる金属膜１４堆積する。続いて、例えば窒化シリコン膜からなるキャップ絶縁膜１５を堆積する。なお、このバリヤ金属膜の図示は省略する。
【００７５】
次いで、キャップ絶縁膜１５上に形成したゲート電極形成用のフォトレジスト（図示せず）をエッチングマスクとして、キャップ絶縁膜１５にエッチング処理を施し、ハードマスクを形成する。
【００７６】
次いで、図１７に示すように、上記のキャップ絶縁膜１５のハードマスクを用いて、多結晶シリコン膜１３ｎ、１３ｐ、バリア金属膜（図示せず）、金属膜１４および多結晶シリコン膜（１３ｎ、１３ｐ）をドライエッチングすることにより、ゲート電極１６、１７を形成する。ゲート電極１６は、ｎ型多結晶シリコン膜１３ｎ、バリア金属膜（図示せず）および金属膜１４を有し、ゲート電極１７は、ｐ型多結晶シリコン膜１３ｐ、バリア金属膜（図示せず）および金属膜１４を有する。さらに、金属膜１４上には、キャップ絶縁膜１５が位置する。このゲート電極１６をｎ型ゲート電極、ゲート電極１７をｐ型ゲート電極という。
【００７７】
次いで、ゲート電極１６、１７の両端に低濃度半導体領域を形成した後、ゲート電極１６、１７の側壁に、サイドウォールスペーサを形成し、さらに、サイドウォールスペーサの両端に高濃度半導体領域を形成することにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成するが、これらの図示は省略する。
【００７８】
次いで、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ上部に層間絶縁膜、コンタクト電極、メタル配線、などが形成されるが、それらの図示は省略する。
【００７９】
また、メモリセル領域（図示せず）においては、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴが同様の工程で形成され、その上部に、層間絶縁膜、コンタクト電極、メタル配線（ビット線）、蓄積電極などが形成されるが、それらの図示は省略する。
【００８０】
このように、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側にｐウエル活性領域（ｐｗ３、ｐｗ４）を配置し、活性領域ｐｗ３とｐｗｐ１との距離（Ｌ１）および活性領域ｐｗ４とｐｗｐ２との距離（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）をゼロとした。その結果、素子分離溝の形状が、Ｌ１部、Ｌ２部およびＬ３部においてほぼ同じとなり、活性領域ｐｗｐ１もしくはｐｗｐ２上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。
【００８１】
また、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の両側にｎウエル活性領域（ｎｗ１、ｎｗ２）を配置し、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）および活性領域ｎｗ２とｎｗｐ２との距離（Ｌ６）を、活性領域ｎｗｐ１とｎｗｐ２との距離（Ｌ５）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）および（Ｌ４−Ｌ６）をゼロとした。その結果、素子分離溝の形状が、Ｌ４部、Ｌ５部およびＬ６部においてほぼ同じとなり、即ち、素子分離溝の形状のばらつきが低減され、活性領域ｎｗｐ１もしくはｎｗｐ２上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。言い換えれば、かかる活性領域上に形成されるＭＩＳＦＥＴのしきい値電圧のばらつきを低減することができる。
【００８２】
このような効果が得られる理由について以下に詳細に説明する。
【００８３】
例えば、論理回路領域のレイアウトが、図２０に示すような半導体集積回路装置を考える。この例では、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接の素子分離溝の幅Ｌ４、Ｌ６がおよそ２μｍで、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の素子分離溝の幅Ｌ５がおよそ１μｍある。
【００８４】
ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５は、例えば、ｐチャネル型ＭＩＳＦＥＴ二個分のゲート電極へのコンタクトの穴径およびレイアウト余裕の和となっている。
【００８５】
ここで、ｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の素子分離溝の幅Ｌ４、Ｌ６は、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５より大きい。なぜなら、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接には、導電型の異なるｐウエル活性領域（ｐｗ５、ｐｗ２ｂ）が配置、即ち、ｐチャネル型ＭＩＳＦＥＴ対の活性領域と最近接する活性領域の間の素子分離領域との間には、ｐウエル領域とｎウエル領域の境界が存在するため、幅Ｌ５分に加えてウエル分離に要するレイアウト余裕が必要だからである。
【００８６】
そのため、図２０に示すレイアウトでは、ｐチャネル型ＭＩＳＦＥＴ対の活性領域に接する素子分離溝の幅が異なるため、図２１に示すように、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（例えば、ｎｗｐ１）のＬ４側とＬ５側とで、素子分離溝の形状が異なる。図２１において、実線は、活性領域ｎｗｐ１のＬ４側の素子分離溝の形状であり、点線は、活性領域ｎｗｐ１のＬ５側の素子分離溝の形状である。このようにｐチャネル型ＭＩＳＦＥＴ対の活性領域に接する素子分離溝の形状が異なる。
【００８７】
さらに、図２０に示すレイアウトでは、例えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１上からＬ４部上に形成されたゲート電極と、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１上からＬ５部上に形成されたゲート電極と、を有し、ｐチャネル型ＭＩＳＦＥＴ対のしきい値電圧差がおよそ２０ｍＶであった。このように、幅Ｌ４、Ｌ６と幅Ｌ５で素子分離溝に接する活性領域端の上部にゲート電極が配置されたｐチャネル型ＭＩＳＦＥＴ対のしきい値電圧差がおよそ２０ｍＶ発生する。
【００８８】
しかしながら、本実施の形態では、複数連続して配置されたｎチャネル型ＭＩＳＦＥＴ対の活性領域の最近接にｐウエル活性領域を配置し、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接にｎウエル活性領域を配置して、ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）、（Ｌ１−Ｌ３）、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼロとしたため、素子分離溝の形状の変化は抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差が抑えられる。
【００８９】
なお、図２０に示すレイアウトでは、素子分離溝の幅の差（Ｌ４−Ｌ５）および（Ｌ６−Ｌ５）が、約１μｍで、しきい値電圧差はおよそ２０ｍＶ発生した。
【００９０】
ここで、図２２に示すように、しきい値電圧差が素子分離幅の差に比例すると仮定すると、素子分離溝の幅の差が０．５μｍ以下とすることによりしきい値電圧差を１０ｍＶ以下に抑えることができると考えられる。
【００９１】
また、本実施の形態においては、ＤＲＡＭのワード線ピッチの１/２で定義される最小加工寸法を０．１３μｍとしたので、素子分離溝の幅の差を前記最小加工寸法の二倍（およそ０．２６μｍ）とすれば、しきい値電圧差は２０ｍＶのおよそ１/４の５ｍＶ以下に抑えることができると考えられる。
【００９２】
なお、しきい値電圧差の許容値が５ｍＶより小さい場合には、素子分離溝の幅の差を最小加工寸法の二倍以下に厳しくする必要があり、しきい値電圧の許容値が５ｍＶよりも大きい場合には、素子分離幅の差を最小加工寸法の二倍以上に緩和しても良いことは言うまでもない。
【００９３】
また、素子分離溝の幅の差の許容値を、基板電圧などの印圧条件およびゲート酸化膜厚などのプロセスパラメータによって変化させるべきことは言うまでもない。
【００９４】
また、素子分離幅の素子分離溝の形状に及ぼす影響の比較的小さいプロセスを用いた場合には、素子分離幅の差を最小加工寸法の二倍以上とし、素子分離幅の素子分離溝の形状に及ぼす影響の比較的大きいプロセスを用いた場合には、素子分離幅の差を最小加工寸法の二倍以下としてもよいことは言うまでもない。
【００９５】
ただし、素子分離溝の形状の素子分離幅依存性を完全に解消することは困難であるから、素子分離溝の形状の変化に起因したＭＩＳＦＥＴ対のしきい値電圧の発生を根本的に解決するためには、ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を、ゼロまたは許容値内に収める必要がある。
【００９６】
なお、本実施の形態においては、センスアンプを構成するＭＩＳＦＥＴ対の活性領域（例えば、ｎｗｐ１とｎｗｐ２）が、二列連続に配置されている。この利点は、ＭＩＳＦＥＴ対の活性領域を二列連続に配置することで、センスアンプピッチを緩和することである。
【００９７】
図２３に、開放型ビット線とセンスアンプ二個（ＳＡ１、ＳＡ２）を一列に配置した場合のレイアウトを模式的に示す。この場合、センスアンプピッチは開放型ビット線ピッチｂのおよそ二倍の２ｂとする必要があり、センスアンプのレイアウトが比較的困難である。
【００９８】
一方、図２４に、開放型ビット線とセンスアンプ二個（ＳＡ１、ＳＡ２）を二列に配置した場合のレイアウトを模式的に示す。このように２つのセンスアンプをずらして配置することによってセンスアンプピッチを縮小することができる。図２４の場合、センスアンプピッチは開放型ビット線ピッチｂの四倍の４ｂとすることができるので、センスアンプレイアウトを緩和することができる。センスアンプを構成するＭＩＳＦＥＴ対を並列配置した本実施の形態は、例えば開放型ビット線を用いたセンスアンプレイアウトに用いると効果がある。
【００９９】
なお、本実施の形態では、ＭＩＳＦＥＴ対の活性領域に接する活性領域（ｐｗ３、ｐｗ４、ｎｗ１、ｎｗ２）が、少なくともＭＩＳＦＥＴ対の活性領域に対して切れ目なく連続である。従って、ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する部分の素子分離溝の幅（例えば、Ｌ４、Ｌ５等）は等しくなる（図１参照）。なお、切れ目とは、例えば、素子分離を介しＹ方向に配置された複数の活性領域からなる活性領域ｐｗ１ａの活性領域間（素子分離）の部分を意味する。本実施の形態では、このｐウエル１０上のゲート電極を有しないｐ型活性領域ｐｗ３およびｐｗ４は、例えばｐウエル給電領域として、ＭＩＳＦＥＴ対のゲート電極に対して切れ目なく連続して配置されている。
【０１００】
また、ＭＩＳＦＥＴ対の活性領域に近接する活性領域上には、図２６に示すように、ゲート電極が配置されていてもよい。即ち、図１の活性領域ｐｗ３を省略し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ１とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ａとの距離（Ｌ１）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとする。また、ｐウエル活性領域ｐｗ４の位置に、ｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂを配置し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ２とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂとの距離（Ｌ３）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとする。
【０１０１】
また、図２７に示すように、ＭＩＳＦＥＴ対の活性領域に近接する活性領域（ｐｗ３、ｐｗ４）は、連続でなくてもよい。即ち、図２７に示すように、すくなくともゲート電極端に対応する位置に、活性領域が配置されていればよく、逆に言えば、活性領域の切れ目（活性領域間の素子分離の部分）にかからなければ、ゲート電極の端部に接する部分の素子分離溝の幅が等しく、ＭＩＳＦＥＴ対のしきい値電圧差を低減することができる。
【０１０２】
また、図２８に示すように、図１のｐウエル活性領域ｐｗ４およびｐウエル活性領域ｐｗ３の位置に、それぞれｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ１ｂおよびｐｗ１ａを配置してもよい。この場合、ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）に接する活性領域（ｐｗ１ｂおよびｐｗ１ａ）は、切れ目を有する（連続でない）。従って、かかるＭＩＳＦＥＴ対のゲート電極１６端に対応する位置に、活性領域（ｐｗ１ｂおよびｐｗ１ａ）の切れ目がかかる恐れがある。しかしながら、図２８に示すように、切れ目の幅（活性領域間）Ｌ１２、Ｌ１１が、最小加工寸法の二倍以内であれば、素子分離溝の形状の違いは許容値内に収まると考えられる。
【０１０３】
また、実施の形態１は、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅とｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅の差が最小加工寸法以下となるレイアウトに関するものでもある。
【０１０４】
また、本実施の形態１では、ダミーパターンを配置し、ＭＩＳＦＥＴ対に接する素子分離領域の幅とＭＩＳＦＥＴ対の配置された素子分離領域間の幅との差をほぼゼロとし、素子分離溝の形状に依存したＭＩＳＦＥＴ対のしきい値電圧差を抑えることが可能となる。
【０１０５】
（実施の形態２）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対のゲート電極の配置された活性領域に接する素子分離溝の幅の差を、最小加工寸法の二倍以下とするレイアウトに関するものである。
【０１０６】
なお、実施の形態２の半導体集積回路装置の製造方法は、そのレイアウトが図２９で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１０７】
本実施の形態では、図２９に示すように、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接に、ゲート電極１７を有しないｎ型活性領域（ｎｗ１、ｎｗ２）を配置して、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）および活性領域ｎｗ２とｎｗｐ２との距離（Ｌ６）を、活性領域ｎｗｐ１とｎｗｐ２との距離（Ｌ５）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１０８】
また、本実施の形態２では、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ２ａおよびセンスドライブ回路が形成されるｐ型活性領域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との距離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１０９】
さらに、本実施の形態においては、論理回路が形成されるｐ型活性領域（例えば、ｐｗ２ａやｐｗ５等）の配置を工夫することにより、素子分離の幅（Ｌ１〜Ｌ３）を調整したので、論理回路領域の高密度集積化（微細化）を図りつつ、ｐチャネル型ＭＩＳＦＥＴ対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１１０】
（実施の形態３）
本実施の形態は、センスアンプを構成するＭＩＳＦＥＴ対の配置された活性領域が一列に配置されたレイアウトに関するものである。
【０１１１】
なお、実施の形態３の半導体集積回路装置の製造方法は、そのレイアウトが図３０で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１１２】
図３０に示すような、ＭＩＳＦＥＴ対の配置された活性領域の一列配置は、例えば、図２５に示すような、センスアンプピッチが緩和された折り返し型ビット線配置のセンスアンプレイアウトに用いられる。
【０１１３】
本実施の形態では、図３０に示すように、ｎチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が、ｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ１に形成され、ｐチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が、ｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ１に形成されている。これらのクロスカップル回路で、センスアンプが構成される。
【０１１４】
また、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１）の両側に、ゲート電極１６を有しないｐウエル活性領域（ｐｗ３、ｐｗ４）を配置し、活性領域ｐｗ３とｐｗｐ１との距離（Ｌ１）と、活性領域ｐｗ４とｐｗｐ１との距離（Ｌ３）とを、同じとした。即ち、（Ｌ１−Ｌ３）をゼロとした。その結果、素子分離溝の形状が、Ｌ１部およびＬ３部においてほぼ同じとなり、活性領域ｐｗｐ１上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。また、（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１１５】
また、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１）の両側に、ゲート電極１７を有しないｎ型活性領域（ｎｗ１、ｎｗ２）を配置し、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）と、活性領域ｎｗ２とｎｗｐ１との距離（Ｌ６）とを、同じとした。即ち、（Ｌ４−Ｌ６）をゼロとした。その結果、素子分離溝の形状が、Ｌ４部およびＬ６部においてほぼ同じとなり、活性領域ｎｗｐ１上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。また、（Ｌ４−Ｌ６）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１１６】
なお、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１）の両側に活性領域（ｐｗ３、ｐｗ４）を配置したが、図２６を参照しながら実施の形態１で説明したように、活性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ２ａおよびｐｗ２ｂを配置してもよい。また、図２０に示すように、活性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ２ａおよびｐｗ５を配置してもよい。また、図２８を参照しながら実施の形態１で説明したように、活性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ１ａおよびｐｗ１ｂを配置してもよい。この際、ＭＩＳＦＥＴ対のゲート電極１６端に対応する位置に、活性領域（ｐｗ１ａおよびｐｗ１ｂ）の切れ目がかからないようレイアウトする。また、切れ目の幅（Ｌ１２、Ｌ１１）が、最小加工寸法の二倍以内となるようレイアウトする。
【０１１７】
その結果、ｎチャネル型ＭＩＳＦＥＴ対の活性領域近傍を高密度集積し、ｐチャネル型ＭＩＳＦＥＴ対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１１８】
（実施の形態４）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅を、ｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅よりも大きくするレイアウトに関するものである。
【０１１９】
なお、実施の形態４の半導体集積回路装置の製造方法は、そのレイアウトが図３１で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１２０】
本実施の形態では、図３１に示すように、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の両端には、センスドライブ回路が形成されるｐ型活性領域ｐｗ５とＩ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ２ｂが配置されている。さらに、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１およびｎｗｐ２間の距離（Ｌ５）を、活性領域ｎｗｐ１とｐｗ５との距離（Ｌ４）および活性領域ｎｗｐ２とｐｗ２ｂとの距離（Ｌ６）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１２１】
この素子分離領域の幅Ｌ５は、ウエル分離のためのレイアウト余裕を加味したＬ４およびＬ６と等しくなるように決められているため、ウエル分離領域のない素子分離領域の幅、例えばＬ２よりも大きくした。
【０１２２】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ２ａおよびセンスドライブ回路が形成されるｐ型活性領域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との距離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１２３】
ここで、この素子分離領域の幅Ｌ１〜Ｌ３は、ウエル分離の必要がないためＬ４〜Ｌ６より小さくすることができ、素子の高集積化を図ることができる。
【０１２４】
また、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１に接する活性領域ｐｗ５は、活性領域が連続でない（切れ目がある）。しかしながら、この場合、この切れ目の幅Ｌ１１およびＬ１２を最小加工寸法の二倍以下としており、素子分離溝の形状の違いは許容値内に収まると考えられる。また、このような幅の狭い切れ目上では、ゲート電極の引き出し領域を確保することが困難であるため、かかる素子領域上に形成されるゲート電極の先端をＬ４部上に引き出しており、例えば、活性領域ｐｗ５上のゲート電極１６の形状をＵ字型としてある。
【０１２５】
このように、本実施の形態４では、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎ型活性領域）に最近接する活性領域の両方をｐ型活性領域として、その間隔を工夫することにより、活性領域端部上にゲート電極の配置されたＭＩＳＦＥＴ対の素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１２６】
（実施の形態５）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対の活性領域を分離して配置したレイアウトに関するものである。
【０１２７】
なお、実施の形態４の半導体集積回路装置の製造方法は、そのレイアウトが図３２で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１２８】
本実施の形態では、図３２に示すように、複数分散して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接にｐ型またはｎ型活性領域（ｐｗｍ１とｐｗ２ａ、ｎｗ１とｐｗｍ２）を配置して、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差、（Ｌ４−Ｌ５）および（Ｌ６−Ｌ７）をゼロとしたため、素子分離溝の形状の変化は抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差が抑えられる。また、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ７）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１２９】
また、実施の形態５では、図３３にも示すように、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）を論理回路領域の両端に配置したので、メモリセルが形成されるｐ型活性領域（ｐｗｍ１、ｐｗｍ２）とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ型活性領域（ｐｗ２ａからｐｗ５）を電気的に分離することができ、センスアンプ駆動の高速化が可能となる。図３３は、本発明の実施の形態５である半導体集積回路装置の要部断面図で、図３２の要部レイアウト図の一点鎖線ｍ３とｍ４間における断面図である。
【０１３０】
また、本実施の形態５では、センスアンプ駆動の高速化に寄与し、かつｐチャネル型ＭＩＳＦＥＴ対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１３１】
（実施の形態６）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対のゲート電極において、ソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域上に配置したレイアウトに関するものである。
【０１３２】
なお、実施の形態６の半導体集積回路装置の製造方法は、そのゲート電極の形状が図１９で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様である（但し、活性領域ｎｗ１、ｎｗ２、ｐｗ３、ｐｗ４は形成されない）ため、その説明を省略する。
【０１３３】
図１９に示すように、実施の形態６では、四角形型のゲート電極によって、ソース拡散層（ソース半導体領域）とドレイン拡散層を分離しており、ソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域上に設け、かかる部分を素子分離領域上に引き出してゲート電極コンタクトを形成している。ソース拡散層とドレイン拡散層を分離するように作用する部分は、図１９のゲート電極１７のうち、矩形状に活性領域（ｎｗｐ１もしくはｎｗｐ２）の一部を囲んでいる部分であり、また、ソース拡散層とドレイン拡散層を分離するように作用しない部分とは、活性領域上のゲート電極１７のうち、前記矩形状の部分から素子分離領域方向に突出している部分である。
【０１３４】
なお、実施の形態６は、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）のみを示しているが、同じゲート電極をｎチャネル型ＭＩＳＦＥＴ対に用いてもよいことは言うまでもない。
【０１３５】
このように本実施の形態においては、素子分離溝の形状に関係なく、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることが可能となる。
【０１３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３８】
センスアンプ回路のＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を制御することにより、活性領域端部上にゲート電極が配置されたＭＩＳＦＥＴ対の素子分離領域の形状に起因したしきい値電圧のばらつきを抑えることが可能となる。
【０１３９】
また、ｎチャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、ｐチャネル型ＭＩＳＦＥＴ対で発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１４０】
また、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎ型活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ型活性領域を素子分離領域を考慮した配置とすることにより、センスアンプ駆動の高速化に寄与することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の要部レイアウト図である。
【図２】本発明の実施の形態１である半導体集積回路装置の要部断面図である。
【図３】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図４】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図５】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図６】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図７】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図８】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図９】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１０】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１１】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１２】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１３】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１４】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１５】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１６】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１７】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図１９】本発明の実施の形態６である半導体集積回路装置の要部レイアウト図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２１】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図２２】素子分離溝の幅の差としきい値電圧差の相関図である。
【図２３】ビット線とセンスアンプ配置のレイアウト模式図である。
【図２４】ビット線とセンスアンプ配置のレイアウト模式図である。
【図２５】ビット線とセンスアンプ配置のレイアウト模式図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２８】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の要部レイアウト図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の要部レイアウト図である。
【図３１】本発明の実施の形態４である半導体集積回路装置の要部レイアウト図である。
【図３２】本発明の実施の形態５である半導体集積回路装置の要部レイアウト図である。
【図３３】本発明の実施の形態６である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３４】センスアンプ回路等の一例を示す回路図である。
【符号の説明】
１ 半導体基板
１ｂ 素子分離溝
２ 酸化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜（サイドウォールスペーサ）
５ 積層膜（ハードマスク）
６ 酸化シリコン膜
７ 酸化シリコン膜（絶縁膜）
８ 積層膜（ハードマスク）
９ 深いｎウェル領域
１０ ｐウエル
１１ ｎウエル
１２ ゲート絶縁膜
１３ 多結晶シリコン膜
１３ｎ ｎ型多結晶シリコン膜
１３ｐ ｐ型多結晶シリコン膜
１４ タングステン膜（金属膜）
１５ キャップ絶縁膜
１６ ｎ型ゲート電極
１７ ｐ型ゲート電極
Ｌ１〜Ｌ３ 素子分離溝の幅
Ｌ４〜Ｌ６ 素子分離溝の幅
Ｌ７ 素子分離溝の幅
Ｌ１１、Ｌ１２ 切れ目の幅
ａ、ｂ ビット線ピッチ
ｐｗｍ１、ｐｗｍ２ メモリセル形成領域
ｐｗ１ａ、ｐｗ１ｂ ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗ２ａ、ｐｗ２ｂ ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗ３、ｐｗ４ 活性領域
ｐｗ５ ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗｐ１、ｐｗｐ２ ｎチャネル型ＭＩＳＦＥＴ対の活性領域
ｎｗｐ１、ｎｗｐ２ ｐチャネル型ＭＩＳＦＥＴ対の活性領域
ｎｗ１、ｎｗ２ 活性領域（ｎウェル給電領域）
ＳＡ、ＳＡ１、ＳＡ２ センスアンプ
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に素子分離溝を用いて形成されるＭＩＳＦＥＴ対を用いた、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型ＤＲＡＭメモリ、およびアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、ＤＲＡＭ(Dynamic Random Access Memory)と、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等で構成される論理回路と、を同一の半導体基板上に設けるロジック混載形メモリでは、ＭＩＳＦＥＴ等の分離のために素子分離溝を用いている。なお、この種の装置として関連するものには、例えば特開２０００−１７４２２５号公報に開示されている。
【０００３】
【発明が解決しようとする課題】
素子分離に素子分離溝を用いた素子分離技術においては、素子分離溝領域と素子活性化領域の疎密、より具体的に言いかえると素子分離溝の幅によって素子分離溝の形状が変化する。
【０００４】
その結果、均一な電気特性が要求されるセンスアンプ回路に用いられるＭＩＳＦＥＴ対間にしきい値電圧差が発生する問題があった。
【０００５】
本発明の目的は、素子分離溝を用いた例えば、ＤＲＡＭおよびロジック混載形メモリおよびアナログ回路を有する半導体集積回路装置等において、均一な電気特性の要求されるＭＩＳＦＥＴの特性を向上させることのできる技術を提供することにある。特に、センスアンプ回路等を構成するＭＩＳＦＥＴ対の特性を向上させることのできる技術を提供することにある。
【０００６】
また、本発明の他の目的は、半導体集積回路装置の高性能化を図ることにある。
【０００７】
また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅を同じとする。もしくはこの幅の差を、最小加工寸法の二倍以下とする。その結果、素子分離溝の幅に起因する素子分離溝の形状がほとんど同じになり、素子分離溝の形状差に起因するＭＩＳＦＥＴ対のしきい値電圧差が低減するので、例えば、前記ＭＩＳＦＥＴで構成されるセンスアンプの性能が向上し、ＤＲＡＭメモリセルのリフレッシュ特性を向上させることが可能となる。
【００１１】
また、素子分離溝の形状の違いによるしきい値電圧差は、特に、ｐチャネル型ＭＩＳＦＥＴで大きくなる。従って、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差のみを、ほぼゼロもしくは最小加工寸法の二倍以下とすれば、ｎチャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、かつ素子分離溝の形状の違いに起因するｐチャネル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることができる。
【００１２】
また、ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法の二倍以下とすることで、センスアンプピッチを二倍以上に広げ、かつ素子分離溝の形状の違いによるｎチャネル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることができる。
【００１３】
また、ｐチャネル型ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差のみを、ほぼゼロもしくは最小加工寸法の二倍以下とすることで、センスアンプピッチを二倍以上に大きくし、かつｎチャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、かつ素子分離溝の形状の違いによるｐチャネル型ＭＩＳＦＥＴ対間のしきい値電圧差の発生を抑えることができる。
【００１４】
また、ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、例えば、ｎチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域をｐウエル活性領域とし、ｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域をｎウエル活性領域（ｎ型活性領域）とすることによって、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の距離と、ｎチャネル型ＭＩＳＦＥＴ対の活性領域間の距離の差をほぼゼロもしくは最小加工寸法の二倍以下とすることで、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１５】
また、ＭＩＳＦＥＴ対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、例えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の活性領域の片方または両方をｐウエル活性領域とし、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の距離を、ｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の距離よりも大きくすることで、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１６】
また、ＭＩＳＦＥＴ対の配置された活性領域が複数分離して配置されているセンスアンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を配置し、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を分離すると、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を電気的に分離することができ、センスアンプ駆動の高速化に寄与することができる。
【００１７】
また、ＭＩＳＦＥＴ対の配置された活性領域が複数分離して配置されているセンスアンプ回路において、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎウエル活性領域間に、ｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を配置し、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を分離し、ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法の二倍以下とすると、メモリセルのｐウエル活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐウエル活性領域を電気的に分離することができるので、センスアンプ駆動の高速化に寄与し、かつＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１８】
また、ＭＩＳＦＥＴ対を有するセンスアンプ回路において、ＭＩＳＦＥＴ対のゲート電極の活性領域のソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域端部上に配置すると、素子分離溝の形状のＭＩＳＦＥＴ対に及ぼす影響が抑えられるので、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置の要部レイアウト図である。図１は、後述するように、センスアンプ回路を始めとするプリチャージ回路、イコライズ回路やＩ／Ｏセレクタ回路等、ＤＲＡＭ（Dynamic Random Access Memory）メモリセルを駆動するのに必要な論理回路のレイアウト図を示すものであり、この図１に示す領域のうちｐｗ１ａ〜ｐｗ１ｂを論理回路領域という。この論理回路領域の両端には、ＤＲＡＭメモリセルが形成される（メモリセル領域）ｐｗｍ１、ｐｗｍ２が位置する。但し、このメモリセル領域には、メモリセルがアレイ状に形成されるが、図２中では省略されている。また、図２には、メモリセル領域の端部、即ちメモリセルアレイと論理回路領域との境界部が示されている。
【００２１】
図２は、本発明の実施の形態１である半導体集積回路装置の要部断面図で、図１の要部レイアウト図の一点鎖線ｍ１とｍ２間における断面図である。図３〜図１７は、図２の半導体集積回路装置の製造工程中における要部断面図である。
【００２２】
まず、本実施の形態１のＤＲＡＭの論理回路領域の断面構造を図２によって説明する。半導体基板１は、例えば導電型がｐ型のシリコン単結晶からなり、この半導体基板１中には深いｎウエル領域９が形成されている。この深いｎウエル領域９には、例えばｎ型不純物のリンが導入されており、メモリセル領域ｐｗｍ１、ｐｗｍ２から延在している。
【００２３】
また、論理回路領域における半導体基板１において、ｐウエル１０が形成されている。このｐウエル１０には、例えばｐ型不純物のホウ素が導入されている。そのｐ型不純物の濃度は、例えば１０17（以下、「１０ｅ１７」と示す）〜１０ｅ１８／ｃｍ3程度である。
【００２４】
また、論理回路領域等における半導体基板１において、ｎウエル１１が形成されている。ｎウエル１１には、例えばｎ型不純物のリンまたはヒ素（Ａｓ）が導入されている。そのｎ型不純物の濃度は、例えば１０ｅ１７〜１０ｅ１８／ｃｍ3程度である。
【００２５】
このような半導体基板１の上層部には、浅い溝掘り埋込形の素子分離領域が形成されている。すなわち、この素子分離領域は、半導体基板１の厚さ方向に掘られた０．３〜０．４μｍの深さの素子分離溝１ｂの内壁に、膜厚１０ｎｍ程度の薄い熱酸化シリコン（ＳｉＯ2）膜６を形成した後、分離用の絶縁膜７が埋め込まれて形成されている。この素子分離領域（絶縁膜７）によって区画された領域が、いわゆる活性領域（ｐｗｍ１〜ｐｗｍ２）であり、この領域の一部に素子等が形成される。
【００２６】
この分離用の絶縁膜７は、例えば酸化シリコン（ＳｉＯ2）等からなる。なお、この素子分離用の絶縁膜７の上面は、ＣＭＰ（Chemical Mechanical Polishing）法によって研磨され、その高さが半導体基板１の主面の高さよりやや低く形成される。
【００２７】
半導体基板１上のゲート絶縁膜１２は、例えば酸化シリコンからなり、その厚さは、例えば３．５〜７ｎｍ程度に設定されている。
【００２８】
また、ゲート絶縁膜１２上のゲート電極１６、１７は、例えば低抵抗多結晶シリコン膜１３（１３ｎ、１３ｐ）、窒化タングステン（ＷＮ）膜（図示せず）、タングステン（Ｗ）膜１４およびキャップ絶縁膜１５が下層から順に堆積され、ポリメタル構造を構成している。低抵抗ゲート電極材料としてのポリメタルは、そのシート抵抗が２Ω／□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。ここで、ゲート電極１６を構成する低抵抗多結晶シリコン膜は、ｎ型の不純物を含有しており（１３ｎ）、ゲート電極１７を構成する低抵抗多結晶シリコン膜は、ｐ型の不純物を含有している（１３ｐ）。
【００２９】
次いで、トランジスタ（ＭＩＳＦＥＴ）の拡散層領域、サイドウォールスペーサ、層間絶縁膜、コンタクト電極、メタル配線、蓄積電極などが形成されるが、それらの図示は省略する。
【００３０】
次いで、本実施の形態１のＤＲＡＭの論理回路領域の要部レイアウトを図１によって説明する。
【００３１】
まず、ｐウエル１０上にはゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）ｐｗ１ａ、ｐｗ２ａ、ｐｗｐ１、ｐｗｐ２、ｐｗ５、ｐｗ２ｂおよびｐｗ１ｂが形成されている。
【００３２】
また、ｐウエル１０上にはゲート電極１６を有しないｎ型活性領域、ｐｗ３およびｐｗ４が形成されている。なお、ｐｗｍ１およびｐｗｍ２は、前述したようにメモリセルアレイと論理回路領域との境界部であり、ｐウエル１０上のゲート電極１６を有しないｐ型活性領域である。
【００３３】
また、ｎウエル１１上にはゲート電極１７を有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ１、ｎｗｐ２が形成されている。
【００３４】
また、ｎウエル１１上にはゲート電極を有しない、ｎウエル給電領域（活性領域）ｎｗ１、ｎｗ２が形成されている。
【００３５】
なお、これらのｎチャネル型のＭＩＳＦＥＴの活性領域、ｐチャネル型のＭＩＳＦＥＴの活性領域（素子活性領域もしくは素子形成領域）、ｐウエル上のゲート電極を有しないｐ型活性領域およびｎウエル上のゲート電極を有しないｎ型活性領域上に、ＤＲＡＭのセンスアンプ回路等の論理回路が形成されている。
【００３６】
まず、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ１ａ、ｐｗ１ｂには、プリチャージ回路（図３４のＰＣ）およびイコライズ回路が形成されている。
【００３７】
次いで、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ２ａ、ｐｗ２ｂには、Ｉ/Ｏセレクタ回路（図３４のＩＯ）が形成されている。
【００３８】
次いで、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ１、ｐｗｐ２には、ｎチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が形成されている（図３４参照）。かかるクロスカップル回路と、後述するｐチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路とで、図３４に示すセンスアンプが構成される。図３４に、センスアンプ回路ＳＡ等の回路図の一例を示す。図３４に示すように、センスアンプ回路ＳＡは、ｎチャネル型ＭＩＳＦＥＴ対（ＴＮ１、ＴＮ２）およびｐチャネル型ＭＩＳＦＥＴ対（ＴＰ１、ＴＰ２）とで構成される。これらのＭＩＳＦＥＴ対は、ビット線間（例えば、ＢＬ１ｔとＢＬ１ｂ間）に直列に接続され（即ち、ソースもしくはドレイン領域を共通としており）、それぞれのゲート電極は、自身が接続されていないビット線に接続されている（即ち、それぞれのゲート電極は、他のＭＩＳＦＥＴの共通となっていないソース、ドレイン領域と接続されている）。
【００３９】
このように、図１には明示していないが、活性領域ｐｗｐ１もしくはｐｗｐ２上のｎチャネル型ＭＩＳＦＥＴ対は、そのゲート電極とソース、ドレイン領域とが例えばビット線によって交差接続される。
【００４０】
次いで、ｐウエル１０上のゲート電極１６を有するｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗ５には、センスドライブ回路（図３４のＳＡＮＤ、ＳＡＰＤ）が形成されている。
【００４１】
なお、図３４中のＹＳはＹ選択線、ＩＯ１ｂ等はＩＯ線、ＢＬＥＱはビット線プリチャージ信号線、ＶＢＬＲはビット線プリチャージ電源線、を示す。また、ＷＬは、ワード線、ＭＣは、メモリセルを示す。さらに、ＣＳＮはセンスアンプＮＭＯＳコモンソース線、ＣＳＰはセンスアンプＰＭＯＳコモンソース線、φｎはセンスアンプＮＭＯＳ活性化信号、φｐはセンスアンプＰＭＯＳ活性化信号を示す。
【００４２】
また、ｐウエル１０上のゲート電極を有しないｐ型活性領域、ｐｗｍ１およびｐｗｍ２には、メモリセル領域と論理回路領域間に位置するダミー領域が形成されている。
【００４３】
次いで、ｐウエル１０上のゲート電極を有しないｐ型活性領域、ｐｗ３およびｐｗ４には、クロスカップル回路領域とその他の回路領域（ここでは、Ｉ／Ｏセレクタ回路やセンスドライブ回路が形成される領域）間に配置されたダミー領域が形成されている。
【００４４】
また、ｎウエル１１上のゲート電極１７を有するｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ１、ｎｗｐ２には、ｐチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が形成されている（図３４参照）。このように、図１には明示していないが、活性領域ｎｗｐ１もしくはｎｗｐ２上のｐチャネル型ＭＩＳＦＥＴ対も、そのゲート電極とソース、ドレイン領域とが例えばビット線によって交差接続される。
【００４５】
また、ｎウエル１１上のゲート電極を有しないｎ型活性領域、ｎｗ１、ｎｗ２には、クロスカップル回路領域とその他の論理回路領域間に配置されたダミー領域が形成されている。なお、このようなダミー領域を、前述したように、ｎウエル給電領域として利用することができる。
【００４６】
また、本実施の形態では、図１に示すように、平面レイアウト上のゲート電極（１６、１７）の形状は、Ｕ字型であるとしたが、ゲート電極形状は活性領域のソース拡散層とドレイン拡散層を分離する形状、例えば、図１８に示すような四角形型でもよい。
【００４７】
また、図１に示した活性領域（ｐｗ１ａ〜ｐｗ１ｂ）がメモリセル領域に平行して連続している、即ちＸ方向に配置されていることは言うまでもない。
【００４８】
また、図１に示した活性領域上のゲート電極が活性領域上に周期的に配置されていることは言うまでもない。
【００４９】
図１に示すように、本実施の形態においては、二列連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の素子分離溝の幅Ｌ４とＬ６、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５が等しく、二列連続して配置されたｎチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の素子分離溝の幅Ｌ１とＬ３、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ２が等しいことを特徴とする。
【００５０】
以下、本実施の形態の半導体集積回路装置を、図３〜図１７を参照し、その製造工程をたどりながら詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００５１】
まず、図３に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を、約８００℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１４０ｎｍ程度の窒化シリコン膜３を堆積する。
【００５２】
次いで、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜２とを選択的に除去し、フォトレジストをアッシャ除去すると、図４のようになる。
【００５３】
次いで、図５に示すように、シリコン半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜４を堆積する。この酸化シリコン膜４の膜厚は、例えば４０〜５０ｎｍ程度で、例えばＨＬＤ（High-pressure Low-temperature Deposition）酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００５４】
次いで、図６に示すように、窒化シリコン膜３と酸化シリコン膜２からなる積層膜の側壁に、酸化シリコン膜４からなるサイドウォールスペーサを、酸化シリコン膜４をエッチバックすることにより形成する。
【００５５】
このサイドウォールスペーサを有する窒化シリコン膜３と酸化シリコン膜２からなる積層膜５は、素子分離領域の半導体基板１をエッチングして溝を形成する際のマスクとして使用する。
【００５６】
また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の半導体基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜２は、半導体基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して半導体基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。また、酸化シリコン膜４のサイドウォールスペーサは、活性領域の端部（肩部）に生じるストレスを緩和し、活性領域の肩部に丸みを付けるために形成する。
【００５７】
次いで、図７に示すように、酸化シリコン膜４からなるサイドウォールスペーサを有する窒化シリコン膜３と酸化シリコン膜２からなる積層膜５をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ０.３ 〜０．４ミクロン程度の溝（素子分離溝）１ｂを形成する。
【００５８】
次いで、図８に示すように、半導体基板１を約８００〜１０００℃で熱酸化することによって、溝１ｂの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝１ｂの内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝１ｂの内部に埋め込まれる酸化シリコン膜７と半導体基板１との界面に生じるストレスを緩和するために形成する。また、この熱酸化処理を行なうことにより、活性領域の肩部の半導体基板１表面が丸められる。
【００５９】
次いで、図９に示すように、溝１ｂの内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜７を堆積する。この酸化シリコン膜７は、溝１ｂの深さよりも厚い膜厚（例えば６００ｎｍ程度）で堆積し、溝１ｂの内部に酸化シリコン膜７を隙間なく埋め込む。また、酸化シリコン膜７は、例えば酸素とテトラエトキシシラン((Ｃ2Ｈ5)4Ｓｉ）とを原料として成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００６０】
次いで、半導体基板１を約１０００〜１２００℃で熱酸化し、溝１ｂに埋め込んだ酸化シリコン膜７の膜質を改善するためのデンシファイ（焼き締め）処理を行う。
【００６１】
次いで、図１０に示すように、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて溝１ｂの外部の酸化シリコン膜７を除去すると共に、溝１ｂの上部の酸化シリコン膜７の表面を平坦化する。この研磨において、活性領域の半導体基板１の表面を覆っている、酸化シリコン膜４からなるサイドウォールスペーサを有する窒化シリコン膜３と酸化シリコン膜２からなる積層膜５は、研磨ストッパとして用いられ、研磨後、積層膜８となる。
【００６２】
次いで、半導体基板１の活性領域を覆う積層膜８を熱リン酸などのエッチング液を用いて処理し、続いてドライまたはウェットエッチングを用いて除去することにより、図１１に示すように、酸化シリコン膜７が埋め込まれた素子分離溝が完成する。次いで、図１１に示すように、積層膜８を除去する。
【００６３】
次いで、半導体基板１に対してプレ酸化処理を施し、半導体基板１上のメモリセル領域が露出するような深いｎウエル形成用のフォトレジストパターン（図示せず）を形成した後、それをマスクとして半導体基板１のメモリセル領域に、例えばｎ型不純物のリンをイオン注入し、半導体基板１のメモリセル領域に深いｎウエル領域９を形成する。この際、図１２に示すように、論理回路領域においても、半導体基板１に深いｎウエル領域９を形成する。
【００６４】
次いで、深いｎウエル形成用のフォトレジストパターンを除去した後、半導体基板１上にｐウエル領域が露出するようなフォトレジストパターン（図示せず）を形成し、それをマスクとして半導体基板１のｐウエル形成領域に、例えばｐ型不純物のホウ素等をイオン注入する。次いで、ｐウエル形成用のフォトレジストパターン（図示せず）を除去した後、半導体基板１上にｎウエル領域が露出するようなフォトレジストパターンを形成し、それをマスクとして半導体基板１のｎウエル形成領域に、例えばｎ型不純物のリン等をイオン注入する。次いで、ｎウエル形成用のフォトレジストパターンを除去した後、半導体基板１に対して熱処理を施すことにより、図１３に示すように、半導体基板１にｐウエル１０、ｎウエル１１を形成する。
【００６５】
次いで、図には示さないが、論理回路領域のｎチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパターンを除去した後、しきい値電圧調整用の、例えばｐ型不純物のＢＦ2（フッ化ホウ素）等をイオン注入する。
【００６６】
次いで、図には示さないが、論理回路領域のｐチャネル型ＭＩＳＦＥＴ形成用のフォトレジストパターンを除去した後、しきい値電圧調整用のために、例えばｎ型不純物のリン等をイオン注入する。
【００６７】
次いで、図には示さないが、メモリセル領域のメモリセル選択用ＭＩＳＦＥＴ形成用のフォトレジストパターンを除去した後、パンチスルー防止用の、例えばｐ型不純物のボロン等をイオン注入する。
【００６８】
次いで、図には示さないが、半導体基板１上のプレ酸化膜を除去する。
【００６９】
次いで、図１４に示すように、公知の方法を用いて、半導体基板１に対して、ゲート絶縁膜１２を形成する。ここでは、例えば７５０℃程度のウェット酸化処理によりゲート絶縁膜１２を形成した。
【００７０】
また、公知の方法を用いて、印加電圧などに応じて異なった膜厚を有するゲート絶縁膜を形成してもよい。相対的に厚いゲート絶縁膜の厚さは、例えば６ｎｍ程度、相対的に薄いゲート絶縁膜の厚さは、例えば３．５ｎｍ程度である。また、公知の方法を用いて、半導体基板に対して酸窒化処理を施してもよい。
【００７１】
半導体基板１上のプレ酸化膜とゲート絶縁膜を除去する際のエッチングによって、活性領域の半導体基板１表面と溝１ｂ内に埋め込まれた酸化シリコン膜７の表面との間に段差が発生する。
【００７２】
次いで、図１５に示すように、半導体基板１上に、多結晶シリコン膜をＣＶＤ法等によって堆積し、次いで、公知の方法を用いて、半導体基板１上に形成されるＭＩＳＦＥＴのゲート電極における導電型を設定するために、不純物の導入を行う。即ち、ｎチャネル型ＭＩＳＦＥＴが形成される領域に、リン等のｎ型不純物の添加された多結晶シリコン膜（ｎ型多結晶シリコン膜）１３ｎを形成し、また、ｐチャネル型ＭＩＳＦＥＴが形成される領域に、ホウ素等のｐ型不純物の添加された多結晶シリコン膜（ｐ型多結晶シリコン膜）１３ｐを形成する。
【００７３】
また、リン等のｎ型不純物の添加された多結晶シリコン膜をＣＶＤ法等によって堆積し、半導体基板１上に形成されるＭＩＳＦＥＴのゲート電極における導電型をすべてｎ型に設定してもよい。
【００７４】
次いで、図１６に示すように、多結晶シリコン膜１３ｎ、１３ｐ上に、例えば、窒化タングステン（ＷＮ）等からなるバリア金属膜を堆積し、続いて、例えばタングステン等からなる金属膜１４堆積する。続いて、例えば窒化シリコン膜からなるキャップ絶縁膜１５を堆積する。なお、このバリヤ金属膜の図示は省略する。
【００７５】
次いで、キャップ絶縁膜１５上に形成したゲート電極形成用のフォトレジスト（図示せず）をエッチングマスクとして、キャップ絶縁膜１５にエッチング処理を施し、ハードマスクを形成する。
【００７６】
次いで、図１７に示すように、上記のキャップ絶縁膜１５のハードマスクを用いて、多結晶シリコン膜１３ｎ、１３ｐ、バリア金属膜（図示せず）、金属膜１４および多結晶シリコン膜（１３ｎ、１３ｐ）をドライエッチングすることにより、ゲート電極１６、１７を形成する。ゲート電極１６は、ｎ型多結晶シリコン膜１３ｎ、バリア金属膜（図示せず）および金属膜１４を有し、ゲート電極１７は、ｐ型多結晶シリコン膜１３ｐ、バリア金属膜（図示せず）および金属膜１４を有する。さらに、金属膜１４上には、キャップ絶縁膜１５が位置する。このゲート電極１６をｎ型ゲート電極、ゲート電極１７をｐ型ゲート電極という。
【００７７】
次いで、ゲート電極１６、１７の両端に低濃度半導体領域を形成した後、ゲート電極１６、１７の側壁に、サイドウォールスペーサを形成し、さらに、サイドウォールスペーサの両端に高濃度半導体領域を形成することにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成するが、これらの図示は省略する。
【００７８】
次いで、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ上部に層間絶縁膜、コンタクト電極、メタル配線、などが形成されるが、それらの図示は省略する。
【００７９】
また、メモリセル領域（図示せず）においては、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴが同様の工程で形成され、その上部に、層間絶縁膜、コンタクト電極、メタル配線（ビット線）、蓄積電極などが形成されるが、それらの図示は省略する。
【００８０】
このように、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側にｐウエル活性領域（ｐｗ３、ｐｗ４）を配置し、活性領域ｐｗ３とｐｗｐ１との距離（Ｌ１）および活性領域ｐｗ４とｐｗｐ２との距離（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）をゼロとした。その結果、素子分離溝の形状が、Ｌ１部、Ｌ２部およびＬ３部においてほぼ同じとなり、活性領域ｐｗｐ１もしくはｐｗｐ２上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。
【００８１】
また、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の両側にｎウエル活性領域（ｎｗ１、ｎｗ２）を配置し、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）および活性領域ｎｗ２とｎｗｐ２との距離（Ｌ６）を、活性領域ｎｗｐ１とｎｗｐ２との距離（Ｌ５）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）および（Ｌ４−Ｌ６）をゼロとした。その結果、素子分離溝の形状が、Ｌ４部、Ｌ５部およびＬ６部においてほぼ同じとなり、即ち、素子分離溝の形状のばらつきが低減され、活性領域ｎｗｐ１もしくはｎｗｐ２上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。言い換えれば、かかる活性領域上に形成されるＭＩＳＦＥＴのしきい値電圧のばらつきを低減することができる。
【００８２】
このような効果が得られる理由について以下に詳細に説明する。
【００８３】
例えば、論理回路領域のレイアウトが、図２０に示すような半導体集積回路装置を考える。この例では、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接の素子分離溝の幅Ｌ４、Ｌ６がおよそ２μｍで、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の素子分離溝の幅Ｌ５がおよそ１μｍある。
【００８４】
ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５は、例えば、ｐチャネル型ＭＩＳＦＥＴ二個分のゲート電極へのコンタクトの穴径およびレイアウト余裕の和となっている。
【００８５】
ここで、ｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接の素子分離溝の幅Ｌ４、Ｌ６は、ｐチャネル型ＭＩＳＦＥＴ対の活性領域間の幅Ｌ５より大きい。なぜなら、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接には、導電型の異なるｐウエル活性領域（ｐｗ５、ｐｗ２ｂ）が配置、即ち、ｐチャネル型ＭＩＳＦＥＴ対の活性領域と最近接する活性領域の間の素子分離領域との間には、ｐウエル領域とｎウエル領域の境界が存在するため、幅Ｌ５分に加えてウエル分離に要するレイアウト余裕が必要だからである。
【００８６】
そのため、図２０に示すレイアウトでは、ｐチャネル型ＭＩＳＦＥＴ対の活性領域に接する素子分離溝の幅が異なるため、図２１に示すように、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（例えば、ｎｗｐ１）のＬ４側とＬ５側とで、素子分離溝の形状が異なる。図２１において、実線は、活性領域ｎｗｐ１のＬ４側の素子分離溝の形状であり、点線は、活性領域ｎｗｐ１のＬ５側の素子分離溝の形状である。このようにｐチャネル型ＭＩＳＦＥＴ対の活性領域に接する素子分離溝の形状が異なる。
【００８７】
さらに、図２０に示すレイアウトでは、例えば、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１上からＬ４部上に形成されたゲート電極と、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１上からＬ５部上に形成されたゲート電極と、を有し、ｐチャネル型ＭＩＳＦＥＴ対のしきい値電圧差がおよそ２０ｍＶであった。このように、幅Ｌ４、Ｌ６と幅Ｌ５で素子分離溝に接する活性領域端の上部にゲート電極が配置されたｐチャネル型ＭＩＳＦＥＴ対のしきい値電圧差がおよそ２０ｍＶ発生する。
【００８８】
しかしながら、本実施の形態では、複数連続して配置されたｎチャネル型ＭＩＳＦＥＴ対の活性領域の最近接にｐウエル活性領域を配置し、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域の最近接にｎウエル活性領域を配置して、ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）、（Ｌ１−Ｌ３）、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼロとしたため、素子分離溝の形状の変化は抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差が抑えられる。
【００８９】
なお、図２０に示すレイアウトでは、素子分離溝の幅の差（Ｌ４−Ｌ５）および（Ｌ６−Ｌ５）が、約１μｍで、しきい値電圧差はおよそ２０ｍＶ発生した。
【００９０】
ここで、図２２に示すように、しきい値電圧差が素子分離幅の差に比例すると仮定すると、素子分離溝の幅の差が０．５μｍ以下とすることによりしきい値電圧差を１０ｍＶ以下に抑えることができると考えられる。
【００９１】
また、本実施の形態においては、ＤＲＡＭのワード線ピッチの１/２で定義される最小加工寸法を０．１３μｍとしたので、素子分離溝の幅の差を前記最小加工寸法の二倍（およそ０．２６μｍ）とすれば、しきい値電圧差は２０ｍＶのおよそ１/４の５ｍＶ以下に抑えることができると考えられる。
【００９２】
なお、しきい値電圧差の許容値が５ｍＶより小さい場合には、素子分離溝の幅の差を最小加工寸法の二倍以下に厳しくする必要があり、しきい値電圧の許容値が５ｍＶよりも大きい場合には、素子分離幅の差を最小加工寸法の二倍以上に緩和しても良いことは言うまでもない。
【００９３】
また、素子分離溝の幅の差の許容値を、基板電圧などの印圧条件およびゲート酸化膜厚などのプロセスパラメータによって変化させるべきことは言うまでもない。
【００９４】
また、素子分離幅の素子分離溝の形状に及ぼす影響の比較的小さいプロセスを用いた場合には、素子分離幅の差を最小加工寸法の二倍以上とし、素子分離幅の素子分離溝の形状に及ぼす影響の比較的大きいプロセスを用いた場合には、素子分離幅の差を最小加工寸法の二倍以下としてもよいことは言うまでもない。
【００９５】
ただし、素子分離溝の形状の素子分離幅依存性を完全に解消することは困難であるから、素子分離溝の形状の変化に起因したＭＩＳＦＥＴ対のしきい値電圧の発生を根本的に解決するためには、ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を、ゼロまたは許容値内に収める必要がある。
【００９６】
なお、本実施の形態においては、センスアンプを構成するＭＩＳＦＥＴ対の活性領域（例えば、ｎｗｐ１とｎｗｐ２）が、二列連続に配置されている。この利点は、ＭＩＳＦＥＴ対の活性領域を二列連続に配置することで、センスアンプピッチを緩和することである。
【００９７】
図２３に、開放型ビット線とセンスアンプ二個（ＳＡ１、ＳＡ２）を一列に配置した場合のレイアウトを模式的に示す。この場合、センスアンプピッチは開放型ビット線ピッチｂのおよそ二倍の２ｂとする必要があり、センスアンプのレイアウトが比較的困難である。
【００９８】
一方、図２４に、開放型ビット線とセンスアンプ二個（ＳＡ１、ＳＡ２）を二列に配置した場合のレイアウトを模式的に示す。このように２つのセンスアンプをずらして配置することによってセンスアンプピッチを縮小することができる。図２４の場合、センスアンプピッチは開放型ビット線ピッチｂの四倍の４ｂとすることができるので、センスアンプレイアウトを緩和することができる。センスアンプを構成するＭＩＳＦＥＴ対を並列配置した本実施の形態は、例えば開放型ビット線を用いたセンスアンプレイアウトに用いると効果がある。
【００９９】
なお、本実施の形態では、ＭＩＳＦＥＴ対の活性領域に接する活性領域（ｐｗ３、ｐｗ４、ｎｗ１、ｎｗ２）が、少なくともＭＩＳＦＥＴ対の活性領域に対して切れ目なく連続である。従って、ＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する部分の素子分離溝の幅（例えば、Ｌ４、Ｌ５等）は等しくなる（図１参照）。なお、切れ目とは、例えば、素子分離を介しＹ方向に配置された複数の活性領域からなる活性領域ｐｗ１ａの活性領域間（素子分離）の部分を意味する。本実施の形態では、このｐウエル１０上のゲート電極を有しないｐ型活性領域ｐｗ３およびｐｗ４は、例えばｐウエル給電領域として、ＭＩＳＦＥＴ対のゲート電極に対して切れ目なく連続して配置されている。
【０１００】
また、ＭＩＳＦＥＴ対の活性領域に近接する活性領域上には、図２６に示すように、ゲート電極が配置されていてもよい。即ち、図１の活性領域ｐｗ３を省略し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ１とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ａとの距離（Ｌ１）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとする。また、ｐウエル活性領域ｐｗ４の位置に、ｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂを配置し、ｎチャネル型ＭＩＳＦＥＴ対の活性領域ｐｗｐ２とｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ２ｂとの距離（Ｌ３）を、ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとする。
【０１０１】
また、図２７に示すように、ＭＩＳＦＥＴ対の活性領域に近接する活性領域（ｐｗ３、ｐｗ４）は、連続でなくてもよい。即ち、図２７に示すように、すくなくともゲート電極端に対応する位置に、活性領域が配置されていればよく、逆に言えば、活性領域の切れ目（活性領域間の素子分離の部分）にかからなければ、ゲート電極の端部に接する部分の素子分離溝の幅が等しく、ＭＩＳＦＥＴ対のしきい値電圧差を低減することができる。
【０１０２】
また、図２８に示すように、図１のｐウエル活性領域ｐｗ４およびｐウエル活性領域ｐｗ３の位置に、それぞれｎチャネル型ＭＩＳＦＥＴの活性領域ｐｗ１ｂおよびｐｗ１ａを配置してもよい。この場合、ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）に接する活性領域（ｐｗ１ｂおよびｐｗ１ａ）は、切れ目を有する（連続でない）。従って、かかるＭＩＳＦＥＴ対のゲート電極１６端に対応する位置に、活性領域（ｐｗ１ｂおよびｐｗ１ａ）の切れ目がかかる恐れがある。しかしながら、図２８に示すように、切れ目の幅（活性領域間）Ｌ１２、Ｌ１１が、最小加工寸法の二倍以内であれば、素子分離溝の形状の違いは許容値内に収まると考えられる。
【０１０３】
また、実施の形態１は、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅とｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅の差が最小加工寸法以下となるレイアウトに関するものでもある。
【０１０４】
また、本実施の形態１では、ダミーパターンを配置し、ＭＩＳＦＥＴ対に接する素子分離領域の幅とＭＩＳＦＥＴ対の配置された素子分離領域間の幅との差をほぼゼロとし、素子分離溝の形状に依存したＭＩＳＦＥＴ対のしきい値電圧差を抑えることが可能となる。
【０１０５】
（実施の形態２）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対のゲート電極の配置された活性領域に接する素子分離溝の幅の差を、最小加工寸法の二倍以下とするレイアウトに関するものである。
【０１０６】
なお、実施の形態２の半導体集積回路装置の製造方法は、そのレイアウトが図２９で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１０７】
本実施の形態では、図２９に示すように、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接に、ゲート電極１７を有しないｎ型活性領域（ｎｗ１、ｎｗ２）を配置して、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）および活性領域ｎｗ２とｎｗｐ２との距離（Ｌ６）を、活性領域ｎｗｐ１とｎｗｐ２との距離（Ｌ５）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１０８】
また、本実施の形態２では、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ２ａおよびセンスドライブ回路が形成されるｐ型活性領域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との距離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１０９】
さらに、本実施の形態においては、論理回路が形成されるｐ型活性領域（例えば、ｐｗ２ａやｐｗ５等）の配置を工夫することにより、素子分離の幅（Ｌ１〜Ｌ３）を調整したので、論理回路領域の高密度集積化（微細化）を図りつつ、ｐチャネル型ＭＩＳＦＥＴ対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１１０】
（実施の形態３）
本実施の形態は、センスアンプを構成するＭＩＳＦＥＴ対の配置された活性領域が一列に配置されたレイアウトに関するものである。
【０１１１】
なお、実施の形態３の半導体集積回路装置の製造方法は、そのレイアウトが図３０で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１１２】
図３０に示すような、ＭＩＳＦＥＴ対の配置された活性領域の一列配置は、例えば、図２５に示すような、センスアンプピッチが緩和された折り返し型ビット線配置のセンスアンプレイアウトに用いられる。
【０１１３】
本実施の形態では、図３０に示すように、ｎチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が、ｎチャネル型のＭＩＳＦＥＴの活性領域ｐｗｐ１に形成され、ｐチャネル型ＭＩＳＦＥＴ対を有するクロスカップル回路が、ｐチャネル型のＭＩＳＦＥＴの活性領域ｎｗｐ１に形成されている。これらのクロスカップル回路で、センスアンプが構成される。
【０１１４】
また、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１）の両側に、ゲート電極１６を有しないｐウエル活性領域（ｐｗ３、ｐｗ４）を配置し、活性領域ｐｗ３とｐｗｐ１との距離（Ｌ１）と、活性領域ｐｗ４とｐｗｐ１との距離（Ｌ３）とを、同じとした。即ち、（Ｌ１−Ｌ３）をゼロとした。その結果、素子分離溝の形状が、Ｌ１部およびＬ３部においてほぼ同じとなり、活性領域ｐｗｐ１上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。また、（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１１５】
また、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１）の両側に、ゲート電極１７を有しないｎ型活性領域（ｎｗ１、ｎｗ２）を配置し、活性領域ｎｗ１とｎｗｐ１との距離（Ｌ４）と、活性領域ｎｗ２とｎｗｐ１との距離（Ｌ６）とを、同じとした。即ち、（Ｌ４−Ｌ６）をゼロとした。その結果、素子分離溝の形状が、Ｌ４部およびＬ６部においてほぼ同じとなり、活性領域ｎｗｐ１上に形成されるＭＩＳＦＥＴのしきい値電圧差を抑えることができる。また、（Ｌ４−Ｌ６）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１１６】
なお、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１）の両側に活性領域（ｐｗ３、ｐｗ４）を配置したが、図２６を参照しながら実施の形態１で説明したように、活性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ２ａおよびｐｗ２ｂを配置してもよい。また、図２０に示すように、活性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ２ａおよびｐｗ５を配置してもよい。また、図２８を参照しながら実施の形態１で説明したように、活性領域ｐｗ３およびｐｗ４の位置に、活性領域ｐｗ１ａおよびｐｗ１ｂを配置してもよい。この際、ＭＩＳＦＥＴ対のゲート電極１６端に対応する位置に、活性領域（ｐｗ１ａおよびｐｗ１ｂ）の切れ目がかからないようレイアウトする。また、切れ目の幅（Ｌ１２、Ｌ１１）が、最小加工寸法の二倍以内となるようレイアウトする。
【０１１７】
その結果、ｎチャネル型ＭＩＳＦＥＴ対の活性領域近傍を高密度集積し、ｐチャネル型ＭＩＳＦＥＴ対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１１８】
（実施の形態４）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅を、ｎチャネル型ＭＩＳＦＥＴ対の配置された活性領域間の素子分離溝の幅よりも大きくするレイアウトに関するものである。
【０１１９】
なお、実施の形態４の半導体集積回路装置の製造方法は、そのレイアウトが図３１で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１２０】
本実施の形態では、図３１に示すように、複数連続して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の両端には、センスドライブ回路が形成されるｐ型活性領域ｐｗ５とＩ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ２ｂが配置されている。さらに、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１およびｎｗｐ２間の距離（Ｌ５）を、活性領域ｎｗｐ１とｐｗ５との距離（Ｌ４）および活性領域ｎｗｐ２とｐｗ２ｂとの距離（Ｌ６）と同じとした。即ち、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ５）、（Ｌ４−Ｌ６）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１２１】
この素子分離領域の幅Ｌ５は、ウエル分離のためのレイアウト余裕を加味したＬ４およびＬ６と等しくなるように決められているため、ウエル分離領域のない素子分離領域の幅、例えばＬ２よりも大きくした。
【０１２２】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ対の活性領域（ｐｗｐ１、ｐｗｐ２）の両側に、Ｉ/Ｏセレクタ回路が形成されるｐ型活性領域ｐｗ２ａおよびセンスドライブ回路が形成されるｐ型活性領域ｐｗ５を配置し、活性領域ｐｗ２ａとｐｗｐ１との距離（Ｌ１）および活性領域ｐｗ５とｐｗｐ２との距離（Ｌ３）を、活性領域ｐｗｐ１とｐｗｐ２との距離（Ｌ２）と同じとした。即ち、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）をゼロとしたため、実施の形態１で説明したように、素子分離溝の形状の変化を抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることができる。また、（Ｌ１−Ｌ２）、（Ｌ３−Ｌ２）および（Ｌ１−Ｌ３）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１２３】
ここで、この素子分離領域の幅Ｌ１〜Ｌ３は、ウエル分離の必要がないためＬ４〜Ｌ６より小さくすることができ、素子の高集積化を図ることができる。
【０１２４】
また、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴ対の活性領域ｎｗｐ１に接する活性領域ｐｗ５は、活性領域が連続でない（切れ目がある）。しかしながら、この場合、この切れ目の幅Ｌ１１およびＬ１２を最小加工寸法の二倍以下としており、素子分離溝の形状の違いは許容値内に収まると考えられる。また、このような幅の狭い切れ目上では、ゲート電極の引き出し領域を確保することが困難であるため、かかる素子領域上に形成されるゲート電極の先端をＬ４部上に引き出しており、例えば、活性領域ｐｗ５上のゲート電極１６の形状をＵ字型としてある。
【０１２５】
このように、本実施の形態４では、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎ型活性領域）に最近接する活性領域の両方をｐ型活性領域として、その間隔を工夫することにより、活性領域端部上にゲート電極の配置されたＭＩＳＦＥＴ対の素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１２６】
（実施の形態５）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対の活性領域を分離して配置したレイアウトに関するものである。
【０１２７】
なお、実施の形態４の半導体集積回路装置の製造方法は、そのレイアウトが図３２で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１２８】
本実施の形態では、図３２に示すように、複数分散して配置されたｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）の最近接にｐ型またはｎ型活性領域（ｐｗｍ１とｐｗ２ａ、ｎｗ１とｐｗｍ２）を配置して、ｐチャネル型ＭＩＳＦＥＴ対の配置された活性領域端に接する素子分離溝の幅の差、（Ｌ４−Ｌ５）および（Ｌ６−Ｌ７）をゼロとしたため、素子分離溝の形状の変化は抑えられ、ＭＩＳＦＥＴ対のしきい値電圧差が抑えられる。また、（Ｌ４−Ｌ５）、（Ｌ６−Ｌ７）を、最小加工寸法の二倍以下とすることにより、ＭＩＳＦＥＴ対のしきい値電圧差を低減することが可能となる。
【０１２９】
また、実施の形態５では、図３３にも示すように、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）を論理回路領域の両端に配置したので、メモリセルが形成されるｐ型活性領域（ｐｗｍ１、ｐｗｍ２）とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ型活性領域（ｐｗ２ａからｐｗ５）を電気的に分離することができ、センスアンプ駆動の高速化が可能となる。図３３は、本発明の実施の形態５である半導体集積回路装置の要部断面図で、図３２の要部レイアウト図の一点鎖線ｍ３とｍ４間における断面図である。
【０１３０】
また、本実施の形態５では、センスアンプ駆動の高速化に寄与し、かつｐチャネル型ＭＩＳＦＥＴ対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１３１】
（実施の形態６）
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ対のゲート電極において、ソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域上に配置したレイアウトに関するものである。
【０１３２】
なお、実施の形態６の半導体集積回路装置の製造方法は、そのゲート電極の形状が図１９で示されることを除いては、図３〜図１７を参照しながら説明した実施の形態１の場合と同様である（但し、活性領域ｎｗ１、ｎｗ２、ｐｗ３、ｐｗ４は形成されない）ため、その説明を省略する。
【０１３３】
図１９に示すように、実施の形態６では、四角形型のゲート電極によって、ソース拡散層（ソース半導体領域）とドレイン拡散層を分離しており、ソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域上に設け、かかる部分を素子分離領域上に引き出してゲート電極コンタクトを形成している。ソース拡散層とドレイン拡散層を分離するように作用する部分は、図１９のゲート電極１７のうち、矩形状に活性領域（ｎｗｐ１もしくはｎｗｐ２）の一部を囲んでいる部分であり、また、ソース拡散層とドレイン拡散層を分離するように作用しない部分とは、活性領域上のゲート電極１７のうち、前記矩形状の部分から素子分離領域方向に突出している部分である。
【０１３４】
なお、実施の形態６は、ｐチャネル型ＭＩＳＦＥＴ対の活性領域（ｎｗｐ１、ｎｗｐ２）のみを示しているが、同じゲート電極をｎチャネル型ＭＩＳＦＥＴ対に用いてもよいことは言うまでもない。
【０１３５】
このように本実施の形態においては、素子分離溝の形状に関係なく、ＭＩＳＦＥＴ対のしきい値電圧差を抑えることが可能となる。
【０１３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３８】
センスアンプ回路のＭＩＳＦＥＴ対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を制御することにより、活性領域端部上にゲート電極が配置されたＭＩＳＦＥＴ対の素子分離領域の形状に起因したしきい値電圧のばらつきを抑えることが可能となる。
【０１３９】
また、ｎチャネル型ＭＩＳＦＥＴ対の活性領域を高密度集積化し、ｐチャネル型ＭＩＳＦＥＴ対で発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【０１４０】
また、ｐチャネル型ＭＩＳＦＥＴ対の配置されたｎ型活性領域とｎチャネル型ＭＩＳＦＥＴ対の配置されたｐ型活性領域を素子分離領域を考慮した配置とすることにより、センスアンプ駆動の高速化に寄与することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の要部レイアウト図である。
【図２】本発明の実施の形態１である半導体集積回路装置の要部断面図である。
【図３】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図４】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図５】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図６】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図７】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図８】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図９】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１０】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１１】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１２】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１３】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１４】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１５】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１６】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１７】図２に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図１９】本発明の実施の形態６である半導体集積回路装置の要部レイアウト図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２１】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図２２】素子分離溝の幅の差としきい値電圧差の相関図である。
【図２３】ビット線とセンスアンプ配置のレイアウト模式図である。
【図２４】ビット線とセンスアンプ配置のレイアウト模式図である。
【図２５】ビット線とセンスアンプ配置のレイアウト模式図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２８】本発明の実施の形態１である半導体集積回路装置の他の要部レイアウト図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の要部レイアウト図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の要部レイアウト図である。
【図３１】本発明の実施の形態４である半導体集積回路装置の要部レイアウト図である。
【図３２】本発明の実施の形態５である半導体集積回路装置の要部レイアウト図である。
【図３３】本発明の実施の形態６である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図３４】センスアンプ回路等の一例を示す回路図である。
【符号の説明】
１ 半導体基板
１ｂ 素子分離溝
２ 酸化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜（サイドウォールスペーサ）
５ 積層膜（ハードマスク）
６ 酸化シリコン膜
７ 酸化シリコン膜（絶縁膜）
８ 積層膜（ハードマスク）
９ 深いｎウェル領域
１０ ｐウエル
１１ ｎウエル
１２ ゲート絶縁膜
１３ 多結晶シリコン膜
１３ｎ ｎ型多結晶シリコン膜
１３ｐ ｐ型多結晶シリコン膜
１４ タングステン膜（金属膜）
１５ キャップ絶縁膜
１６ ｎ型ゲート電極
１７ ｐ型ゲート電極
Ｌ１〜Ｌ３ 素子分離溝の幅
Ｌ４〜Ｌ６ 素子分離溝の幅
Ｌ７ 素子分離溝の幅
Ｌ１１、Ｌ１２ 切れ目の幅
ａ、ｂ ビット線ピッチ
ｐｗｍ１、ｐｗｍ２ メモリセル形成領域
ｐｗ１ａ、ｐｗ１ｂ ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗ２ａ、ｐｗ２ｂ ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗ３、ｐｗ４ 活性領域
ｐｗ５ ｎチャネル型ＭＩＳＦＥＴの活性領域
ｐｗｐ１、ｐｗｐ２ ｎチャネル型ＭＩＳＦＥＴ対の活性領域
ｎｗｐ１、ｎｗｐ２ ｐチャネル型ＭＩＳＦＥＴ対の活性領域
ｎｗ１、ｎｗ２ 活性領域（ｎウェル給電領域）
ＳＡ、ＳＡ１、ＳＡ２ センスアンプ
Claims (5)
- 半導体集積回路装置であって、
第１の方向に順に形成された第１、第２、第３、および第４の素子形成領域と、
前記第１の素子形成領域と前記第２の素子形成領域との間に形成された第１の素子分離領域と、
前記第２の素子形成領域と前記第３の素子形成領域との間に形成された第２の素子分離領域と、
前記第３の素子形成領域と前記第４の素子形成領域との間に形成された第３の素子分離領域と、
を備え、
前記第２の素子形成領域には、ゲート電極が前記第１の素子分離領域上に延在する第１のＭＩＳＦＥＴと、ゲート電極が前記第２の素子分離領域上に延在する第２のＭＩＳＦＥＴとが形成され、
前記第３の素子形成領域には、ゲート電極が前記第２の素子分離領域上に延在する第３のＭＩＳＦＥＴと、ゲート電極が前記第３の素子分離領域上に延在する第４のＭＩＳＦＥ
Ｔとが形成され、
前記第１および前記第２の素子分離領域の、前記第１の方向におけるそれぞれの幅の差、前記第３および前記第２の素子分離領域の、前記第１の方向におけるそれぞれの幅の差、前記第１および前記第３の素子分離領域の、前記第１の方向におけるそれぞれの幅の差がいずれも、該半導体集積回路装置に搭載されたメモリアレイのワード線ピッチの半値として定義される最小加工寸法の２倍以下であり、
前記第１および第４の素子形成領域が第１の導電型であり、前記第２および第３の素子形成領域が第２の導電型である
ことを特徴とする半導体集積回路装置。 - 前記第１および前記第２のＭＩＳＦＥＴはソース領域が共通であり、前記第３および前記第４のＭＩＳＦＥＴはソース領域が共通であることを特徴とする、請求項１に記載の半導体集積回路装置。
- 前記第１、前記第２、前記第３、および前記第４のＭＩＳＦＥＴのゲート電極は平面Ｕ字状であり、
前記第１のＭＩＳＦＥＴのゲート電極の端部は前記第１の素子分離領域上に位置し、
前記第２および前記第３のＭＩＳＦＥＴのゲート電極の端部は前記第２の素子分離領域上に位置し、
前記第４のＭＩＳＦＥＴのゲート電極の端部は前記第３の素子分離領域上に位置する
ことを特徴とする、請求項１または２に記載の半導体集積回路装置。 - 前記第１のＭＩＳＦＥＴのゲート電極が前記第２のＭＩＳＦＥＴのドレイン領域に接続され、前記第２のＭＩＳＦＥＴのゲート電極が前記第１のＭＩＳＦＥＴのドレイン領域に接続された、前記第１および第２のＭＩＳＦＥＴを含む第１のセンスアンプ回路と、
前記第３のＭＩＳＦＥＴのゲート電極が前記第４のＭＩＳＦＥＴのドレイン領域に接続され、前記第４のＭＩＳＦＥＴのゲート電極が前記第３のＭＩＳＦＥＴのドレイン領域に接続された、前記第３および第４のＭＩＳＦＥＴを含む第２のセンスアンプ回路と、
を備えたことを特徴とする、請求項１から３のいずれか１項に記載の半導体集積回路装置。 - 前記第１、前記第２、前記第３、および前記第４のＭＩＳＦＥＴが同一導電型であることを特徴とする、請求項１から４のいずれか１項に記載の半導体集積回路装置。
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| JP2005129900A (ja) * | 2003-09-30 | 2005-05-19 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| KR100535124B1 (ko) * | 2004-03-24 | 2005-12-07 | 주식회사 하이닉스반도체 | 오프셋 전압의 증가를 억제시키기 위한 비트라인 센스앰프및 그 비트라인 센스앰프 형성 방법 |
| DE102004025374A1 (de) * | 2004-05-24 | 2006-02-09 | Technische Universität Berlin | Verfahren und Vorrichtung zum Herstellen eines dreidimensionalen Artikels |
| JP4528561B2 (ja) | 2004-06-23 | 2010-08-18 | パナソニック株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR100717280B1 (ko) * | 2005-08-22 | 2007-05-15 | 삼성전자주식회사 | 반도체 기억 장치의 셀 어레이 및 그 형성 방법 |
| JP2007129026A (ja) * | 2005-11-02 | 2007-05-24 | Nec Electronics Corp | 半導体装置および配線パターン形成方法、マスク配線データ発生方法 |
| US7884440B2 (en) * | 2006-04-26 | 2011-02-08 | Magnachip Semiconductor, Ltd. | Semiconductor integrated circuit |
| KR100929628B1 (ko) * | 2006-11-16 | 2009-12-03 | 주식회사 하이닉스반도체 | 상변환 기억 소자 |
| JP5261105B2 (ja) * | 2008-09-26 | 2013-08-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20100301437A1 (en) * | 2009-06-01 | 2010-12-02 | Kla-Tencor Corporation | Anti-Reflective Coating For Sensors Suitable For High Throughput Inspection Systems |
| JP2011181891A (ja) * | 2010-02-08 | 2011-09-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5710945B2 (ja) * | 2010-11-25 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| TWI479653B (zh) * | 2012-12-18 | 2015-04-01 | Macronix Int Co Ltd | 半導體結構及其製造方法 |
| CN103887336B (zh) * | 2012-12-19 | 2016-06-15 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
| US9035386B2 (en) * | 2012-12-21 | 2015-05-19 | Macronix International Co., Ltd. | Semiconductor structure and method for manufacturing the same |
| US9748294B2 (en) | 2014-01-10 | 2017-08-29 | Hamamatsu Photonics K.K. | Anti-reflection layer for back-illuminated sensor |
| US9410901B2 (en) | 2014-03-17 | 2016-08-09 | Kla-Tencor Corporation | Image sensor, an inspection system and a method of inspecting an article |
| US9860466B2 (en) | 2015-05-14 | 2018-01-02 | Kla-Tencor Corporation | Sensor with electrically controllable aperture for inspection and metrology systems |
| US10778925B2 (en) | 2016-04-06 | 2020-09-15 | Kla-Tencor Corporation | Multiple column per channel CCD sensor architecture for inspection and metrology |
| US10313622B2 (en) | 2016-04-06 | 2019-06-04 | Kla-Tencor Corporation | Dual-column-parallel CCD sensor and inspection systems using a sensor |
| KR102342853B1 (ko) | 2017-07-21 | 2021-12-23 | 삼성전자주식회사 | 수직형 메모리 소자를 구비한 집적회로 소자 |
| US11114491B2 (en) | 2018-12-12 | 2021-09-07 | Kla Corporation | Back-illuminated sensor and a method of manufacturing a sensor |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470062A (en) * | 1979-08-31 | 1984-09-04 | Hitachi, Ltd. | Semiconductor device having isolation regions |
| EP0471535B1 (en) * | 1990-08-13 | 1998-01-28 | Nec Corporation | Semiconductor memory device |
| JP2723700B2 (ja) | 1990-08-13 | 1998-03-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JPH05291521A (ja) | 1992-04-13 | 1993-11-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH07335844A (ja) | 1994-06-03 | 1995-12-22 | Hitachi Ltd | 半導体装置 |
| KR19990048779A (ko) * | 1997-12-10 | 1999-07-05 | 김영환 | 플래쉬 이이피롬 제조방법 |
| JPH11251583A (ja) | 1998-03-03 | 1999-09-17 | Nec Corp | 半導体装置 |
| JP2000058673A (ja) * | 1998-08-14 | 2000-02-25 | Nec Corp | トレンチ分離構造を有する半導体装置 |
| JP2000156419A (ja) * | 1998-09-04 | 2000-06-06 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2000174225A (ja) | 1998-12-01 | 2000-06-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4206543B2 (ja) * | 1999-02-02 | 2009-01-14 | 株式会社デンソー | 半導体装置 |
| JP3758876B2 (ja) | 1999-02-02 | 2006-03-22 | Ｎｅｃマイクロシステム株式会社 | 半導体装置のレイアウト方法 |
| JP2001156268A (ja) * | 1999-11-25 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
| JP4767390B2 (ja) * | 2000-05-19 | 2011-09-07 | エルピーダメモリ株式会社 | Ｄｒａｍ |
| JP2001332639A (ja) * | 2000-05-25 | 2001-11-30 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体記憶装置およびその製造方法 |
| US6477086B2 (en) * | 2000-12-29 | 2002-11-05 | Intel Corporation | Local sensing of non-volatile memory |
-
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