JP4068340B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に素子分離溝を用いて形成されるMISFET対を用いた、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型DRAMメモリ、およびアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
例えば、DRAM(Dynamic Random Access Memory)と、MISFET(Metal Insulator Semiconductor Field Effect Transistor)等で構成される論理回路と、を同一の半導体基板上に設けるロジック混載形メモリでは、MISFET等の分離のために素子分離溝を用いている。なお、この種の装置として関連するものには、例えば特開2000−174225号公報に開示されている。
【0003】
【発明が解決しようとする課題】
素子分離に素子分離溝を用いた素子分離技術においては、素子分離溝領域と素子活性化領域の疎密、より具体的に言いかえると素子分離溝の幅によって素子分離溝の形状が変化する。
【0004】
その結果、均一な電気特性が要求されるセンスアンプ回路に用いられるMISFET対間にしきい値電圧差が発生する問題があった。
【0005】
本発明の目的は、素子分離溝を用いた例えば、DRAMおよびロジック混載形メモリおよびアナログ回路を有する半導体集積回路装置等において、均一な電気特性の要求されるMISFETの特性を向上させることのできる技術を提供することにある。特に、センスアンプ回路等を構成するMISFET対の特性を向上させることのできる技術を提供することにある。
【0006】
また、本発明の他の目的は、半導体集積回路装置の高性能化を図ることにある。
【0007】
また、本発明の他の目的は、半導体集積回路装置の高集積化を図ることにある。
【0008】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
MISFET対のゲート電極の配置された活性領域端に接する素子分離溝の幅を同じとする。もしくはこの幅の差を、最小加工寸法の二倍以下とする。その結果、素子分離溝の幅に起因する素子分離溝の形状がほとんど同じになり、素子分離溝の形状差に起因するMISFET対のしきい値電圧差が低減するので、例えば、前記MISFETで構成されるセンスアンプの性能が向上し、DRAMメモリセルのリフレッシュ特性を向上させることが可能となる。
【0011】
また、素子分離溝の形状の違いによるしきい値電圧差は、特に、pチャネル型MISFETで大きくなる。従って、pチャネル型MISFET対の配置された活性領域端に接する素子分離溝の幅の差のみを、ほぼゼロもしくは最小加工寸法の二倍以下とすれば、nチャネル型MISFET対の活性領域を高密度集積化し、かつ素子分離溝の形状の違いに起因するpチャネル型MISFET対間のしきい値電圧差の発生を抑えることができる。
【0012】
また、MISFET対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、MISFET対の配置された活性領域端に接する素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法の二倍以下とすることで、センスアンプピッチを二倍以上に広げ、かつ素子分離溝の形状の違いによるnチャネル型MISFET対間のしきい値電圧差の発生を抑えることができる。
【0013】
また、pチャネル型MISFET対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、pチャネル型MISFET対の配置された活性領域端に接する素子分離溝の幅の差のみを、ほぼゼロもしくは最小加工寸法の二倍以下とすることで、センスアンプピッチを二倍以上に大きくし、かつnチャネル型MISFET対の活性領域を高密度集積化し、かつ素子分離溝の形状の違いによるpチャネル型MISFET対間のしきい値電圧差の発生を抑えることができる。
【0014】
また、MISFET対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、例えば、nチャネル型MISFET対の活性領域の最近接の活性領域をpウエル活性領域とし、pチャネル型MISFET対の活性領域の最近接の活性領域をnウエル活性領域(n型活性領域)とすることによって、pチャネル型MISFET対の配置された活性領域間の距離と、nチャネル型MISFET対の活性領域間の距離の差をほぼゼロもしくは最小加工寸法の二倍以下とすることで、MISFET対のしきい値電圧差を抑えることができる。
【0015】
また、MISFET対が配置された活性領域が複数連続して配置されているセンスアンプ回路において、例えば、pチャネル型MISFET対の活性領域の最近接の活性領域の片方または両方をpウエル活性領域とし、pチャネル型MISFET対の配置された活性領域間の距離を、nチャネル型MISFET対の配置された活性領域間の距離よりも大きくすることで、MISFET対のしきい値電圧差を抑えることができる。
【0016】
また、MISFET対の配置された活性領域が複数分離して配置されているセンスアンプ回路において、pチャネル型MISFET対の配置されたnウエル活性領域間に、nチャネル型MISFET対の配置されたpウエル活性領域を配置し、メモリセルのpウエル活性領域とnチャネル型MISFET対の配置されたpウエル活性領域を分離すると、メモリセルのpウエル活性領域とnチャネル型MISFET対の配置されたpウエル活性領域を電気的に分離することができ、センスアンプ駆動の高速化に寄与することができる。
【0017】
また、MISFET対の配置された活性領域が複数分離して配置されているセンスアンプ回路において、pチャネル型MISFET対の配置されたnウエル活性領域間に、nチャネル型MISFET対の配置されたpウエル活性領域を配置し、メモリセルのpウエル活性領域とnチャネル型MISFET対の配置されたpウエル活性領域を分離し、MISFET対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を、ほぼゼロもしくは最小加工寸法の二倍以下とすると、メモリセルのpウエル活性領域とnチャネル型MISFET対の配置されたpウエル活性領域を電気的に分離することができるので、センスアンプ駆動の高速化に寄与し、かつMISFET対のしきい値電圧差を抑えることができる。
【0018】
また、MISFET対を有するセンスアンプ回路において、MISFET対のゲート電極の活性領域のソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域端部上に配置すると、素子分離溝の形状のMISFET対に及ぼす影響が抑えられるので、MISFET対のしきい値電圧差を抑えることができる。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0020】
(実施の形態1)
図1は、本発明の実施の形態1である半導体集積回路装置の要部レイアウト図である。図1は、後述するように、センスアンプ回路を始めとするプリチャージ回路、イコライズ回路やI/Oセレクタ回路等、DRAM(Dynamic Random Access Memory)メモリセルを駆動するのに必要な論理回路のレイアウト図を示すものであり、この図1に示す領域のうちpw1a〜pw1bを論理回路領域という。この論理回路領域の両端には、DRAMメモリセルが形成される(メモリセル領域)pwm1、pwm2が位置する。但し、このメモリセル領域には、メモリセルがアレイ状に形成されるが、図2中では省略されている。また、図2には、メモリセル領域の端部、即ちメモリセルアレイと論理回路領域との境界部が示されている。
【0021】
図2は、本発明の実施の形態1である半導体集積回路装置の要部断面図で、図1の要部レイアウト図の一点鎖線m1とm2間における断面図である。図3〜図17は、図2の半導体集積回路装置の製造工程中における要部断面図である。
【0022】
まず、本実施の形態1のDRAMの論理回路領域の断面構造を図2によって説明する。半導体基板1は、例えば導電型がp型のシリコン単結晶からなり、この半導体基板1中には深いnウエル領域9が形成されている。この深いnウエル領域9には、例えばn型不純物のリンが導入されており、メモリセル領域pwm1、pwm2から延在している。
【0023】
また、論理回路領域における半導体基板1において、pウエル10が形成されている。このpウエル10には、例えばp型不純物のホウ素が導入されている。そのp型不純物の濃度は、例えば1017(以下、「10e17」と示す)〜10e18/cm3程度である。
【0024】
また、論理回路領域等における半導体基板1において、nウエル11が形成されている。nウエル11には、例えばn型不純物のリンまたはヒ素(As)が導入されている。そのn型不純物の濃度は、例えば10e17〜10e18/cm3程度である。
【0025】
このような半導体基板1の上層部には、浅い溝掘り埋込形の素子分離領域が形成されている。すなわち、この素子分離領域は、半導体基板1の厚さ方向に掘られた0.3〜0.4μmの深さの素子分離溝1bの内壁に、膜厚10nm程度の薄い熱酸化シリコン(SiO2)膜6を形成した後、分離用の絶縁膜7が埋め込まれて形成されている。この素子分離領域(絶縁膜7)によって区画された領域が、いわゆる活性領域(pwm1〜pwm2)であり、この領域の一部に素子等が形成される。
【0026】
この分離用の絶縁膜7は、例えば酸化シリコン(SiO2)等からなる。なお、この素子分離用の絶縁膜7の上面は、CMP(Chemical Mechanical Polishing)法によって研磨され、その高さが半導体基板1の主面の高さよりやや低く形成される。
【0027】
半導体基板1上のゲート絶縁膜12は、例えば酸化シリコンからなり、その厚さは、例えば3.5〜7nm程度に設定されている。
【0028】
また、ゲート絶縁膜12上のゲート電極16、17は、例えば低抵抗多結晶シリコン膜13(13n、13p)、窒化タングステン(WN)膜(図示せず)、タングステン(W)膜14およびキャップ絶縁膜15が下層から順に堆積され、ポリメタル構造を構成している。低抵抗ゲート電極材料としてのポリメタルは、そのシート抵抗が2Ω/□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。ここで、ゲート電極16を構成する低抵抗多結晶シリコン膜は、n型の不純物を含有しており(13n)、ゲート電極17を構成する低抵抗多結晶シリコン膜は、p型の不純物を含有している(13p)。
【0029】
次いで、トランジスタ(MISFET)の拡散層領域、サイドウォールスペーサ、層間絶縁膜、コンタクト電極、メタル配線、蓄積電極などが形成されるが、それらの図示は省略する。
【0030】
次いで、本実施の形態1のDRAMの論理回路領域の要部レイアウトを図1によって説明する。
【0031】
まず、pウエル10上にはゲート電極16を有するnチャネル型のMISFETの活性領域(素子活性領域もしくは素子形成領域)pw1a、pw2a、pwp1、pwp2、pw5、pw2bおよびpw1bが形成されている。
【0032】
また、pウエル10上にはゲート電極16を有しないn型活性領域、pw3およびpw4が形成されている。なお、pwm1およびpwm2は、前述したようにメモリセルアレイと論理回路領域との境界部であり、pウエル10上のゲート電極16を有しないp型活性領域である。
【0033】
また、nウエル11上にはゲート電極17を有するpチャネル型のMISFETの活性領域nwp1、nwp2が形成されている。
【0034】
また、nウエル11上にはゲート電極を有しない、nウエル給電領域(活性領域)nw1、nw2が形成されている。
【0035】
なお、これらのnチャネル型のMISFETの活性領域、pチャネル型のMISFETの活性領域(素子活性領域もしくは素子形成領域)、pウエル上のゲート電極を有しないp型活性領域およびnウエル上のゲート電極を有しないn型活性領域上に、DRAMのセンスアンプ回路等の論理回路が形成されている。
【0036】
まず、pウエル10上のゲート電極16を有するnチャネル型のMISFETの活性領域pw1a、pw1bには、プリチャージ回路(図34のPC)およびイコライズ回路が形成されている。
【0037】
次いで、pウエル10上のゲート電極16を有するnチャネル型のMISFETの活性領域pw2a、pw2bには、I/Oセレクタ回路(図34のIO)が形成されている。
【0038】
次いで、pウエル10上のゲート電極16を有するnチャネル型のMISFETの活性領域pwp1、pwp2には、nチャネル型MISFET対を有するクロスカップル回路が形成されている(図34参照)。かかるクロスカップル回路と、後述するpチャネル型MISFET対を有するクロスカップル回路とで、図34に示すセンスアンプが構成される。図34に、センスアンプ回路SA等の回路図の一例を示す。図34に示すように、センスアンプ回路SAは、nチャネル型MISFET対(TN1、TN2)およびpチャネル型MISFET対(TP1、TP2)とで構成される。これらのMISFET対は、ビット線間(例えば、BL1tとBL1b間)に直列に接続され(即ち、ソースもしくはドレイン領域を共通としており)、それぞれのゲート電極は、自身が接続されていないビット線に接続されている(即ち、それぞれのゲート電極は、他のMISFETの共通となっていないソース、ドレイン領域と接続されている)。
【0039】
このように、図1には明示していないが、活性領域pwp1もしくはpwp2上のnチャネル型MISFET対は、そのゲート電極とソース、ドレイン領域とが例えばビット線によって交差接続される。
【0040】
次いで、pウエル10上のゲート電極16を有するnチャネル型のMISFETの活性領域pw5には、センスドライブ回路(図34のSAND、SAPD)が形成されている。
【0041】
なお、図34中のYSはY選択線、IO1b等はIO線、BLEQはビット線プリチャージ信号線、VBLRはビット線プリチャージ電源線、を示す。また、WLは、ワード線、MCは、メモリセルを示す。さらに、CSNはセンスアンプNMOSコモンソース線、CSPはセンスアンプPMOSコモンソース線、φnはセンスアンプNMOS活性化信号、φpはセンスアンプPMOS活性化信号を示す。
【0042】
また、pウエル10上のゲート電極を有しないp型活性領域、pwm1およびpwm2には、メモリセル領域と論理回路領域間に位置するダミー領域が形成されている。
【0043】
次いで、pウエル10上のゲート電極を有しないp型活性領域、pw3およびpw4には、クロスカップル回路領域とその他の回路領域(ここでは、I/Oセレクタ回路やセンスドライブ回路が形成される領域)間に配置されたダミー領域が形成されている。
【0044】
また、nウエル11上のゲート電極17を有するpチャネル型のMISFETの活性領域nwp1、nwp2には、pチャネル型MISFET対を有するクロスカップル回路が形成されている(図34参照)。このように、図1には明示していないが、活性領域nwp1もしくはnwp2上のpチャネル型MISFET対も、そのゲート電極とソース、ドレイン領域とが例えばビット線によって交差接続される。
【0045】
また、nウエル11上のゲート電極を有しないn型活性領域、nw1、nw2には、クロスカップル回路領域とその他の論理回路領域間に配置されたダミー領域が形成されている。なお、このようなダミー領域を、前述したように、nウエル給電領域として利用することができる。
【0046】
また、本実施の形態では、図1に示すように、平面レイアウト上のゲート電極(16、17)の形状は、U字型であるとしたが、ゲート電極形状は活性領域のソース拡散層とドレイン拡散層を分離する形状、例えば、図18に示すような四角形型でもよい。
【0047】
また、図1に示した活性領域(pw1a〜pw1b)がメモリセル領域に平行して連続している、即ちX方向に配置されていることは言うまでもない。
【0048】
また、図1に示した活性領域上のゲート電極が活性領域上に周期的に配置されていることは言うまでもない。
【0049】
図1に示すように、本実施の形態においては、二列連続して配置されたpチャネル型MISFET対の活性領域の最近接の素子分離溝の幅L4とL6、pチャネル型MISFET対の活性領域間の幅L5が等しく、二列連続して配置されたnチャネル型MISFET対の活性領域の最近接の素子分離溝の幅L1とL3、pチャネル型MISFET対の活性領域間の幅L2が等しいことを特徴とする。
【0050】
以下、本実施の形態の半導体集積回路装置を、図3〜図17を参照し、その製造工程をたどりながら詳細に説明する。なお、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0051】
まず、図3に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板1を、約800℃で熱酸化してその表面に膜厚10nm程度の薄い酸化シリコン膜2を形成した後、酸化シリコン膜2の上部にCVD法で膜厚140nm程度の窒化シリコン膜3を堆積する。
【0052】
次いで、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜3とその下部の酸化シリコン膜2とを選択的に除去し、フォトレジストをアッシャ除去すると、図4のようになる。
【0053】
次いで、図5に示すように、シリコン半導体基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜4を堆積する。この酸化シリコン膜4の膜厚は、例えば40〜50nm程度で、例えばHLD(High-pressure Low-temperature Deposition)酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【0054】
次いで、図6に示すように、窒化シリコン膜3と酸化シリコン膜2からなる積層膜の側壁に、酸化シリコン膜4からなるサイドウォールスペーサを、酸化シリコン膜4をエッチバックすることにより形成する。
【0055】
このサイドウォールスペーサを有する窒化シリコン膜3と酸化シリコン膜2からなる積層膜5は、素子分離領域の半導体基板1をエッチングして溝を形成する際のマスクとして使用する。
【0056】
また、窒化シリコン膜3は、酸化されにくい性質を持つので、その下部の半導体基板1の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜3の下部の酸化シリコン膜2は、半導体基板1と窒化シリコン膜3との界面に生じるストレスを緩和し、このストレスに起因して半導体基板1の表面に転位などの欠陥が発生するのを防ぐために形成する。また、酸化シリコン膜4のサイドウォールスペーサは、活性領域の端部(肩部)に生じるストレスを緩和し、活性領域の肩部に丸みを付けるために形成する。
【0057】
次いで、図7に示すように、酸化シリコン膜4からなるサイドウォールスペーサを有する窒化シリコン膜3と酸化シリコン膜2からなる積層膜5をマスクにしたドライエッチングで素子分離領域の半導体基板1に深さ0.3 〜0.4ミクロン程度の溝(素子分離溝)1bを形成する。
【0058】
次いで、図8に示すように、半導体基板1を約800〜1000℃で熱酸化することによって、溝1bの内壁に膜厚10nm程度の薄い酸化シリコン膜6を形成する。この酸化シリコン膜6は、溝1bの内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝1bの内部に埋め込まれる酸化シリコン膜7と半導体基板1との界面に生じるストレスを緩和するために形成する。また、この熱酸化処理を行なうことにより、活性領域の肩部の半導体基板1表面が丸められる。
【0059】
次いで、図9に示すように、溝1bの内部を含む半導体基板1上にCVD法で酸化シリコン膜7を堆積する。この酸化シリコン膜7は、溝1bの深さよりも厚い膜厚(例えば600nm程度)で堆積し、溝1bの内部に酸化シリコン膜7を隙間なく埋め込む。また、酸化シリコン膜7は、例えば酸素とテトラエトキシシラン((C2H5)4Si)とを原料として成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【0060】
次いで、半導体基板1を約1000〜1200℃で熱酸化し、溝1bに埋め込んだ酸化シリコン膜7の膜質を改善するためのデンシファイ(焼き締め)処理を行う。
【0061】
次いで、図10に示すように、化学機械研磨(CMP:Chemical Mechanical Polishing)法を用いて溝1bの外部の酸化シリコン膜7を除去すると共に、溝1bの上部の酸化シリコン膜7の表面を平坦化する。この研磨において、活性領域の半導体基板1の表面を覆っている、酸化シリコン膜4からなるサイドウォールスペーサを有する窒化シリコン膜3と酸化シリコン膜2からなる積層膜5は、研磨ストッパとして用いられ、研磨後、積層膜8となる。
【0062】
次いで、半導体基板1の活性領域を覆う積層膜8を熱リン酸などのエッチング液を用いて処理し、続いてドライまたはウェットエッチングを用いて除去することにより、図11に示すように、酸化シリコン膜7が埋め込まれた素子分離溝が完成する。次いで、図11に示すように、積層膜8を除去する。
【0063】
次いで、半導体基板1に対してプレ酸化処理を施し、半導体基板1上のメモリセル領域が露出するような深いnウエル形成用のフォトレジストパターン(図示せず)を形成した後、それをマスクとして半導体基板1のメモリセル領域に、例えばn型不純物のリンをイオン注入し、半導体基板1のメモリセル領域に深いnウエル領域9を形成する。この際、図12に示すように、論理回路領域においても、半導体基板1に深いnウエル領域9を形成する。
【0064】
次いで、深いnウエル形成用のフォトレジストパターンを除去した後、半導体基板1上にpウエル領域が露出するようなフォトレジストパターン(図示せず)を形成し、それをマスクとして半導体基板1のpウエル形成領域に、例えばp型不純物のホウ素等をイオン注入する。次いで、pウエル形成用のフォトレジストパターン(図示せず)を除去した後、半導体基板1上にnウエル領域が露出するようなフォトレジストパターンを形成し、それをマスクとして半導体基板1のnウエル形成領域に、例えばn型不純物のリン等をイオン注入する。次いで、nウエル形成用のフォトレジストパターンを除去した後、半導体基板1に対して熱処理を施すことにより、図13に示すように、半導体基板1にpウエル10、nウエル11を形成する。
【0065】
次いで、図には示さないが、論理回路領域のnチャネル型MISFET形成用のフォトレジストパターンを除去した後、しきい値電圧調整用の、例えばp型不純物のBF2(フッ化ホウ素)等をイオン注入する。
【0066】
次いで、図には示さないが、論理回路領域のpチャネル型MISFET形成用のフォトレジストパターンを除去した後、しきい値電圧調整用のために、例えばn型不純物のリン等をイオン注入する。
【0067】
次いで、図には示さないが、メモリセル領域のメモリセル選択用MISFET形成用のフォトレジストパターンを除去した後、パンチスルー防止用の、例えばp型不純物のボロン等をイオン注入する。
【0068】
次いで、図には示さないが、半導体基板1上のプレ酸化膜を除去する。
【0069】
次いで、図14に示すように、公知の方法を用いて、半導体基板1に対して、ゲート絶縁膜12を形成する。ここでは、例えば750℃程度のウェット酸化処理によりゲート絶縁膜12を形成した。
【0070】
また、公知の方法を用いて、印加電圧などに応じて異なった膜厚を有するゲート絶縁膜を形成してもよい。相対的に厚いゲート絶縁膜の厚さは、例えば6nm程度、相対的に薄いゲート絶縁膜の厚さは、例えば3.5nm程度である。また、公知の方法を用いて、半導体基板に対して酸窒化処理を施してもよい。
【0071】
半導体基板1上のプレ酸化膜とゲート絶縁膜を除去する際のエッチングによって、活性領域の半導体基板1表面と溝1b内に埋め込まれた酸化シリコン膜7の表面との間に段差が発生する。
【0072】
次いで、図15に示すように、半導体基板1上に、多結晶シリコン膜をCVD法等によって堆積し、次いで、公知の方法を用いて、半導体基板1上に形成されるMISFETのゲート電極における導電型を設定するために、不純物の導入を行う。即ち、nチャネル型MISFETが形成される領域に、リン等のn型不純物の添加された多結晶シリコン膜(n型多結晶シリコン膜)13nを形成し、また、pチャネル型MISFETが形成される領域に、ホウ素等のp型不純物の添加された多結晶シリコン膜(p型多結晶シリコン膜)13pを形成する。
【0073】
また、リン等のn型不純物の添加された多結晶シリコン膜をCVD法等によって堆積し、半導体基板1上に形成されるMISFETのゲート電極における導電型をすべてn型に設定してもよい。
【0074】
次いで、図16に示すように、多結晶シリコン膜13n、13p上に、例えば、窒化タングステン(WN)等からなるバリア金属膜を堆積し、続いて、例えばタングステン等からなる金属膜14堆積する。続いて、例えば窒化シリコン膜からなるキャップ絶縁膜15を堆積する。なお、このバリヤ金属膜の図示は省略する。
【0075】
次いで、キャップ絶縁膜15上に形成したゲート電極形成用のフォトレジスト(図示せず)をエッチングマスクとして、キャップ絶縁膜15にエッチング処理を施し、ハードマスクを形成する。
【0076】
次いで、図17に示すように、上記のキャップ絶縁膜15のハードマスクを用いて、多結晶シリコン膜13n、13p、バリア金属膜(図示せず)、金属膜14および多結晶シリコン膜(13n、13p)をドライエッチングすることにより、ゲート電極16、17を形成する。ゲート電極16は、n型多結晶シリコン膜13n、バリア金属膜(図示せず)および金属膜14を有し、ゲート電極17は、p型多結晶シリコン膜13p、バリア金属膜(図示せず)および金属膜14を有する。さらに、金属膜14上には、キャップ絶縁膜15が位置する。このゲート電極16をn型ゲート電極、ゲート電極17をp型ゲート電極という。
【0077】
次いで、ゲート電極16、17の両端に低濃度半導体領域を形成した後、ゲート電極16、17の側壁に、サイドウォールスペーサを形成し、さらに、サイドウォールスペーサの両端に高濃度半導体領域を形成することにより、nチャネル型MISFETおよびpチャネル型MISFETが完成するが、これらの図示は省略する。
【0078】
次いで、nチャネル型MISFETおよびpチャネル型MISFET上部に層間絶縁膜、コンタクト電極、メタル配線、などが形成されるが、それらの図示は省略する。
【0079】
また、メモリセル領域(図示せず)においては、メモリセルを構成するnチャネル型MISFETが同様の工程で形成され、その上部に、層間絶縁膜、コンタクト電極、メタル配線(ビット線)、蓄積電極などが形成されるが、それらの図示は省略する。
【0080】
このように、本実施の形態においては、nチャネル型MISFET対の活性領域(pwp1、pwp2)の両側にpウエル活性領域(pw3、pw4)を配置し、活性領域pw3とpwp1との距離(L1)および活性領域pw4とpwp2との距離(L3)を、活性領域pwp1とpwp2との距離(L2)と同じとした。即ち、(L1−L2)、(L3−L2)および(L1−L3)をゼロとした。その結果、素子分離溝の形状が、L1部、L2部およびL3部においてほぼ同じとなり、活性領域pwp1もしくはpwp2上に形成されるMISFETのしきい値電圧差を抑えることができる。
【0081】
また、pチャネル型MISFET対の活性領域(nwp1、nwp2)の両側にnウエル活性領域(nw1、nw2)を配置し、活性領域nw1とnwp1との距離(L4)および活性領域nw2とnwp2との距離(L6)を、活性領域nwp1とnwp2との距離(L5)と同じとした。即ち、(L4−L5)、(L6−L5)および(L4−L6)をゼロとした。その結果、素子分離溝の形状が、L4部、L5部およびL6部においてほぼ同じとなり、即ち、素子分離溝の形状のばらつきが低減され、活性領域nwp1もしくはnwp2上に形成されるMISFETのしきい値電圧差を抑えることができる。言い換えれば、かかる活性領域上に形成されるMISFETのしきい値電圧のばらつきを低減することができる。
【0082】
このような効果が得られる理由について以下に詳細に説明する。
【0083】
例えば、論理回路領域のレイアウトが、図20に示すような半導体集積回路装置を考える。この例では、複数連続して配置されたpチャネル型MISFET対の活性領域(nwp1、nwp2)の最近接の素子分離溝の幅L4、L6がおよそ2μmで、pチャネル型MISFET対の活性領域間の素子分離溝の幅L5がおよそ1μmある。
【0084】
pチャネル型MISFET対の活性領域間の幅L5は、例えば、pチャネル型MISFET二個分のゲート電極へのコンタクトの穴径およびレイアウト余裕の和となっている。
【0085】
ここで、pチャネル型MISFET対の活性領域の最近接の素子分離溝の幅L4、L6は、pチャネル型MISFET対の活性領域間の幅L5より大きい。なぜなら、pチャネル型MISFET対の活性領域(nwp1、nwp2)の最近接には、導電型の異なるpウエル活性領域(pw5、pw2b)が配置、即ち、pチャネル型MISFET対の活性領域と最近接する活性領域の間の素子分離領域との間には、pウエル領域とnウエル領域の境界が存在するため、幅L5分に加えてウエル分離に要するレイアウト余裕が必要だからである。
【0086】
そのため、図20に示すレイアウトでは、pチャネル型MISFET対の活性領域に接する素子分離溝の幅が異なるため、図21に示すように、pチャネル型MISFET対の活性領域(例えば、nwp1)のL4側とL5側とで、素子分離溝の形状が異なる。図21において、実線は、活性領域nwp1のL4側の素子分離溝の形状であり、点線は、活性領域nwp1のL5側の素子分離溝の形状である。このようにpチャネル型MISFET対の活性領域に接する素子分離溝の形状が異なる。
【0087】
さらに、図20に示すレイアウトでは、例えば、pチャネル型MISFET対の活性領域nwp1上からL4部上に形成されたゲート電極と、pチャネル型MISFET対の活性領域nwp1上からL5部上に形成されたゲート電極と、を有し、pチャネル型MISFET対のしきい値電圧差がおよそ20mVであった。このように、幅L4、L6と幅L5で素子分離溝に接する活性領域端の上部にゲート電極が配置されたpチャネル型MISFET対のしきい値電圧差がおよそ20mV発生する。
【0088】
しかしながら、本実施の形態では、複数連続して配置されたnチャネル型MISFET対の活性領域の最近接にpウエル活性領域を配置し、複数連続して配置されたpチャネル型MISFET対の活性領域の最近接にnウエル活性領域を配置して、MISFET対の配置された活性領域端に接する素子分離溝の幅の差、(L1−L2)、(L3−L2)、(L1−L3)、(L4−L5)、(L6−L5)、(L4−L6)をゼロとしたため、素子分離溝の形状の変化は抑えられ、MISFET対のしきい値電圧差が抑えられる。
【0089】
なお、図20に示すレイアウトでは、素子分離溝の幅の差(L4−L5)および(L6−L5)が、約1μmで、しきい値電圧差はおよそ20mV発生した。
【0090】
ここで、図22に示すように、しきい値電圧差が素子分離幅の差に比例すると仮定すると、素子分離溝の幅の差が0.5μm以下とすることによりしきい値電圧差を10mV以下に抑えることができると考えられる。
【0091】
また、本実施の形態においては、DRAMのワード線ピッチの1/2で定義される最小加工寸法を0.13μmとしたので、素子分離溝の幅の差を前記最小加工寸法の二倍(およそ0.26μm)とすれば、しきい値電圧差は20mVのおよそ1/4の5mV以下に抑えることができると考えられる。
【0092】
なお、しきい値電圧差の許容値が5mVより小さい場合には、素子分離溝の幅の差を最小加工寸法の二倍以下に厳しくする必要があり、しきい値電圧の許容値が5mVよりも大きい場合には、素子分離幅の差を最小加工寸法の二倍以上に緩和しても良いことは言うまでもない。
【0093】
また、素子分離溝の幅の差の許容値を、基板電圧などの印圧条件およびゲート酸化膜厚などのプロセスパラメータによって変化させるべきことは言うまでもない。
【0094】
また、素子分離幅の素子分離溝の形状に及ぼす影響の比較的小さいプロセスを用いた場合には、素子分離幅の差を最小加工寸法の二倍以上とし、素子分離幅の素子分離溝の形状に及ぼす影響の比較的大きいプロセスを用いた場合には、素子分離幅の差を最小加工寸法の二倍以下としてもよいことは言うまでもない。
【0095】
ただし、素子分離溝の形状の素子分離幅依存性を完全に解消することは困難であるから、素子分離溝の形状の変化に起因したMISFET対のしきい値電圧の発生を根本的に解決するためには、MISFET対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を、ゼロまたは許容値内に収める必要がある。
【0096】
なお、本実施の形態においては、センスアンプを構成するMISFET対の活性領域(例えば、nwp1とnwp2)が、二列連続に配置されている。この利点は、MISFET対の活性領域を二列連続に配置することで、センスアンプピッチを緩和することである。
【0097】
図23に、開放型ビット線とセンスアンプ二個(SA1、SA2)を一列に配置した場合のレイアウトを模式的に示す。この場合、センスアンプピッチは開放型ビット線ピッチbのおよそ二倍の2bとする必要があり、センスアンプのレイアウトが比較的困難である。
【0098】
一方、図24に、開放型ビット線とセンスアンプ二個(SA1、SA2)を二列に配置した場合のレイアウトを模式的に示す。このように2つのセンスアンプをずらして配置することによってセンスアンプピッチを縮小することができる。図24の場合、センスアンプピッチは開放型ビット線ピッチbの四倍の4bとすることができるので、センスアンプレイアウトを緩和することができる。センスアンプを構成するMISFET対を並列配置した本実施の形態は、例えば開放型ビット線を用いたセンスアンプレイアウトに用いると効果がある。
【0099】
なお、本実施の形態では、MISFET対の活性領域に接する活性領域(pw3、pw4、nw1、nw2)が、少なくともMISFET対の活性領域に対して切れ目なく連続である。従って、MISFET対のゲート電極の配置された活性領域端に接する部分の素子分離溝の幅(例えば、L4、L5等)は等しくなる(図1参照)。なお、切れ目とは、例えば、素子分離を介しY方向に配置された複数の活性領域からなる活性領域pw1aの活性領域間(素子分離)の部分を意味する。本実施の形態では、このpウエル10上のゲート電極を有しないp型活性領域pw3およびpw4は、例えばpウエル給電領域として、MISFET対のゲート電極に対して切れ目なく連続して配置されている。
【0100】
また、MISFET対の活性領域に近接する活性領域上には、図26に示すように、ゲート電極が配置されていてもよい。即ち、図1の活性領域pw3を省略し、nチャネル型MISFET対の活性領域pwp1とnチャネル型MISFETの活性領域pw2aとの距離(L1)を、pwp1とpwp2との距離(L2)と同じとする。また、pウエル活性領域pw4の位置に、nチャネル型MISFETの活性領域pw2bを配置し、nチャネル型MISFET対の活性領域pwp2とnチャネル型MISFETの活性領域pw2bとの距離(L3)を、pwp1とpwp2との距離(L2)と同じとする。
【0101】
また、図27に示すように、MISFET対の活性領域に近接する活性領域(pw3、pw4)は、連続でなくてもよい。即ち、図27に示すように、すくなくともゲート電極端に対応する位置に、活性領域が配置されていればよく、逆に言えば、活性領域の切れ目(活性領域間の素子分離の部分)にかからなければ、ゲート電極の端部に接する部分の素子分離溝の幅が等しく、MISFET対のしきい値電圧差を低減することができる。
【0102】
また、図28に示すように、図1のpウエル活性領域pw4およびpウエル活性領域pw3の位置に、それぞれnチャネル型MISFETの活性領域pw1bおよびpw1aを配置してもよい。この場合、MISFET対の活性領域(pwp1、pwp2)に接する活性領域(pw1bおよびpw1a)は、切れ目を有する(連続でない)。従って、かかるMISFET対のゲート電極16端に対応する位置に、活性領域(pw1bおよびpw1a)の切れ目がかかる恐れがある。しかしながら、図28に示すように、切れ目の幅(活性領域間)L12、L11が、最小加工寸法の二倍以内であれば、素子分離溝の形状の違いは許容値内に収まると考えられる。
【0103】
また、実施の形態1は、pチャネル型MISFET対の配置された活性領域間の素子分離溝の幅とnチャネル型MISFET対の配置された活性領域間の素子分離溝の幅の差が最小加工寸法以下となるレイアウトに関するものでもある。
【0104】
また、本実施の形態1では、ダミーパターンを配置し、MISFET対に接する素子分離領域の幅とMISFET対の配置された素子分離領域間の幅との差をほぼゼロとし、素子分離溝の形状に依存したMISFET対のしきい値電圧差を抑えることが可能となる。
【0105】
(実施の形態2)
本実施の形態は、pチャネル型MISFET対のゲート電極の配置された活性領域に接する素子分離溝の幅の差を、最小加工寸法の二倍以下とするレイアウトに関するものである。
【0106】
なお、実施の形態2の半導体集積回路装置の製造方法は、そのレイアウトが図29で示されることを除いては、図3〜図17を参照しながら説明した実施の形態1の場合と同様であるため、その説明を省略する。
【0107】
本実施の形態では、図29に示すように、複数連続して配置されたpチャネル型MISFET対の活性領域(nwp1、nwp2)の最近接に、ゲート電極17を有しないn型活性領域(nw1、nw2)を配置して、活性領域nw1とnwp1との距離(L4)および活性領域nw2とnwp2との距離(L6)を、活性領域nwp1とnwp2との距離(L5)と同じとした。即ち、(L4−L5)、(L6−L5)、(L4−L6)をゼロとしたため、実施の形態1で説明したように、素子分離溝の形状の変化を抑えられ、MISFET対のしきい値電圧差を抑えることができる。また、(L4−L5)、(L6−L5)、(L4−L6)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0108】
また、本実施の形態2では、nチャネル型MISFET対の活性領域(pwp1、pwp2)の両側に、I/Oセレクタ回路が形成されるp型活性領域pw2aおよびセンスドライブ回路が形成されるp型活性領域pw5を配置し、活性領域pw2aとpwp1との距離(L1)および活性領域pw5とpwp2との距離(L3)を、活性領域pwp1とpwp2との距離(L2)と同じとした。即ち、(L1−L2)、(L3−L2)および(L1−L3)をゼロとしたため、実施の形態1で説明したように、素子分離溝の形状の変化を抑えられ、MISFET対のしきい値電圧差を抑えることができる。また、(L1−L2)、(L3−L2)および(L1−L3)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0109】
さらに、本実施の形態においては、論理回路が形成されるp型活性領域(例えば、pw2aやpw5等)の配置を工夫することにより、素子分離の幅(L1〜L3)を調整したので、論理回路領域の高密度集積化(微細化)を図りつつ、pチャネル型MISFET対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【0110】
(実施の形態3)
本実施の形態は、センスアンプを構成するMISFET対の配置された活性領域が一列に配置されたレイアウトに関するものである。
【0111】
なお、実施の形態3の半導体集積回路装置の製造方法は、そのレイアウトが図30で示されることを除いては、図3〜図17を参照しながら説明した実施の形態1の場合と同様であるため、その説明を省略する。
【0112】
図30に示すような、MISFET対の配置された活性領域の一列配置は、例えば、図25に示すような、センスアンプピッチが緩和された折り返し型ビット線配置のセンスアンプレイアウトに用いられる。
【0113】
本実施の形態では、図30に示すように、nチャネル型MISFET対を有するクロスカップル回路が、nチャネル型のMISFETの活性領域pwp1に形成され、pチャネル型MISFET対を有するクロスカップル回路が、pチャネル型のMISFETの活性領域nwp1に形成されている。これらのクロスカップル回路で、センスアンプが構成される。
【0114】
また、nチャネル型MISFET対の活性領域(pwp1)の両側に、ゲート電極16を有しないpウエル活性領域(pw3、pw4)を配置し、活性領域pw3とpwp1との距離(L1)と、活性領域pw4とpwp1との距離(L3)とを、同じとした。即ち、(L1−L3)をゼロとした。その結果、素子分離溝の形状が、L1部およびL3部においてほぼ同じとなり、活性領域pwp1上に形成されるMISFETのしきい値電圧差を抑えることができる。また、(L1−L3)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0115】
また、pチャネル型MISFET対の活性領域(nwp1)の両側に、ゲート電極17を有しないn型活性領域(nw1、nw2)を配置し、活性領域nw1とnwp1との距離(L4)と、活性領域nw2とnwp1との距離(L6)とを、同じとした。即ち、(L4−L6)をゼロとした。その結果、素子分離溝の形状が、L4部およびL6部においてほぼ同じとなり、活性領域nwp1上に形成されるMISFETのしきい値電圧差を抑えることができる。また、(L4−L6)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0116】
なお、本実施の形態においては、nチャネル型MISFET対の活性領域(pwp1)の両側に活性領域(pw3、pw4)を配置したが、図26を参照しながら実施の形態1で説明したように、活性領域pw3およびpw4の位置に、活性領域pw2aおよびpw2bを配置してもよい。また、図20に示すように、活性領域pw3およびpw4の位置に、活性領域pw2aおよびpw5を配置してもよい。また、図28を参照しながら実施の形態1で説明したように、活性領域pw3およびpw4の位置に、活性領域pw1aおよびpw1bを配置してもよい。この際、MISFET対のゲート電極16端に対応する位置に、活性領域(pw1aおよびpw1b)の切れ目がかからないようレイアウトする。また、切れ目の幅(L12、L11)が、最小加工寸法の二倍以内となるようレイアウトする。
【0117】
その結果、nチャネル型MISFET対の活性領域近傍を高密度集積し、pチャネル型MISFET対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【0118】
(実施の形態4)
本実施の形態は、pチャネル型MISFET対の配置された活性領域間の素子分離溝の幅を、nチャネル型MISFET対の配置された活性領域間の素子分離溝の幅よりも大きくするレイアウトに関するものである。
【0119】
なお、実施の形態4の半導体集積回路装置の製造方法は、そのレイアウトが図31で示されることを除いては、図3〜図17を参照しながら説明した実施の形態1の場合と同様であるため、その説明を省略する。
【0120】
本実施の形態では、図31に示すように、複数連続して配置されたpチャネル型MISFET対の活性領域(nwp1、nwp2)の両端には、センスドライブ回路が形成されるp型活性領域pw5とI/Oセレクタ回路が形成されるp型活性領域pw2bが配置されている。さらに、pチャネル型MISFET対の活性領域nwp1およびnwp2間の距離(L5)を、活性領域nwp1とpw5との距離(L4)および活性領域nwp2とpw2bとの距離(L6)と同じとした。即ち、(L4−L5)、(L6−L5)、(L4−L6)をゼロとしたため、実施の形態1で説明したように、素子分離溝の形状の変化を抑えられ、MISFET対のしきい値電圧差を抑えることができる。また、(L4−L5)、(L6−L5)、(L4−L6)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0121】
この素子分離領域の幅L5は、ウエル分離のためのレイアウト余裕を加味したL4およびL6と等しくなるように決められているため、ウエル分離領域のない素子分離領域の幅、例えばL2よりも大きくした。
【0122】
また、本実施の形態では、nチャネル型MISFET対の活性領域(pwp1、pwp2)の両側に、I/Oセレクタ回路が形成されるp型活性領域pw2aおよびセンスドライブ回路が形成されるp型活性領域pw5を配置し、活性領域pw2aとpwp1との距離(L1)および活性領域pw5とpwp2との距離(L3)を、活性領域pwp1とpwp2との距離(L2)と同じとした。即ち、(L1−L2)、(L3−L2)および(L1−L3)をゼロとしたため、実施の形態1で説明したように、素子分離溝の形状の変化を抑えられ、MISFET対のしきい値電圧差を抑えることができる。また、(L1−L2)、(L3−L2)および(L1−L3)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0123】
ここで、この素子分離領域の幅L1〜L3は、ウエル分離の必要がないためL4〜L6より小さくすることができ、素子の高集積化を図ることができる。
【0124】
また、本実施の形態においては、pチャネル型MISFET対の活性領域nwp1に接する活性領域pw5は、活性領域が連続でない(切れ目がある)。しかしながら、この場合、この切れ目の幅L11およびL12を最小加工寸法の二倍以下としており、素子分離溝の形状の違いは許容値内に収まると考えられる。また、このような幅の狭い切れ目上では、ゲート電極の引き出し領域を確保することが困難であるため、かかる素子領域上に形成されるゲート電極の先端をL4部上に引き出しており、例えば、活性領域pw5上のゲート電極16の形状をU字型としてある。
【0125】
このように、本実施の形態4では、pチャネル型MISFET対の活性領域(n型活性領域)に最近接する活性領域の両方をp型活性領域として、その間隔を工夫することにより、活性領域端部上にゲート電極の配置されたMISFET対の素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【0126】
(実施の形態5)
本実施の形態は、pチャネル型MISFET対の活性領域を分離して配置したレイアウトに関するものである。
【0127】
なお、実施の形態4の半導体集積回路装置の製造方法は、そのレイアウトが図32で示されることを除いては、図3〜図17を参照しながら説明した実施の形態1の場合と同様であるため、その説明を省略する。
【0128】
本実施の形態では、図32に示すように、複数分散して配置されたpチャネル型MISFET対の活性領域(nwp1、nwp2)の最近接にp型またはn型活性領域(pwm1とpw2a、nw1とpwm2)を配置して、pチャネル型MISFET対の配置された活性領域端に接する素子分離溝の幅の差、(L4−L5)および(L6−L7)をゼロとしたため、素子分離溝の形状の変化は抑えられ、MISFET対のしきい値電圧差が抑えられる。また、(L4−L5)、(L6−L7)を、最小加工寸法の二倍以下とすることにより、MISFET対のしきい値電圧差を低減することが可能となる。
【0129】
また、実施の形態5では、図33にも示すように、pチャネル型MISFET対の活性領域(nwp1、nwp2)を論理回路領域の両端に配置したので、メモリセルが形成されるp型活性領域(pwm1、pwm2)とnチャネル型MISFET対の配置されたp型活性領域(pw2aからpw5)を電気的に分離することができ、センスアンプ駆動の高速化が可能となる。図33は、本発明の実施の形態5である半導体集積回路装置の要部断面図で、図32の要部レイアウト図の一点鎖線m3とm4間における断面図である。
【0130】
また、本実施の形態5では、センスアンプ駆動の高速化に寄与し、かつpチャネル型MISFET対で顕著に発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【0131】
(実施の形態6)
本実施の形態は、pチャネル型MISFET対のゲート電極において、ソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域上に配置したレイアウトに関するものである。
【0132】
なお、実施の形態6の半導体集積回路装置の製造方法は、そのゲート電極の形状が図19で示されることを除いては、図3〜図17を参照しながら説明した実施の形態1の場合と同様である(但し、活性領域nw1、nw2、pw3、pw4は形成されない)ため、その説明を省略する。
【0133】
図19に示すように、実施の形態6では、四角形型のゲート電極によって、ソース拡散層(ソース半導体領域)とドレイン拡散層を分離しており、ソース拡散層とドレイン拡散層を分離するように作用しない部分を活性領域上に設け、かかる部分を素子分離領域上に引き出してゲート電極コンタクトを形成している。ソース拡散層とドレイン拡散層を分離するように作用する部分は、図19のゲート電極17のうち、矩形状に活性領域(nwp1もしくはnwp2)の一部を囲んでいる部分であり、また、ソース拡散層とドレイン拡散層を分離するように作用しない部分とは、活性領域上のゲート電極17のうち、前記矩形状の部分から素子分離領域方向に突出している部分である。
【0134】
なお、実施の形態6は、pチャネル型MISFET対の活性領域(nwp1、nwp2)のみを示しているが、同じゲート電極をnチャネル型MISFET対に用いてもよいことは言うまでもない。
【0135】
このように本実施の形態においては、素子分離溝の形状に関係なく、MISFET対のしきい値電圧差を抑えることが可能となる。
【0136】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0137】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0138】
センスアンプ回路のMISFET対のゲート電極の配置された活性領域端に接する素子分離溝の幅の差を制御することにより、活性領域端部上にゲート電極が配置されたMISFET対の素子分離領域の形状に起因したしきい値電圧のばらつきを抑えることが可能となる。
【0139】
また、nチャネル型MISFET対の活性領域を高密度集積化し、pチャネル型MISFET対で発生する素子分離領域の形状に起因したしきい値電圧差を抑えることが可能となる。
【0140】
また、pチャネル型MISFET対の配置されたn型活性領域とnチャネル型MISFET対の配置されたp型活性領域を素子分離領域を考慮した配置とすることにより、センスアンプ駆動の高速化に寄与することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体集積回路装置の要部レイアウト図である。
【図2】本発明の実施の形態1である半導体集積回路装置の要部断面図である。
【図3】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図4】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図5】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図6】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図7】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図8】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図9】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図10】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図11】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図12】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図13】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図14】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図15】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図16】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図17】図2に示す半導体集積回路装置の製造工程中における基板の要部断面図である。
【図18】本発明の実施の形態1である半導体集積回路装置の他の要部レイアウト図である。
【図19】本発明の実施の形態6である半導体集積回路装置の要部レイアウト図である。
【図20】本発明の実施の形態1である半導体集積回路装置の他の要部レイアウト図である。
【図21】本発明の効果を説明するための半導体集積回路装置の要部断面図である。
【図22】素子分離溝の幅の差としきい値電圧差の相関図である。
【図23】ビット線とセンスアンプ配置のレイアウト模式図である。
【図24】ビット線とセンスアンプ配置のレイアウト模式図である。
【図25】ビット線とセンスアンプ配置のレイアウト模式図である。
【図26】本発明の実施の形態1である半導体集積回路装置の他の要部レイアウト図である。
【図27】本発明の実施の形態1である半導体集積回路装置の他の要部レイアウト図である。
【図28】本発明の実施の形態1である半導体集積回路装置の他の要部レイアウト図である。
【図29】本発明の実施の形態2である半導体集積回路装置の要部レイアウト図である。
【図30】本発明の実施の形態3である半導体集積回路装置の要部レイアウト図である。
【図31】本発明の実施の形態4である半導体集積回路装置の要部レイアウト図である。
【図32】本発明の実施の形態5である半導体集積回路装置の要部レイアウト図である。
【図33】本発明の実施の形態6である半導体集積回路装置の製造工程中における基板の要部断面図である。
【図34】センスアンプ回路等の一例を示す回路図である。
【符号の説明】
1 半導体基板
1b 素子分離溝
2 酸化シリコン膜
3 窒化シリコン膜
4 酸化シリコン膜(サイドウォールスペーサ)
5 積層膜(ハードマスク)
6 酸化シリコン膜
7 酸化シリコン膜(絶縁膜)
8 積層膜(ハードマスク)
9 深いnウェル領域
10 pウエル
11 nウエル
12 ゲート絶縁膜
13 多結晶シリコン膜
13n n型多結晶シリコン膜
13p p型多結晶シリコン膜
14 タングステン膜(金属膜)
15 キャップ絶縁膜
16 n型ゲート電極
17 p型ゲート電極
L1〜L3 素子分離溝の幅
L4〜L6 素子分離溝の幅
L7 素子分離溝の幅
L11、L12 切れ目の幅
a、b ビット線ピッチ
pwm1、pwm2 メモリセル形成領域
pw1a、pw1b nチャネル型MISFETの活性領域
pw2a、pw2b nチャネル型MISFETの活性領域
pw3、pw4 活性領域
pw5 nチャネル型MISFETの活性領域
pwp1、pwp2 nチャネル型MISFET対の活性領域
nwp1、nwp2 pチャネル型MISFET対の活性領域
nw1、nw2 活性領域(nウェル給電領域)
SA、SA1、SA2 センスアンプ
Claims (5)
- 半導体集積回路装置であって、
第1の方向に順に形成された第1、第2、第3、および第4の素子形成領域と、
前記第1の素子形成領域と前記第2の素子形成領域との間に形成された第1の素子分離領域と、
前記第2の素子形成領域と前記第3の素子形成領域との間に形成された第2の素子分離領域と、
前記第3の素子形成領域と前記第4の素子形成領域との間に形成された第3の素子分離領域と、
を備え、
前記第2の素子形成領域には、ゲート電極が前記第1の素子分離領域上に延在する第1のMISFETと、ゲート電極が前記第2の素子分離領域上に延在する第2のMISFETとが形成され、
前記第3の素子形成領域には、ゲート電極が前記第2の素子分離領域上に延在する第3のMISFETと、ゲート電極が前記第3の素子分離領域上に延在する第4のMISFE
Tとが形成され、
前記第1および前記第2の素子分離領域の、前記第1の方向におけるそれぞれの幅の差、前記第3および前記第2の素子分離領域の、前記第1の方向におけるそれぞれの幅の差、前記第1および前記第3の素子分離領域の、前記第1の方向におけるそれぞれの幅の差がいずれも、該半導体集積回路装置に搭載されたメモリアレイのワード線ピッチの半値として定義される最小加工寸法の2倍以下であり、
前記第1および第4の素子形成領域が第1の導電型であり、前記第2および第3の素子形成領域が第2の導電型である
ことを特徴とする半導体集積回路装置。 - 前記第1および前記第2のMISFETはソース領域が共通であり、前記第3および前記第4のMISFETはソース領域が共通であることを特徴とする、請求項1に記載の半導体集積回路装置。
- 前記第1、前記第2、前記第3、および前記第4のMISFETのゲート電極は平面U字状であり、
前記第1のMISFETのゲート電極の端部は前記第1の素子分離領域上に位置し、
前記第2および前記第3のMISFETのゲート電極の端部は前記第2の素子分離領域上に位置し、
前記第4のMISFETのゲート電極の端部は前記第3の素子分離領域上に位置する
ことを特徴とする、請求項1または2に記載の半導体集積回路装置。 - 前記第1のMISFETのゲート電極が前記第2のMISFETのドレイン領域に接続され、前記第2のMISFETのゲート電極が前記第1のMISFETのドレイン領域に接続された、前記第1および第2のMISFETを含む第1のセンスアンプ回路と、
前記第3のMISFETのゲート電極が前記第4のMISFETのドレイン領域に接続され、前記第4のMISFETのゲート電極が前記第3のMISFETのドレイン領域に接続された、前記第3および第4のMISFETを含む第2のセンスアンプ回路と、
を備えたことを特徴とする、請求項1から3のいずれか1項に記載の半導体集積回路装置。 - 前記第1、前記第2、前記第3、および前記第4のMISFETが同一導電型であることを特徴とする、請求項1から4のいずれか1項に記載の半導体集積回路装置。
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