JP2997179B2 - パワーｍｏｓトランジスタ - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ電界効果トラ
ンジスタ（ＭＯＳ−ＦＥＴ）に関する。特に本発明は、
出力端に大電流を供給するパワートランジスタに関す
る。また、本発明は、比較的大きな負荷を駆動するため
のトランジスタに関し、より詳しくは、モータ等の誘導
性負荷をスイッチング駆動するトランジスタに関する。
ンジスタ（ＭＯＳ−ＦＥＴ）に関する。特に本発明は、
出力端に大電流を供給するパワートランジスタに関す
る。また、本発明は、比較的大きな負荷を駆動するため
のトランジスタに関し、より詳しくは、モータ等の誘導
性負荷をスイッチング駆動するトランジスタに関する。
【０００２】
【従来の技術】半導体チップにＭＯＳトランジスタブロ
ックを多数形成し、これらを接続して１つのパワーＩＣ
（Integrated Circuit）を構成した例が図１に示され
る。図１において、トランジスタブロックであるＭＯＳ
トランジスタＱ1 ないしＱn は、互いに並列接続され、
各トランジスタのゲートどうしが接続されて端子Ｇに、
ドレインどうしが接続されて端子Ｄに、ソースどうしが
接続されて端子Ｓに、それぞれ導かれる。このようにし
て構成されたパワーＩＣ１は、端子Ｄに電源が接続さ
れ、端子Ｓにモータ２が接続され、さらに端子Ｇにトラ
ンジスタＱ1 ないしＱn の各々をオンとするためのレベ
ルを有する入力信号が供給されると、各トランジスタは
それぞれオンとなり、端子Ｄからの電源電流が各トラン
ジスタを通じて端子Ｓに導かれる。こうして端子Ｓに導
かれた電流は、モータ駆動電流としてモータ２に供給さ
れる。
ックを多数形成し、これらを接続して１つのパワーＩＣ
（Integrated Circuit）を構成した例が図１に示され
る。図１において、トランジスタブロックであるＭＯＳ
トランジスタＱ1 ないしＱn は、互いに並列接続され、
各トランジスタのゲートどうしが接続されて端子Ｇに、
ドレインどうしが接続されて端子Ｄに、ソースどうしが
接続されて端子Ｓに、それぞれ導かれる。このようにし
て構成されたパワーＩＣ１は、端子Ｄに電源が接続さ
れ、端子Ｓにモータ２が接続され、さらに端子Ｇにトラ
ンジスタＱ1 ないしＱn の各々をオンとするためのレベ
ルを有する入力信号が供給されると、各トランジスタは
それぞれオンとなり、端子Ｄからの電源電流が各トラン
ジスタを通じて端子Ｓに導かれる。こうして端子Ｓに導
かれた電流は、モータ駆動電流としてモータ２に供給さ
れる。
【０００３】このパワーＩＣ１におけるトランジスタブ
ロック間の接続は、半導体チップにおいて、基本的には
図２のような模式図によって説明することができる。図
２において、トランジスタブロック毎に、半導体基板１
１には、ソースｓ及びドレインｄが形成され、さらにシ
リコン酸化膜等を介してポリシリコンからなるゲートｇ
が積層される。このように半導体基板１１をベースにし
て形成されるトランジスタブロックの全般に亘る接続に
は、いわゆる一層アルミニウム配線プロセスを採用した
場合、例えば図示の如き隣接する２つのトランジスタブ
ロックＱm 及びＱm+1 のように、ソース間、及びドレイ
ン間の配線にはアルミニウムが用いられる一方、ゲート
間の配線にはゲートと同じ（もしくは共通の）ポリシリ
コンが用いられる。
ロック間の接続は、半導体チップにおいて、基本的には
図２のような模式図によって説明することができる。図
２において、トランジスタブロック毎に、半導体基板１
１には、ソースｓ及びドレインｄが形成され、さらにシ
リコン酸化膜等を介してポリシリコンからなるゲートｇ
が積層される。このように半導体基板１１をベースにし
て形成されるトランジスタブロックの全般に亘る接続に
は、いわゆる一層アルミニウム配線プロセスを採用した
場合、例えば図示の如き隣接する２つのトランジスタブ
ロックＱm 及びＱm+1 のように、ソース間、及びドレイ
ン間の配線にはアルミニウムが用いられる一方、ゲート
間の配線にはゲートと同じ（もしくは共通の）ポリシリ
コンが用いられる。
【０００４】しかしながら、ゲート配線に用いられるポ
リシリコンは、抵抗値がアルミニウムに比べてかなり大
きいので、端子Ｇからの入力信号を、チップ上において
端子Ｇに比較的近い位置に配されているゲートはともか
く、遠い位置に配されているゲートにまで伝搬するのに
相当な時間が掛かる。従ってチップ上の端子Ｇから遠く
離れた位置にあるトランジスタブロックほど、入力信号
のレベル変化からオンまたはオフに切り変わるまでの時
間が長くなる。特にゲート幅が１００００μｍより大き
なトランジスタブロックを有するパワーＩＣの場合、例
えば１Ａレベルの負荷の大きいモータ駆動電流を出力す
る際のスイッチング速度の低下が著しかった。
リシリコンは、抵抗値がアルミニウムに比べてかなり大
きいので、端子Ｇからの入力信号を、チップ上において
端子Ｇに比較的近い位置に配されているゲートはともか
く、遠い位置に配されているゲートにまで伝搬するのに
相当な時間が掛かる。従ってチップ上の端子Ｇから遠く
離れた位置にあるトランジスタブロックほど、入力信号
のレベル変化からオンまたはオフに切り変わるまでの時
間が長くなる。特にゲート幅が１００００μｍより大き
なトランジスタブロックを有するパワーＩＣの場合、例
えば１Ａレベルの負荷の大きいモータ駆動電流を出力す
る際のスイッチング速度の低下が著しかった。
【０００５】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、入力信号の各ゲートまでの伝搬遅延時間を均一にし
かつ短縮することのできるＭＯＳトランジスタを提供す
ることにある。
に鑑みてなされたものであり、その目的とするところ
は、入力信号の各ゲートまでの伝搬遅延時間を均一にし
かつ短縮することのできるＭＯＳトランジスタを提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明によるＭＯＳトラ
ンジスタは、第１導電体層により互いに共通接続された
ソースと、第２導電体層により互いに共通接続されたド
レインと、連続した半導体層からなるゲートとを有する
複数のトランジスタブロックを有するＭＯＳトランジス
タであって、ゲート端子に接続されかつ前記ゲートに積
層された第３導電体層を有し、前記第３導電体層は、前
記ゲートのその分布領域における周縁部に沿って延在す
る周縁延在部と、前記分布領域の中央部若しくは中央部
近傍に延在する中間点と前記周縁延在部とを接続する接
続部とからなることを特徴としている。
ンジスタは、第１導電体層により互いに共通接続された
ソースと、第２導電体層により互いに共通接続されたド
レインと、連続した半導体層からなるゲートとを有する
複数のトランジスタブロックを有するＭＯＳトランジス
タであって、ゲート端子に接続されかつ前記ゲートに積
層された第３導電体層を有し、前記第３導電体層は、前
記ゲートのその分布領域における周縁部に沿って延在す
る周縁延在部と、前記分布領域の中央部若しくは中央部
近傍に延在する中間点と前記周縁延在部とを接続する接
続部とからなることを特徴としている。
【０００７】
【作用】本発明のＭＯＳトランジスタによれば、連続し
た半導体層からなるゲートに積層された導電体層が各ト
ランジスタブロックのゲートへの入力信号を比較的遅延
なく伝搬させる。
た半導体層からなるゲートに積層された導電体層が各ト
ランジスタブロックのゲートへの入力信号を比較的遅延
なく伝搬させる。
【０００８】
【実施例】以下、本発明を図面を参照しつつ詳細に説明
する。図３は、本発明による一実施例のＭＯＳトランジ
スタの構造を示す平面透視図であり、図４は図３のＸ−
Ｘ断面図、図５は図３のＹ−Ｙ断面図である。また、図
６ないし図８は、図３の一部透視図である。
する。図３は、本発明による一実施例のＭＯＳトランジ
スタの構造を示す平面透視図であり、図４は図３のＸ−
Ｘ断面図、図５は図３のＹ−Ｙ断面図である。また、図
６ないし図８は、図３の一部透視図である。
【０００９】図３ないし図８において、ｐ形シリコンか
らなる半導体基板３（太い実線で示される）には、いわ
ゆる拡散によって形成されたドレイン及びこれと対をな
すソースが多数配される。これらドレイン及びソースの
配置を詳述すると、図６の如く、半導体基板３において
図示の上下方向（以下、縦方向と称す）に沿うドレイン
領域及びソース領域が図示の左右方向（以下、横方向と
称す）に交互に配される。第１のドレイン領域にはドレ
イン４11ないし４41が、第２のドレイン領域にはドレイ
ン４12ないし４42が、第３のドレイン領域には４13ない
し４43が縦方向に配列される。また、第１のソース領域
にはソース５11ないし５41が、第２のソース領域にはソ
ース５12ないし５42が、第３のソース領域には５13ない
し５43が縦方向に配列される。
らなる半導体基板３（太い実線で示される）には、いわ
ゆる拡散によって形成されたドレイン及びこれと対をな
すソースが多数配される。これらドレイン及びソースの
配置を詳述すると、図６の如く、半導体基板３において
図示の上下方向（以下、縦方向と称す）に沿うドレイン
領域及びソース領域が図示の左右方向（以下、横方向と
称す）に交互に配される。第１のドレイン領域にはドレ
イン４11ないし４41が、第２のドレイン領域にはドレイ
ン４12ないし４42が、第３のドレイン領域には４13ない
し４43が縦方向に配列される。また、第１のソース領域
にはソース５11ないし５41が、第２のソース領域にはソ
ース５12ないし５42が、第３のソース領域には５13ない
し５43が縦方向に配列される。
【００１０】これらソースとソース、ドレインとドレイ
ン及びソースとドレインの間の各々に亘って、ＳｉＯ2
などの酸化膜７を介し、例えばポリシリコンからなるゲ
ート６（細い実線で示される）が積層される。すなわ
ち、図７に示されるように、ゲート６は、正面から見た
ときにドレイン及びソースの間隙を被うような格子状の
形状を採る。換言すれば、ゲート６は、半導体基板３の
主面に沿って縦方向に延びる部分６11ないし６15と横方
向に延びる部分６21ないし６23とを有する。従って、ソ
ース４11ないし４43及びドレイン５11ないし５43は、ゲ
ート６における縦方向の延在部６11ないし６15により区
切られる領域（第１ないし第３のドレイン及びソース領
域）において半導体基板３に形成され、ゲートの縦方向
延在部６11ないし６15は、ソースとドレインとの間に亘
り酸化膜７を介して積層されることとなる。さらにゲー
ト６は、縦方向及び横方向の延在端部の各々を互いに結
合する周縁部６30を有する。
ン及びソースとドレインの間の各々に亘って、ＳｉＯ2
などの酸化膜７を介し、例えばポリシリコンからなるゲ
ート６（細い実線で示される）が積層される。すなわ
ち、図７に示されるように、ゲート６は、正面から見た
ときにドレイン及びソースの間隙を被うような格子状の
形状を採る。換言すれば、ゲート６は、半導体基板３の
主面に沿って縦方向に延びる部分６11ないし６15と横方
向に延びる部分６21ないし６23とを有する。従って、ソ
ース４11ないし４43及びドレイン５11ないし５43は、ゲ
ート６における縦方向の延在部６11ないし６15により区
切られる領域（第１ないし第３のドレイン及びソース領
域）において半導体基板３に形成され、ゲートの縦方向
延在部６11ないし６15は、ソースとドレインとの間に亘
り酸化膜７を介して積層されることとなる。さらにゲー
ト６は、縦方向及び横方向の延在端部の各々を互いに結
合する周縁部６30を有する。
【００１１】このように配置形成されたドレイン、ソー
ス及びゲートによって、半導体基板３には、概ね図８に
おいて斜線で示されるようなチャネルが形成され得る。
また該チャネルは図５においては符号ＣＨにて示され
る。図８ではチャネルが２０個形成され、この半導体基
板において２０個のトランジスタブロックが形成されて
いることを示している。
ス及びゲートによって、半導体基板３には、概ね図８に
おいて斜線で示されるようなチャネルが形成され得る。
また該チャネルは図５においては符号ＣＨにて示され
る。図８ではチャネルが２０個形成され、この半導体基
板において２０個のトランジスタブロックが形成されて
いることを示している。
【００１２】ドレイン及びソースは、細い一点鎖線で示
される如きアルミニウムなどの導電体である一方向接続
部（層）８1 ないし８6 によって各領域毎に接続され
る。詳述すれば、ドレイン４11ないし４41は接続部８1
によって、ソース５11ないし５ 41は接続部８2 によっ
て、ドレイン４12ないし４42は接続部８3 によって、ソ
ース５12ないし５42は接続部８4 によって、ドレイン４
13ないし４43は接続部８5によって、ソース５13ないし
５43は接続部８5 によって、それぞれ互いに接続され
る。この一方向接続部とドレイン及びソースとの接続点
たるコンタクトホールは、図３において「■」の印にて
示されている。さらにこれら一方向接続部のうちの、ド
レインに接続された一方向接続部８1 ，８3 ，８5 を共
通接続する他方向接続部９と、ソースに接続された一方
向接続部８2 ，８4 ，８6 を共通接続する他方向接続部
１０とが設けられる。これら他方向接続部は、各図にお
いて太い一点鎖線で示され、同じくアルミニウムなどの
導電体からなる。他方向接続部９，１０と一方向接続部
との接続点、いわゆるビア（ＶＩＡ）ホールは、図３に
おいて「□」に「×」を重ねた印にて示されている。
される如きアルミニウムなどの導電体である一方向接続
部（層）８1 ないし８6 によって各領域毎に接続され
る。詳述すれば、ドレイン４11ないし４41は接続部８1
によって、ソース５11ないし５ 41は接続部８2 によっ
て、ドレイン４12ないし４42は接続部８3 によって、ソ
ース５12ないし５42は接続部８4 によって、ドレイン４
13ないし４43は接続部８5によって、ソース５13ないし
５43は接続部８5 によって、それぞれ互いに接続され
る。この一方向接続部とドレイン及びソースとの接続点
たるコンタクトホールは、図３において「■」の印にて
示されている。さらにこれら一方向接続部のうちの、ド
レインに接続された一方向接続部８1 ，８3 ，８5 を共
通接続する他方向接続部９と、ソースに接続された一方
向接続部８2 ，８4 ，８6 を共通接続する他方向接続部
１０とが設けられる。これら他方向接続部は、各図にお
いて太い一点鎖線で示され、同じくアルミニウムなどの
導電体からなる。他方向接続部９，１０と一方向接続部
との接続点、いわゆるビア（ＶＩＡ）ホールは、図３に
おいて「□」に「×」を重ねた印にて示されている。
【００１３】かかる一方及び他方接続部によって、半導
体基板３に形成された全てのドレインの共通接続と、全
てソースの共通接続とが達せられる。ゲート６の周縁部
６30には、細い二点鎖線で示される如きアルミニウムな
どの導電体１１が接触して積層され、かつこの導電体１
１の一端と全体のＭＯＳトランジスタのゲート端子とが
接続される。この導電体１１とゲート６との接続点すな
わちコンタクトホールも、図３において「■」の印にて
示されている。補足ではあるが、この導電体１１のコン
タクトホールの周辺には絶縁膜１２が形成されている。
体基板３に形成された全てのドレインの共通接続と、全
てソースの共通接続とが達せられる。ゲート６の周縁部
６30には、細い二点鎖線で示される如きアルミニウムな
どの導電体１１が接触して積層され、かつこの導電体１
１の一端と全体のＭＯＳトランジスタのゲート端子とが
接続される。この導電体１１とゲート６との接続点すな
わちコンタクトホールも、図３において「■」の印にて
示されている。補足ではあるが、この導電体１１のコン
タクトホールの周辺には絶縁膜１２が形成されている。
【００１４】このゲート６に敷かれた導電体１１によっ
て、ゲート６の信号伝搬時間の短縮化が図られる。図３
において例えば矩形枠状の導電体１１の片隅に配される
端子Ｇinに入力した信号のゲート上Ｐ点への伝搬は、導
電体１１がそのＰ点近傍にまで回り込んでいることによ
り、殆ど抵抗を無視し得るような速い速度でなされるの
で、当該Ｐ点を含むトランジスタブロックはその入力信
号に対して極めて応答性の良い動作を行うことができ
る。これに対し、かかるＰ点近傍に回り込む導電体１１
がない従来のものでは、ゲート６のポリシリコンによる
伝搬に頼らざるを得ず、本実施例のような応答性を得る
ことはできない。
て、ゲート６の信号伝搬時間の短縮化が図られる。図３
において例えば矩形枠状の導電体１１の片隅に配される
端子Ｇinに入力した信号のゲート上Ｐ点への伝搬は、導
電体１１がそのＰ点近傍にまで回り込んでいることによ
り、殆ど抵抗を無視し得るような速い速度でなされるの
で、当該Ｐ点を含むトランジスタブロックはその入力信
号に対して極めて応答性の良い動作を行うことができ
る。これに対し、かかるＰ点近傍に回り込む導電体１１
がない従来のものでは、ゲート６のポリシリコンによる
伝搬に頼らざるを得ず、本実施例のような応答性を得る
ことはできない。
【００１５】また、ドレイン及びソースの一方向接続用
の導電体８1 ないし８6 及びゲート積層導電体１１を同
じ第１層目のアルミニウム配線プロセス工程で形成し、
ドレイン及びソースの他方向接続用の導電体９，１０を
第２層目のアルミニウム配線プロセス工程で形成するこ
とより、無理なく効率的に本実施例のＭＯＳトランジス
タを製造することができる。一方、半導体基板上におけ
る各部のレイアウトの工夫次第では、全ての導電体を同
一層の配線プロセス工程で形成することも可能である。
この場合、従来の一層アルミニウム配線プロセス工程を
変更することはないものの、２層アルミニウム配線プロ
セス工程のものに比べ、レイアウトに必要な半導体チッ
プ全体の面積が大きくなったり、より高精度な微細加工
技術が要求されたりする。
の導電体８1 ないし８6 及びゲート積層導電体１１を同
じ第１層目のアルミニウム配線プロセス工程で形成し、
ドレイン及びソースの他方向接続用の導電体９，１０を
第２層目のアルミニウム配線プロセス工程で形成するこ
とより、無理なく効率的に本実施例のＭＯＳトランジス
タを製造することができる。一方、半導体基板上におけ
る各部のレイアウトの工夫次第では、全ての導電体を同
一層の配線プロセス工程で形成することも可能である。
この場合、従来の一層アルミニウム配線プロセス工程を
変更することはないものの、２層アルミニウム配線プロ
セス工程のものに比べ、レイアウトに必要な半導体チッ
プ全体の面積が大きくなったり、より高精度な微細加工
技術が要求されたりする。
【００１６】上記実施例においては、導電体１１をゲー
ト６の周縁部６30にのみ積層する構成につき述べたが、
以下の如く、導電体を格子状ゲートの縦方向及び横方向
の延在部のうちの一部の延在部もしくはその近傍に積層
するように構成しても良い。図９は、本発明による他の
実施例のＭＯＳトランジスタの構造を示す平面透視図で
あり、図１０は図９のＸ−Ｘ断面図、図１１は図９のＹ
−Ｙ断面図である。また、図１２ないし図１４は、図９
の一部透視図である。
ト６の周縁部６30にのみ積層する構成につき述べたが、
以下の如く、導電体を格子状ゲートの縦方向及び横方向
の延在部のうちの一部の延在部もしくはその近傍に積層
するように構成しても良い。図９は、本発明による他の
実施例のＭＯＳトランジスタの構造を示す平面透視図で
あり、図１０は図９のＸ−Ｘ断面図、図１１は図９のＹ
−Ｙ断面図である。また、図１２ないし図１４は、図９
の一部透視図である。
【００１７】図９ないし図１４において、先の図３ない
し図８に示したものと同等もしくは等価な部分には同一
の符号が付されており、その部分については詳述しな
い。本実施例においては、縦方向延在部６13を除く各延
在部の一部を省き、ゲート６が図１３のように導電体１
１をそのゲート面の中心近傍まで延ばすための案内部６
41，６42を有している。案内部６41はソース側を、案内
部６42はドレイン側を担っている。そしてこれら案内部
の下層においては、図１２に示されるように２つのソー
ス及び２つのドレインが形成されない。従ってこのよう
な構成のＭＯＳトランジスタにおいては、図１４に示さ
れるような１２のチャネルが形成され、先の図８と比較
すれば分かるように、トランジスタブロックの数を４つ
減らしている。
し図８に示したものと同等もしくは等価な部分には同一
の符号が付されており、その部分については詳述しな
い。本実施例においては、縦方向延在部６13を除く各延
在部の一部を省き、ゲート６が図１３のように導電体１
１をそのゲート面の中心近傍まで延ばすための案内部６
41，６42を有している。案内部６41はソース側を、案内
部６42はドレイン側を担っている。そしてこれら案内部
の下層においては、図１２に示されるように２つのソー
ス及び２つのドレインが形成されない。従ってこのよう
な構成のＭＯＳトランジスタにおいては、図１４に示さ
れるような１２のチャネルが形成され、先の図８と比較
すれば分かるように、トランジスタブロックの数を４つ
減らしている。
【００１８】導電体１１は、図９によって明らかなよう
に、周縁部６30から横方向延在部６ 22にまで延びてい
る。これにより、その内側にまで延びた導電体の近傍の
ゲートには端子Ｇinからの入力信号が比較的遅延なく伝
搬され、当該ゲートによりチャネルが形成されるトラン
ジスタブロックは、先の実施例のものに比べより応答性
が良くなる。従って本実施例は、トランジスタブロック
の数は減るものの、半導体基板３に形成される全トラン
ジスタブロックに亘って、比較的均一な遅延時間にて入
力信号のゲートへの伝搬をなすことができる。しかも、
半導体チップ全体の面積を変えることがなく好都合であ
る。
に、周縁部６30から横方向延在部６ 22にまで延びてい
る。これにより、その内側にまで延びた導電体の近傍の
ゲートには端子Ｇinからの入力信号が比較的遅延なく伝
搬され、当該ゲートによりチャネルが形成されるトラン
ジスタブロックは、先の実施例のものに比べより応答性
が良くなる。従って本実施例は、トランジスタブロック
の数は減るものの、半導体基板３に形成される全トラン
ジスタブロックに亘って、比較的均一な遅延時間にて入
力信号のゲートへの伝搬をなすことができる。しかも、
半導体チップ全体の面積を変えることがなく好都合であ
る。
【００１９】なお本例における案内部６41，６42を縦方
向の延在部とみなせば、本例の構成は、格子状ゲート６
の縦方向の延在部のうちの一部の延在部に導電体１１を
積層する構成と等価ないしは同等である。また、本例で
は、導電体１１を周縁部から縦方向に内側へ延ばすこと
を説明したが、横方向に内側へ延ばすようにしても良
い。
向の延在部とみなせば、本例の構成は、格子状ゲート６
の縦方向の延在部のうちの一部の延在部に導電体１１を
積層する構成と等価ないしは同等である。また、本例で
は、導電体１１を周縁部から縦方向に内側へ延ばすこと
を説明したが、横方向に内側へ延ばすようにしても良
い。
【００２０】上記他の実施例においては、ゲート６の周
縁部のみならず、内側延在部にまで導電体を敷くことに
より、入力信号の各トランジスタブロックゲートへの伝
搬遅延時間を均一たらしめることを説明した。以下で
は、かかる遅延時間を効率良く均一にする手法を述べ
る。先ず図１５は、格子状のポリシリコンゲート６を１
つの面として捕らえて描いた模式図であって、かかるゲ
ートの縦横比が１：３でかつ上記第１及び第２の実施例
の構成のいずれも適用されない場合のものを示してい
る。
縁部のみならず、内側延在部にまで導電体を敷くことに
より、入力信号の各トランジスタブロックゲートへの伝
搬遅延時間を均一たらしめることを説明した。以下で
は、かかる遅延時間を効率良く均一にする手法を述べ
る。先ず図１５は、格子状のポリシリコンゲート６を１
つの面として捕らえて描いた模式図であって、かかるゲ
ートの縦横比が１：３でかつ上記第１及び第２の実施例
の構成のいずれも適用されない場合のものを示してい
る。
【００２１】この場合、ゲート信号がＧIN1 から入力さ
れ、点Ｘ´に伝わるまでの距離は、
れ、点Ｘ´に伝わるまでの距離は、
【００２２】
【数１】 √｛（３ａ）2＋ａ2｝＝√１０ａ ……（１） である。一方、ゲート信号がＧIN2 から入力され、点Ｘ
または点Ｘ´に伝わるまでの距離は、
または点Ｘ´に伝わるまでの距離は、
【００２３】
【数２】 √｛（ａ＋ａ／２）2＋ａ2｝＝√（１３／４）ａ ……（２） である。次いで図１５と同様の模式図として、上記第１
の実施例の構成が適用された場合のものを図１６に示
す。
の実施例の構成が適用された場合のものを図１６に示
す。
【００２４】この場合、導電体１１がゲート６の周縁部
に積層されかつ接触しているので、基本的にはＧIN1 か
ら点Ｘ及び点Ｘ´への信号の伝搬遅延を無視することが
できる。ゲート信号がＧIN1 から入力され、一点鎖線で
示されるゲート６の中心付近（すなわちゲート周縁部に
積層されている導電体から最も遠い位置）に伝わるまで
の距離は、
に積層されかつ接触しているので、基本的にはＧIN1 か
ら点Ｘ及び点Ｘ´への信号の伝搬遅延を無視することが
できる。ゲート信号がＧIN1 から入力され、一点鎖線で
示されるゲート６の中心付近（すなわちゲート周縁部に
積層されている導電体から最も遠い位置）に伝わるまで
の距離は、
【００２５】
【数３】 ａ／２ ……（３） である。さらに図１５及び図１６と同様の模式図とし
て、上記第２の実施例の構成が適用された場合のものを
図１７に示す。
て、上記第２の実施例の構成が適用された場合のものを
図１７に示す。
【００２６】本例では、導電体層１１がゲート６の周縁
部に積層されるとともに、ゲート６の内側の５箇所（□
印で示される）に導電体の配線を延ばすようにしてい
る。つまり、周縁部のみならず、かかる箇所において導
電体１１がゲート６と接続されている。この場合、ゲー
ト信号がＧIN1 から入力され、信号の伝搬が最も遅い位
置（一点鎖線で示される）に伝わるまでの距離は、
部に積層されるとともに、ゲート６の内側の５箇所（□
印で示される）に導電体の配線を延ばすようにしてい
る。つまり、周縁部のみならず、かかる箇所において導
電体１１がゲート６と接続されている。この場合、ゲー
ト信号がＧIN1 から入力され、信号の伝搬が最も遅い位
置（一点鎖線で示される）に伝わるまでの距離は、
【００２７】
【数４】 ａ／４ ……（４） である。かくして図１５ないし図１７にて導かれる結果
に基づけば、次のように、第１及び第２の実施例によっ
てどの程度ゲート遅延時間の短縮化が図られるかを把握
することができる。
に基づけば、次のように、第１及び第２の実施例によっ
てどの程度ゲート遅延時間の短縮化が図られるかを把握
することができる。
【００２８】すなわち、図１５の（１）式の場合に比べ
て、図１６の場合は遅延時間が０．１５倍となり、図１
７の場合は遅延時間が０．０８倍となる。また、図１５
の（２）式の場合に比べて、図１６の場合は遅延時間が
０．２８倍となり、図１７の場合は遅延時間が０．１４
倍となる。このような試算を行うことにより、任意のゲ
ート遅延時間を設定することができるのである。例えば
今まで、図１５の構成でＭＯＳトランジスタのスイッチ
ング時間が２００ｎｓｅｃあったものに対して、この手
法を適用すれば、２０ｎｓｅｃのスイッチング時間を的
確に設定することができる。
て、図１６の場合は遅延時間が０．１５倍となり、図１
７の場合は遅延時間が０．０８倍となる。また、図１５
の（２）式の場合に比べて、図１６の場合は遅延時間が
０．２８倍となり、図１７の場合は遅延時間が０．１４
倍となる。このような試算を行うことにより、任意のゲ
ート遅延時間を設定することができるのである。例えば
今まで、図１５の構成でＭＯＳトランジスタのスイッチ
ング時間が２００ｎｓｅｃあったものに対して、この手
法を適用すれば、２０ｎｓｅｃのスイッチング時間を的
確に設定することができる。
【００２９】他方、これまではゲート周縁部を一周する
パターンにて積層される導電体層を有する構成につき説
明したが、本発明は、このようなパターンの導電体層が
ゲートに積層されることに限定されない。すなわち、上
述においてはゲートに積層される導電体層は、ゲートの
その分布領域（図３ないし図１４におけるアクティブエ
リアが大略これを指す）における周縁部に沿って延在す
る導電体周縁延在部からなり、その周縁延在部は、矩形
の４辺からなる構成を採ることを前提に図１５ないし図
１７の手法がゲート遅延時間の均一化に当たり好適であ
ることを述べた。しかし、当該導電体周縁延在部は矩形
の３辺の形を採っても良い。この態様を図１８に示す
と、導電体１１は、その３辺によりゲート６の周縁部に
沿って延在し、さらに当該分布領域の中央部若しくは中
央部近傍に存在する中間点（□印で示される）と導電体
周縁延在部とを接続する接続部とからなる。かかる接続
部はすなわち、導電体周縁延在部から垂直に延びる直線
形状となっており、導電体周縁延在部に囲まれかつこれ
らから等しい距離ａ／２だけ離れた直線線分（点線で示
される）上に等距離ａ／２にて分布する中間点と導電体
周縁延在部とを接続している。また、中間点と中間点と
の間の距離は、当該中間点と導電体周縁延在部との間の
距離ａ／２に等しい。さらにゲート周縁部において導電
体の存在しない残りの１辺Ｓに近い直線線分の端部と当
該辺Ｓまでの距離は、中間点と導電体周縁延在部との間
の距離ａ／２の１／２、従ってａ／４とされている。
パターンにて積層される導電体層を有する構成につき説
明したが、本発明は、このようなパターンの導電体層が
ゲートに積層されることに限定されない。すなわち、上
述においてはゲートに積層される導電体層は、ゲートの
その分布領域（図３ないし図１４におけるアクティブエ
リアが大略これを指す）における周縁部に沿って延在す
る導電体周縁延在部からなり、その周縁延在部は、矩形
の４辺からなる構成を採ることを前提に図１５ないし図
１７の手法がゲート遅延時間の均一化に当たり好適であ
ることを述べた。しかし、当該導電体周縁延在部は矩形
の３辺の形を採っても良い。この態様を図１８に示す
と、導電体１１は、その３辺によりゲート６の周縁部に
沿って延在し、さらに当該分布領域の中央部若しくは中
央部近傍に存在する中間点（□印で示される）と導電体
周縁延在部とを接続する接続部とからなる。かかる接続
部はすなわち、導電体周縁延在部から垂直に延びる直線
形状となっており、導電体周縁延在部に囲まれかつこれ
らから等しい距離ａ／２だけ離れた直線線分（点線で示
される）上に等距離ａ／２にて分布する中間点と導電体
周縁延在部とを接続している。また、中間点と中間点と
の間の距離は、当該中間点と導電体周縁延在部との間の
距離ａ／２に等しい。さらにゲート周縁部において導電
体の存在しない残りの１辺Ｓに近い直線線分の端部と当
該辺Ｓまでの距離は、中間点と導電体周縁延在部との間
の距離ａ／２の１／２、従ってａ／４とされている。
【００３０】このような導電体の配置を採ることによっ
ても、図１７に示したものと同様の遅延時間の均一化を
図ることができる。他にも、ゲートに対する導電体のパ
ターン形成は種々考えられ、ＭＯＳトランジスタに要求
されるスイッチング時間に応じて適宜設計され得る。一
方、上述したように、所定半導体たるポリシリコンがト
ランジスタブロックの各ゲートに使われる理由は、アル
ミニウムからなるゲート（いわゆるメタルゲート）によ
り構成されるトランジスタブロックと対比して、次のよ
うに説明される。
ても、図１７に示したものと同様の遅延時間の均一化を
図ることができる。他にも、ゲートに対する導電体のパ
ターン形成は種々考えられ、ＭＯＳトランジスタに要求
されるスイッチング時間に応じて適宜設計され得る。一
方、上述したように、所定半導体たるポリシリコンがト
ランジスタブロックの各ゲートに使われる理由は、アル
ミニウムからなるゲート（いわゆるメタルゲート）によ
り構成されるトランジスタブロックと対比して、次のよ
うに説明される。
【００３１】第１の理由は、ポリシリコンによればゲー
ト長のレイアウト上での確立が容易である点である。す
なわち、図１９の（Ａ）に示されるような、メタルゲー
ト構造のトランジスタブロックにおいては、ゲート酸化
膜形成用のマスクが必要であり、ソース及びドレイン領
域とアルミゲートとのオーバーラップ（ＯＬ）をある程
度考慮しないと、マスク合わせの誤差によってオーバー
ラップがなくなり正常な動作をしなくなる場合がある。
しかもそのオーバーラップは、容量性負荷を担うことと
なりトランジスタブロックの動作を安定させない要因と
なる。これに対し、図１９の（Ｂ）に示されるような、
ポリシリコンゲート構造のトランジスタブロックにおい
ては、ゲート酸化膜形成用のマスクは必要なく、ポリシ
リコンゲートの形成後、そのゲートをマスクとして、い
わゆるセルフアライン式にイオン注入を行うことにより
ソース及びドレインが形成される。これにより、ポリシ
リコンゲートの長さＬに比例したチャネルが形成され、
また、ソース及びドレイン領域とポリシリコンゲートと
のオーバーラップによる容量性負荷は、ソース及びドレ
インの横方向拡散のみで決まるので、レイアウト上、オ
ーバーラップを考慮しなくて済むこととなる。
ト長のレイアウト上での確立が容易である点である。す
なわち、図１９の（Ａ）に示されるような、メタルゲー
ト構造のトランジスタブロックにおいては、ゲート酸化
膜形成用のマスクが必要であり、ソース及びドレイン領
域とアルミゲートとのオーバーラップ（ＯＬ）をある程
度考慮しないと、マスク合わせの誤差によってオーバー
ラップがなくなり正常な動作をしなくなる場合がある。
しかもそのオーバーラップは、容量性負荷を担うことと
なりトランジスタブロックの動作を安定させない要因と
なる。これに対し、図１９の（Ｂ）に示されるような、
ポリシリコンゲート構造のトランジスタブロックにおい
ては、ゲート酸化膜形成用のマスクは必要なく、ポリシ
リコンゲートの形成後、そのゲートをマスクとして、い
わゆるセルフアライン式にイオン注入を行うことにより
ソース及びドレインが形成される。これにより、ポリシ
リコンゲートの長さＬに比例したチャネルが形成され、
また、ソース及びドレイン領域とポリシリコンゲートと
のオーバーラップによる容量性負荷は、ソース及びドレ
インの横方向拡散のみで決まるので、レイアウト上、オ
ーバーラップを考慮しなくて済むこととなる。
【００３２】第２の理由は、ポリシリコンがソース及び
ドレイン形成のための高温プロセスに適している点であ
る。すなわち、ソースやドレイン層は、かかる高温プロ
セスにおいては摂氏９００〜９５０度の高温中にさらす
必要があり、アルミニウムの融点は摂氏４００度程度で
あるため、アルミニウムゲートに図１９の（Ｂ）の如く
セルフアラインのマスクを担わせ、アルミニウムゲート
を積層した後にソース及びドレインを形成することはで
きない。つまり、ソース及びドレインがアルミニウムの
融点を越えた温度で形成される高温プロセスにおいて
は、ソース及びドレインの形成をアルミニウムゲートの
積層前に行う必要がある。これに対し、ポリシリコンの
融点は摂氏１３００度であるので、こうしたセルフアラ
インの高温プロセスに十分耐えられるのである。
ドレイン形成のための高温プロセスに適している点であ
る。すなわち、ソースやドレイン層は、かかる高温プロ
セスにおいては摂氏９００〜９５０度の高温中にさらす
必要があり、アルミニウムの融点は摂氏４００度程度で
あるため、アルミニウムゲートに図１９の（Ｂ）の如く
セルフアラインのマスクを担わせ、アルミニウムゲート
を積層した後にソース及びドレインを形成することはで
きない。つまり、ソース及びドレインがアルミニウムの
融点を越えた温度で形成される高温プロセスにおいて
は、ソース及びドレインの形成をアルミニウムゲートの
積層前に行う必要がある。これに対し、ポリシリコンの
融点は摂氏１３００度であるので、こうしたセルフアラ
インの高温プロセスに十分耐えられるのである。
【００３３】なお、上記各実施例においては、半導体基
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、各導電体、酸化
膜、絶縁膜ついても、様々な材料及び形態により構成す
ることができる。トランジスタブロックの数について
も、実施例において図示したものは一例に過ぎず、それ
よりも多くても少なくても良いことは勿論である。さら
に、上記各実施例においては縦方向及び横方向にソース
及びドレインを整然と配列する構成を採っているが、こ
れに限定されることなく、共通に形成される（もしくは
連続した半導体層からなる）ゲートをゲート酸化膜（も
しくは絶縁体）を介してソース・ドレイン間に配する構
成のものであれば、縦や横の方向に拘らず、本発明を適
用することができる。
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、各導電体、酸化
膜、絶縁膜ついても、様々な材料及び形態により構成す
ることができる。トランジスタブロックの数について
も、実施例において図示したものは一例に過ぎず、それ
よりも多くても少なくても良いことは勿論である。さら
に、上記各実施例においては縦方向及び横方向にソース
及びドレインを整然と配列する構成を採っているが、こ
れに限定されることなく、共通に形成される（もしくは
連続した半導体層からなる）ゲートをゲート酸化膜（も
しくは絶縁体）を介してソース・ドレイン間に配する構
成のものであれば、縦や横の方向に拘らず、本発明を適
用することができる。
【００３４】従って、本発明は、本明細書の記載に基づ
く当業者の実施可能な範囲で適宜改変されることが可能
である。
く当業者の実施可能な範囲で適宜改変されることが可能
である。
【００３５】
【発明の効果】以上詳述したように、本発明のＭＯＳト
ランジスタによれば、連続した半導体層からなるゲート
に積層された導電体層により各トランジスタブロックの
ゲートへの入力信号が比較的遅延なく伝搬され、もって
入力信号の各ゲートまでの遅延時間を均一にすることが
できる。
ランジスタによれば、連続した半導体層からなるゲート
に積層された導電体層により各トランジスタブロックの
ゲートへの入力信号が比較的遅延なく伝搬され、もって
入力信号の各ゲートまでの遅延時間を均一にすることが
できる。
【００３６】特に、その積層される導電体をゲートの主
面の中央部近傍にまで延ばすことにより、半導体チップ
の中心部に配されるトランジスタブロックへのゲート入
力信号の遅延時間を大幅に短縮することができる。また
本発明は、ＭＯＳトランジスタのチップ面積が大きくな
るほど、特有の効果を発揮することができる。本発明は
さらに、ゲート幅が１００００μｍより大きなトランジ
スタブロックを有するパワーＩＣに適用しても、１Ａレ
ベルの負荷の大きいモータ駆動電流を出力する際のスイ
ッチング速度を向上させることができる。
面の中央部近傍にまで延ばすことにより、半導体チップ
の中心部に配されるトランジスタブロックへのゲート入
力信号の遅延時間を大幅に短縮することができる。また
本発明は、ＭＯＳトランジスタのチップ面積が大きくな
るほど、特有の効果を発揮することができる。本発明は
さらに、ゲート幅が１００００μｍより大きなトランジ
スタブロックを有するパワーＩＣに適用しても、１Ａレ
ベルの負荷の大きいモータ駆動電流を出力する際のスイ
ッチング速度を向上させることができる。
【図１】ＭＯＳトランジスタブロックの多段接続による
従来のパワーＩＣの構成を示す回路図。
従来のパワーＩＣの構成を示す回路図。
【図２】図１のパワーＩＣの、各電極の配線形態を示す
模式図。
模式図。
【図３】本発明による一実施例（第１の実施例）のＭＯ
Ｓトランジスタの構造を示す平面透視図。
Ｓトランジスタの構造を示す平面透視図。
【図４】図３のＭＯＳトランジスタのＸ−Ｘ断面図。
【図５】図３のＭＯＳトランジスタのＹ−Ｙ断面図。
【図６】図３のＭＯＳトランジスタにおけるドレイン及
びソースの配置関係を示す一部透視図。
びソースの配置関係を示す一部透視図。
【図７】図３のＭＯＳトランジスタにおけるゲートの形
状を示す一部透視図。
状を示す一部透視図。
【図８】図３のＭＯＳトランジスタに形成されるチャネ
ルを示す一部透視図。
ルを示す一部透視図。
【図９】本発明による他の実施例（第２の実施例）のＭ
ＯＳトランジスタの構造を示す平面透視図。
ＯＳトランジスタの構造を示す平面透視図。
【図１０】図９のＭＯＳトランジスタのＸ−Ｘ断面図。
【図１１】図９のＭＯＳトランジスタのＹ−Ｙ断面図。
【図１２】図９のＭＯＳトランジスタにおけるドレイン
及びソースの配置関係を示す一部透視図。
及びソースの配置関係を示す一部透視図。
【図１３】図９のＭＯＳトランジスタにおけるゲートの
形状を示す一部透視図。
形状を示す一部透視図。
【図１４】図９のＭＯＳトランジスタに形成されるチャ
ネルを示す一部透視図。
ネルを示す一部透視図。
【図１５】ゲート入力信号の遅延時間を均一にする手法
を説明するための模式図（第１及び第２実施例のいずれ
も適用されない場合）。
を説明するための模式図（第１及び第２実施例のいずれ
も適用されない場合）。
【図１６】ゲート入力信号の遅延時間を均一にする手法
を説明するための模式図（第１実施例を適用した場
合）。
を説明するための模式図（第１実施例を適用した場
合）。
【図１７】ゲート入力信号の遅延時間を均一にする手法
を説明するための模式図（第２実施例を適用した場
合）。
を説明するための模式図（第２実施例を適用した場
合）。
【図１８】ゲート入力信号の遅延時間を均一にする手法
を説明するための模式図（第２実施例を改変した場
合）。
を説明するための模式図（第２実施例を改変した場
合）。
【図１９】ポリシリコンが各トランジスタブロックの各
ゲートに使用される理由を説明するための、メタルゲー
トトランジスタ及びポリシリコンゲートトランジスタの
構造を示す平面図。
ゲートに使用される理由を説明するための、メタルゲー
トトランジスタ及びポリシリコンゲートトランジスタの
構造を示す平面図。
３ 半導体基板 ４11〜４43 ドレイン ５11〜５43 ソース ６ ゲート ６11〜６15 縦方向延在部 ６21〜６23 横方向延在部 ６30 周縁部 ６41，６42 案内部 ８1 〜８6 一方向接続部 ９ ドレイン側他方向接続部 １０ ソース側他方向接続部 １１ 導電体 １２ 絶縁膜 Ｇin ゲート端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 27/08 331
Claims (11)
- 【請求項１】 第１導電体層により互いに共通接続され
たソースと、第２導電体層により互いに共通接続された
ドレインと、連続した半導体層からなるゲートとを有す
る複数のトランジスタブロックを有するＭＯＳトランジ
スタであって、 ゲート端子に接続されかつ前記ゲートに積層された第３
導電体層を有し、前記第３導電体層は、前記ゲートのそ
の分布領域における周縁部に沿って延在する周縁延在部
と、前記分布領域の中央部若しくは中央部近傍に延在す
る中間点と前記周縁延在部とを接続する接続部とからな
ることを特徴とするＭＯＳトランジスタ。 - 【請求項２】 前記周縁延在部は、矩形の少なくとも３
辺からなり、前記接続部は、前記周縁部から垂直に延び
る直線形状であることを特徴とする請求項１記載のＭＯ
Ｓトランジスタ。 - 【請求項３】 前記接続部は、前期周縁延在部に囲まれ
かつこれらから等しい距離だけ離れた直線線分上に等距
離にて分布する中間点と前記周縁部とを接続しているこ
とを特徴とする請求項１または２記載のＭＯＳトランジ
スタ。 - 【請求項４】 前記中間点間の距離は、前記中間点と前
記周縁延在部との間の距離に等しいことを特徴とする請
求項３記載のＭＯＳトランジスタ。 - 【請求項５】 前記周縁延在部は、矩形の４辺からなる
ことを特徴とする請求項２，３または４記載のＭＯＳト
ランジスタ。 - 【請求項６】 前記周縁延在部は、矩形の３辺からな
り、前記周縁延在部の存在しない残りの１辺に近い前記
直線線分の端部と前記残りの１辺までの距離は、前記３
辺から前記周縁部までの距離の半分であることを特徴と
する請求項２，３または４記載のＭＯＳトランジスタ。 - 【請求項７】 前記ゲートは、半導体基板の主面に沿っ
て縦方向及び横方向に延在して格子状に形成されること
を特徴とする請求項１記載のＭＯＳトランジスタ。 - 【請求項８】 前記ソース及びドレインは、前記ゲート
における縦方向もしくは横方向のどちらか一方の延在部
により区切られた拡散領域の各々において前記半導体基
板に複数、形成されることを特徴とする請求項７記載の
ＭＯＳトランジスタ。 - 【請求項９】 前記ゲートにおける縦方向及び横方向の
少なくとも一方の延在部は、前記ソース及びドレイン間
に配されることを特徴とする請求項７記載のＭＯＳトラ
ンジスタ。 - 【請求項１０】 前記第１ないし第３導電体層は、アル
ミニウムであり、前記半導体層は、ポリシリコンからな
ることを特徴とする請求項１記載のＭＯＳトランジス
タ。 - 【請求項１１】 前記第１及び第２導電体層は、前記拡
散領域に形成されたソース及びドレインの各々を接続す
る一方向接続部と、前記一方向接続部間のソース共通接
続及びドレイン共通接続をなす他方向接続部とをそれぞ
れ有し、前記一方向接続部及び前記第３導電体層は、同
一層の配線プロセス工程により形成されることを特徴と
する請求項８記載のＭＯＳトランジスタ。
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