JP4591525B2 - 半導体装置 - Google Patents

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Description

本発明は、たとえばフィン型電界効果トランジスタが集積された半導体装置に関するものである。
電界効果トランジスタ（ＦＥＴ；Field Effect Transistor、以下ＦＥＴという）の微細化に伴って、ゲート長が短くなると、ソース・ドレイン間にチャネルが形成されていなくてもドレイン電流が流れる短チャネル効果（Short Channel Effect）が発生する。この短チャネル効果を抑制するためにフィン型ＦＥＴ（FinFET、以下ＦｉｎＦＥＴという）が提案されている。このようなＦｉｎＦＥＴは、主にメモリを含めたロジック向けに研究開発されている（たとえば特許文献１を参照）。
特開２００６−３１０８４７号公報
以下に、従来提案されたＦｉｎＦＥＴの構成を図２１および図２２に関連づけて説明する。図２１は、１入力ゲートのペアトランジスタの例を示す図である。図２２は、２入力ゲートのペアトランジスタの例を示す図である。
図２１（Ａ）に示すように、半導体基板上に突出した（フィン）活性層５１０（１）〜（６）には、それぞれその一端にソース拡散層５２０が、他端にドレイン拡散層５３０が形成され、ソース拡散層５２０とドレイン拡散層５３０との間に形成されたゲート電極５５０によってＦｉｎＦＥＴ（１）〜（６）が形成されている。
そして、活性層５１０（１）〜（３）のドレイン拡散層５３０によって、ドレイン領域Ｄｒａｉｎ１が、活性層５１０（４）〜（６）のドレイン拡散層５３０によって、ドレイン領域Ｄｒａｉｎ２が形成されている。活性層５１０（１）〜（６）のソース拡散層５２０が共通ソース領域Ｓにて共通に接続され、ゲート電極５５０も共通のゲートコンタクト５４０に接続されている。
このような構成のＦｉｎＦＥＴ（１）〜（３）によって、図２１（Ｃ）の等価回路図に示すトランジスタ５００−１が、ＦｉｎＦＥＴ（４）〜（６）によって、トランジスタ５００−２が、形成されている。
図２１（Ｃ）に示すように、ソースおよびゲートを共通とし、並列接続された対のトランジスタ５００−１、５００−２を１入力ゲートのペアトランジスタと称する。
図２１（Ｂ）は、図２１（Ａ）のＦｉｎＦＥＴ（１）〜（３）およびＦｉｎＦＥＴ（４）〜（６）が共通ソース領域Ｓに対して垂直方向に対向して配列された例を示している。
一方、図２２（Ａ）は、ＦｉｎＦＥＴ（１）〜（３）がゲート電極５５０−１によってゲートコンタクト５４０−１に、ＦｉｎＦＥＴ（４）〜（６）がゲート電極５５０−２によってゲートコンタクト５４０−２に接続された２入力ゲートのペアトランジスタの例である。
図２２（Ｂ）は、ＦｉｎＦＥＴ（１）〜（３）およびＦｉｎＦＥＴ（４）〜（６）が共通ソース領域Ｓに対して垂直方向に対向して配列された例を示している。
図２１（Ｃ）に、この場合の等価回路図を示す。
図２１（Ａ），図２２（Ａ）に示す例では、トランジスタ間のピッチ幅が長くなるという欠点がある。通常、ペアトランジスタの整合性（マッチング）を向上するためにはトランジスタ間のピッチ幅を極力小さくすることが最善の方法であるが、この方法は技術的にピッチ幅を小さくすることが困難である。
図２１（Ｂ），図２２（Ｂ）に示す例では、トランジスタ間でソース拡散層５２０を共有しているため、双方の活性層５１０に形成されたチャネルを流れる電流方向が逆向きとなり、プロセス起因の影響（たとえばイオン注入のシャドー効果など）を受け、ペアトランジスタの整合性が悪くなるという欠点がある。
本発明は、集積されたフィン型電界効果トランジスタのピッチ幅が狭く、整合性が良好な半導体装置を提供することにある。
本発明の半導体装置は、１入力ゲートのペアトランジスタを有する半導体装置であって、フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、奇数番目のフィントランジスタで構成された前記第１のトランジスタおよび偶数番目のフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、前記第１および第２のトランジスタのゲートが共通に接続され、各フィントランジスタは、半導体基板上に突出したフィン活性層を有し、各フィン活性層は、当該フィン活性層の表面領域に存在するソース領域と、チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、を有し、前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、前記第１のトランジスタ及び前記第２のトランジスタは、各々２ｍ個（ｍは２以上の整数）のフィン活性層で構成され、前記ペアトランジスタは、全体で４ｍ個のフィン活性層を有しており、前記第１のトランジスタを構成する各フィン活性層には、１番目から２ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋１番目から４ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、前記第２のトランジスタを構成する各フィン活性層には、２番目から２ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋２番目から４ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記各フィン活性層の各ソース領域が、共通に接続されている。
好適には、前記各フィントランジスタは、前記ソース領域および前記ドレイン領域間の前記フィン活性層上に絶縁膜を介して存在するゲート電極を有し、各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続されている。
本発明の半導体装置は、２入力ゲートのペアトランジスタを有する半導体装置であって、フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、奇数番目のフィントランジスタで構成された前記第１のトランジスタおよび偶数番目のフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、各フィントランジスタは、半導体基板上に突出したフィン活性層を有し、各フィン活性層は、当該フィン活性層の表面領域に存在するソース領域と、チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、を有し、前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、前記第１のトランジスタ及び前記第２のトランジスタは、各々２ｍ個（ｍは２以上の整数）のフィン活性層で構成され、前記ペアトランジスタは、全体で４ｍ個のフィン活性層を有しており、前記第１のトランジスタを構成する各フィン活性層には、１番目から２ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋１番目から４ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、前記第２のトランジスタを構成する各フィン活性層には、２番目から２ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋２番目から４ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記各フィン活性層の各ソース領域が、共通に接続されている。
好適には、前記各フィントランジスタは、前記ソース領域および前記ドレイン領域間の前記フィン活性層上に絶縁膜を介して位置するゲート電極を有し、前記第１のトランジスタを構成するフィントランジスタの各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続され、前記第２のトランジスタを構成するフィントランジスタの各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続されている。
好適には、本発明の半導体装置は、前記各フィン活性層から電気的に切り離され、前記各フィン活性層の形態を維持する、第１の擬似活性層および第２の擬似活性層を有し、前記第１の擬似活性層が、一端に配置されているフィン活性層を基準としたときに、前記各フィン活性層の配列方向に対して前記各フィン活性層の方向と逆向きに、前記一端に配置されているフィン活性層と並列に配置され、前記第２の擬似活性層が、他端に配置されているフィン活性層を基準としたときに、前記各フィン活性層の配列方向に対して前記各フィン活性層の方向と逆向きに、前記他端に配置されているフィン活性層と並列に配置されている。
好適には、本発明の半導体装置は、前記各フィン活性層から電気的に切り離され、前記ゲート電極の形態を維持する、第１の擬似ゲート電極および第２の擬似ゲート電極を有し、前記第１および第２の擬似ゲート電極が、前記ゲート電極の延在方向に対して各々並列に、前記各フィントランジスタを挟むように配置されている。
本発明の半導体装置は、１入力ゲートのペアトランジスタを有する半導体装置であって、フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、フィントランジスタで構成された前記第１のトランジスタおよびフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、前記第１および第２のトランジスタのゲートが共通に接続され、各フィントランジスタは、半導体基板上に突出したフィン活性層を有し、各フィン活性層は、当該フィン活性層の表面領域に存在するソース領域と、チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、を有し、前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、前記第１のトランジスタのサイズが、前記第２のトランジスタのサイズと異なる半導体装置であって、前記各フィン活性層は、前記第１のトランジスタを構成するフィン活性層の個数が前記第２のトランジスタを構成するフィン活性層の個数よりも多く、前記第１のトランジスタを構成するフィン活性層と前記第２のトランジスタを構成するフィン活性層とを同数ずつ含む第１のグループと、前記第１のグループ以外の残りのフィン活性層で構成され、かつ、前記フィン活性層を偶数個含む第２のグループと、にグループ分けされ、前記第２のグループは、前記第１のトランジスタを構成する前記フィン活性層であり、前記第１のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、第１の方向及び前記第１の方向と逆向きとなる第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、かつ、前記第２のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第２のトランジスタが、各々同数存在するように、前記ドレイン領域および前記ソース領域が配置され、かつ、前記第１のグループ内における前記第１のトランジスタの各フィン活性層と前記第２のトランジスタの各フィン活性層とは、それぞれ、交互に配置され、前記第２のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、前記ドレイン領域および前記ソース領域が配置され、前記第１のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域、及び、前記第２のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記第１のグループの前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記各フィン活性層の各ソース領域が、共通に接続されている。
本発明の半導体装置は、２入力ゲートのペアトランジスタを有する半導体装置であって、フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、フィントランジスタで構成された前記第１のトランジスタおよびフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、各フィントランジスタは、半導体基板上に突出したフィン活性層を有し、各フィン活性層は、当該フィン活性層の表面領域に存在するソース領域と、チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、を有し、前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、前記第１のトランジスタのサイズが、前記第２のトランジスタのサイズと異なる半導体装置であって、前記各フィン活性層は、前記第１のトランジスタを構成するフィン活性層の個数が前記第２のトランジスタを構成するフィン活性層の個数よりも多く、前記第１のトランジスタを構成するフィン活性層と前記第２のトランジスタを構成するフィン活性層とを同数ずつ含む第１のグループと、前記第１のグループ以外の残りのフィン活性層で構成され、かつ、前記フィン活性層を偶数個含む第２のグループと、にグループ分けされ、前記第２のグループは、前記第１のトランジスタを構成する前記フィン活性層であり、前記第１のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、第１の方向及び前記第１の方向と逆向きとなる第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、かつ、前記第２のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第２のトランジスタが、各々同数存在するように、前記ドレイン領域および前記ソース領域が配置され、かつ、前記第１のグループ内における前記第１のトランジスタの各フィン活性層と前記第２のトランジスタの各フィン活性層とは、それぞれ、交互に配置され、前記第２のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、前記ドレイン領域および前記ソース領域が配置され、前記第１のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域、及び、前記第２のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記第１のグループの前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、前記各フィン活性層の各ソース領域が、共通に接続されている。
本発明の半導体装置は、請求項１から１０のいずれか一に記載のペアトランジスタを複数有し、複数のペアトランジスタの内、第１のペアトランジスタおよび第２のペアトランジスタは、前記第１のペアトランジスタが有する前記各フィン活性層の配列方向と、前記第２のペアトランジスタが有する前記各フィン活性層の配列方向とが互いに直交するように、前記半導体基板上に配置されている。
本発明によれば、本発明によれば、フィントランジスタを用いたペアトランジスタは、第１および第２のトランジスタで構成されている。半導体基板上に突出したフィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、各フィン活性層のソース領域およびドレイン領域間のチャネル領域に流れる電流が各々平行となるように、各チャネル領域に直交する方向に対して一列に等間隔で配列されている。
第１のトランジスタ及び第２のトランジスタは、各々２ｍ個（ｍは２以上の整数）のフィン活性層で構成され、前記ペアトランジスタは、全体で４ｍ個のフィン活性層を有してる。
第１のトランジスタを構成する各フィン活性層には、１番目から２ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋１番目から４ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、ドレイン領域およびソース領域が配置されている。
第２のトランジスタを構成する各フィン活性層には、２番目から２ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋２番目から４ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、ドレイン領域およびソース領域が配置されている。
第１のトランジスタを構成する各フィン活性層の各ドレイン領域は、共通に接続され、第２のトランジスタを構成する各フィン活性層の各ドレイン領域は、共通に接続され、各フィン活性層の各ソース領域は、共通に接続されている。
本発明によれば、集積されたフィン型電界効果トランジスタのピッチ幅が狭く、整合性が良好な半導体装置を提供できる。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１実施形態）
図１は、本実施形態に係る半導体装置の一例を示す平面図である。図２は、図１に示す半導体装置の断面図である。なお、図２（Ａ）は、図１の破線Ｌ１−Ｌ２間の断面図であり、図２（Ｂ）は図１の破線Ｌ３−Ｌ４間の断面図である。図３は、図１に示す半導体装置の等価回路図である。図４は、本実施形態に係る半導体装置の一例を示す立体図である。
図１に示す半導体装置１０において、８本のフィン活性層１１（以下単に「活性層」という）がゲートコンタクト１２に接続された一本のゲート電極１３を横断するようにピッチ幅Ｈをもって配列されている。このピッチ幅Ｈは、隣接する活性層１１の配置距離に依存する。
なお、以下の実施形態の説明において、フィン活性層やその他の構成要素の数等は一例であって、説明の便宜を図るものにすぎない。便宜上、同図中の活性層１１を紙面左から順番に活性層１１（１）、…、活性層１１（８）のように適宜表記する（たとえば活性層１１（１）は同図中に示す丸印で囲まれた番号に対応する）。後述するＦｉｎＦＥＴ、電流ＩＤ等も適宜ＦｉｎＦＥＴ（１）、…ＦｉｎＦＥＴ（８）のように表記する。
次に、図１に示す破線Ｌ１−Ｌ２間の断面について、図２（Ａ）を中心に説明する。
活性層１１（１）〜（８）は、半導体基板Ａに形成されたシリコン酸化（ＳｉＯ２）膜１４上に突出するようにシリコン（Ｓｉ）で形成され、表面がシリサイド（Silicide）化されている。
各活性層１１は、シリコン酸化膜１４との接触面を除く周囲がゲート絶縁膜１５を挟んでゲート電極１３で覆われている。ゲート電極１３は、たとえばポリシリコン（ｐｏｌｙ Ｓｉ）で形成されている。
同図中において、端に配置された活性層１１（８）は、ゲート電極１３上を覆う絶縁性の第１層間膜１６の一部に開口されたコンタクトホール１７を介してゲートコンタクト１２と接続されている。
このコンタクトホール１７および後述するコンタクトホール（図２（Ｂ）の"１１０"，"１１５"，"１１７"，"１１８”）は、いずれもその内部が、たとえばタングステンで充填されている。また、ゲートコンタクト１２、および後述する電極１１１、ドレイン電極１１４、ソース電極１１６は、たとえばアルミニウムで形成され、導電体であれば特に限定されない。
次に、図１に示す破線Ｌ３−Ｌ４間の断面について図２（Ｂ）を中心に説明する。
図１に示す活性層１１（３）は、その一端にドレイン拡散層１８が、他端にソース拡散層１９が形成されている。
ドレイン拡散層１８は、第１層間膜１６に開口されたコンタクトホール１１０を介して電極１１１に接続されている。
この電極１１１は、その上部を覆う絶縁性の第２層間膜１１２に開口されたコンタクトホール１１３を介してドレイン電極１１４に接続されている。
一方、ソース拡散層１９は、第１層間膜１６に開口されたコンタクトホール１１５を介してソース電極１１６に接続されている。
図２（Ｂ）、図４に示すように、活性層１１のドレイン拡散層１８、ソース拡散層１９、コンタクトホールを介してこれらの拡散層に接続されたそれぞれの電極（１１４，１１５）、ゲート絶縁膜１５を挟んで形成されたゲート電極１３、およびこの配線に接続されたゲートコンタクト１２によって、単体のＦｉｎＦＥＴが形成されている。
ドレイン拡散層１８およびソース拡散層１９が共にｎ型で形成されているものとする。ゲートコンタクト１２にゲート電圧ＶＧＳを、ドレイン拡散層１８に正の電圧が印加されるようにドレイン電極１１４およびソース電極１１６間に電圧ＶＤＳを印加すれば、ソース拡散層１９およびドレイン拡散層１８間にチャネルが形成され、ドレイン拡散層１８からソース拡散層１９の向きにドレイン電流が流れる。
一方、図２（Ｂ）のＬ３側に示す活性層１１に、図１に示す共通ソース領域Ｓ（Ａ）の一部となるソース拡散層１９が形成されている。この活性層１１のソース拡散層１９は、第１層間膜１６に開口されたコンタクトホール１１８を介してソース電極１１９に接続されている。
次に、図１に示すＦｉｎＦＥＴの配置を、図３の等価回路図に関連づけて説明する。
図１に示す８個のＦｉｎＦＥＴによって、図３に示すように、ゲートを共通とし、ソースで並列接続されたトランジスタＴｒ１，Ｔｒ２が構成されている。
具体的には、ＦｉｎＦＥＴ（１）、（３）、（５）、（７）によって第１のトランジスタＴｒ１が、ＦｉｎＦＥＴ（２）、（４）、（６）、（８）によって第２のトランジスタＴｒ２が構成されている。
各々のＦｉｎＦＥＴによって、交互にトランジスタＴｒ１、Ｔｒ２のいずれかのドレインＤＬ，ＤＲが構成されている。
詳細には、ＦｉｎＦＥＴ（１）、（３）の電極１１１が、コンタクトホール１１３を介してドレイン電極１１４によって共通に接続され、ドレイン領域ＤＬ（Ａ）が形成されている。
同様に、ＦｉｎＦＥＴ（５）、（７）の電極１１１が、コンタクトホール１１３を介してドレイン電極１１４によって共通に接続され、ドレイン領域ＤＬ（Ｂ）が形成されている。
図１の説明上、ドレイン領域を「ＤＬ（Ａ）、ＤＬ（Ｂ）」のように分けて表記しているが、ドレイン領域ＤＬ（Ａ）とＤＬ（Ｂ）とは、さらに上層で共通に配線接続され、図３のトランジスタＴｒ１のドレインＤＬ（ドレイン領域ＤＬ）を形成している。
上述と同様に、ＦｉｎＦＥＴ（２）、（４）の電極１１１によって、ドレイン領域ＤＲ（Ａ）が、ＦｉｎＦＥＴ（６）、（８）電極１１１によって、ドレイン領域ＤＲ（Ｂ）が形成されている。
そして、ドレイン領域ＤＲ（Ａ）とＤＲ（Ｂ）とは、さらに上層で共通に配線接続され、図３のトランジスタＴｒ２のドレインＤＲ（ドレイン領域ＤＲ）を形成している。
一方、ＦｉｎＦＥＴ（１）、（３）のソース電極１１６が、共通に接続され、ＦｉｎＦＥＴ（５）、（７）のソース電極１１６も、共通に接続され、トランジスタＴｒ１のソースが構成されている。
同様に、ＦｉｎＦＥＴ（２）、（４）のソース電極１１６が、共通に接続され、ＦｉｎＦＥＴ（６）、（８）のソース電極１１６も、共通に接続され、トランジスタＴｒ２のソースが構成されている。
図３のトランジスタＴｒ１、Ｔｒ２のソースを共通に接続するため、共に接続されたＦｉｎＦＥＴ（１）、（３）のソース電極１１６と、共に接続されたＦｉｎＦＥＴ（６）、（８）のソース電極１１６とが、共通に接続されて共通ソース領域Ｓ（Ａ）が形成されている。
同様に、ＦｉｎＦＥＴ（２）、（４）、（５）、（７）によって、共通ソース領域Ｓ（Ｂ）が形成されている。
説明の便宜上、共通ソース領域をＳ（Ａ）、Ｓ（Ｂ）のように表記したが、図３のようにトランジスタＴｒ１、Ｔｒ２のソースＳは共通に接続されている。
なお、図１中に示す区間Ｘを、ＦｉｎＦＥＴ（１）、（３）、（６）、（８）のソース電極１１６で接続するのではなく、活性層１１にて接続するようにしてもよい。図１中に示す区間Ｙについても同様である。
このように、対をなし、並列接続されたトランジスタＴｒ１，Ｔｒ２を１ゲート入力のペアトランジスタと称する。
次に、図１の半導体装置１０の動作について図５を参照しながら説明する。図５は、本実施形態に係る半導体装置の動作を説明するための図である。
ゲートコンタクト１２にゲート電圧ＶＧＳを、各活性層１１のドレイン拡散層１８に正の電圧が印加されるように、各ドレイン領域ＤＬ、ＤＲの各ドレイン電極１１４と、各共通ソース領域Ｓ（Ａ）、Ｓ（Ｂ）との間に電圧ＶＤＳを印加すれば、ソース拡散層１９およびドレイン拡散層１８間にチャネルが形成され、図５のようにドレイン拡散層１８からソース拡散層１９の向きに電流ＩＤが流れる（図中の矢印は電流ＩＤの向きを示す）。
具体的には、ＦｉｎＦＥＴ（１）には電流ＩＤ（１）が、ＦｉｎＦＥＴ（３）には電流ＩＤ（３）が、それぞれドレイン領域ＤＬ（Ａ）から共通ソース領域Ｓ（Ａ）の向きに流れる。
ＦｉｎＦＥＴ（２）には電流ＩＤ（２）が、ＦｉｎＦＥＴ（４）には電流ＩＤ（４）が
、それぞれドレイン領域ＤＲ（Ａ）から共通ソース領域Ｓ（Ｂ）の向きに流れる。
ＦｉｎＦＥＴ（５）には電流ＩＤ（５）が、ＦｉｎＦＥＴ（７）には電流ＩＤ（７）が
、それぞれドレイン領域ＤＬ（Ｂ）から共通ソース領域Ｓ（Ｂ）の向きに流れる。
ＦｉｎＦＥＴ（６）には電流ＩＤ（６）が、ＦｉｎＦＥＴ（８）には電流ＩＤ（８）が
、それぞれドレイン領域ＤＲ（Ｂ）から共通ソース領域Ｓ（Ａ）の向きに流れる。
しかし、電流ＩＤ（１）、（３）の電流方向と、電流ＩＤ（５）、（７）の電流方向は互いに逆向きであり、同様に、電流ＩＤ（２）、ＩＤ（４）の電流方向と、電流ＩＤ（６）、ＩＤ（８）の電流方向もまた、互いに逆向きとなる。
図１のようにＦｉｎＦＥＴを配列し、接続することで、トランジスタＴｒ１およびＴｒ２が対をなすペアトランジスタにおいても、全体的に電流方向の整合性をとることができる。
本実施形態により、電流方向の違いによるプロセスの起因による影響を防止でき、無駄なくＦｉｎＦＥＴを配置できるため、トランジスタ間のピッチ幅を小さく取ることができる。
（第１実施形態の変形例）
次に、第１実施形態の変形例について説明する。図６は、本実施形態に係る半導体装置の変形例を示す平面図である。
図６に示す半導体装置１０ａのように、ゲート電極１３の両端にゲートコンタクト１２、１２ａが接続されていてもよい。これに伴い、ゲートコンタクト１２ａはコンタクトホール１７ｂを介してゲート電極１３に接続されている。
本実施形態では、２個のＦｉｎＦＥＴのソース・ドレイン同士を接続する例を挙げたが、３個以上のＦｉｎＦＥＴのソース・ドレイン同士を接続してもよい。この場合、ゲート電極１３を横切るＦｉｎＦＥＴの数は少なくとも１２個となる。
（第２実施形態）
図７は、本実施形態に係る半導体装置の一例を示す平面図である。図８は、図７に示す半導体装置の等価回路図である。
半導体装置１０ｂは、２つのゲートコンタクト１２ａ１、１２ａ２を有し、図８に示すように、各々のゲートを独立に制御するペアトランジスタが構成されている。本実施形態では、３つの共通ソース領域Ｓ（Ａ）、Ｓ（Ｂ）、Ｓ（Ｃ）を設けることで、図８に示すペアトランジスタを実現している。以下、第１実施形態と異なる点について説明する。
図８に示すように、ゲート入力が独立し、ソースで並列接続されたトランジスタＴｒ１ａ，Ｔｒ２ａが構成されている。
具体的には、ＦｉｎＦＥＴ（１）、（３）、（５）、（７）によってトランジスタＴｒ１ａが、ＦｉｎＦＥＴ（２）、（４）、（６）、（８）によってトランジスタＴｒ２ａが構成されている。
ドレイン領域ＤＬ（Ａ）、（Ｂ）、およびドレイン領域ＤＲ（Ａ）、（Ｂ）の形成場所は、第１実施形態と異なるが、各々のドレイン領域に接続されているＦｉｎＦＥＴは第１実施形態と同じである。
第１実施形態とは異なり、図８のトランジスタＴｒ１ａ、Ｔｒ２ａのソースを共通に接続するため、共に接続されたＦｉｎＦＥＴ（１）、（３）のソース電極１１６と、共に接続されたＦｉｎＦＥＴ（２）、（４）のソース電極１１６とが、さらに共通に接続されて共通ソース領域Ｓ（Ａ）が形成されている。
同様に、ＦｉｎＦＥＴ（５）、（７）によって、共通ソース領域Ｓ（Ｂ）が形成され、ＦｉｎＦＥＴ（６）、（８）によって、共通ソース領域Ｓ（Ｃ）が形成されている。
図７のように、各々のＦｉｎＦＥＴを配置し、接続することで、図８のようにソースＳが共通に接続されている。
図８に示すトランジスタＴｒ１のゲートは、ＦｉｎＦＥＴ（１）、（３）、（５）、（７）のゲート電極１３ａ１がゲートコンタクト１２ａ１に共通に接続されて形成されている。
同様に、トランジスタＴｒ２のゲートは、ＦｉｎＦＥＴ（２）、（４）、（６）、（８）のゲート電極１３ａ２がゲートコンタクト１２ａ２に共通に接続されて形成されている。
このような対をなすペアトランジスタを２入力ゲートのペアトランジスタと称する。
図７に示すように、ゲートコンタクト１２にゲート電圧ＶＧＳを、各活性層１１のドレイン拡散層１８に正の電圧が印加されるように、各ドレイン領域ＤＬ（Ａ）、（Ｂ）、ＤＲ（Ａ）、（Ｂ）の各ドレイン電極１１４と、各共通ソース領域Ｓ（Ａ）〜Ｓ（Ｃ）との間に電圧ＶＤＳを印加すれば、ソース拡散層１９およびドレイン拡散層１８間にチャネルが形成され、ドレイン拡散層１８からソース拡散層１９の向きに電流ＩＤが流れる。
具体的には、電流ＩＤ（１）、（３）が、それぞれドレイン領域ＤＬ（Ａ）から共通ソース領域Ｓ（Ａ）の向きに流れ、電流ＩＤ（２）、（４）が、それぞれドレイン領域ＤＲ（Ａ）から共通ソース領域Ｓ（Ａ）の向きに流れる。
電流ＩＤ（５）、（７）が、それぞれドレイン領域ＤＬ（Ｂ）から共通ソース領域Ｓ（Ｂ）の向きに流れ、電流ＩＤ（６）、（８）が、それぞれドレイン領域ＤＲ（Ｂ）から共通ソース領域Ｓ（Ｃ）の向きに流れる。
しかし、電流ＩＤ（１）、（３）の電流方向と、電流ＩＤ（５）、（７）の電流方向は互いに逆向きであり、同様に、電流ＩＤ（２）、ＩＤ（４）の電流方向と、電流ＩＤ（６）、ＩＤ（８）の電流方向もまた、互いに逆向きである。
図７のようにＦｉｎＦＥＴを配列し、接続することで、トランジスタＴｒ１ａおよびＴｒ２ａが対をなすペアトランジスタにおいても、全体的に電流方向の整合性をとることができる。
本実施形態により、電流方向の違いによるプロセスの起因による影響を防止でき、無駄なくＦｉｎＦＥＴを配置できるため、トランジスタ間のピッチ幅Ｈを小さく取ることができる。
（第２実施形態の変形例）
次に、第２実施形態の変形例について説明する。図９は、本実施形態に係る半導体装置の変形例を示す平面図である。
図９に示す半導体装置１０ｃように、ゲート電極１３ａ１の両端にゲートコンタクト１２ａ１、１２ｃ１が、ゲート電極１３ａ２の両端にゲートコンタクト１２ａ２、１２Ｃ２がそれぞれ接続されていてもよい。これに伴い、ゲートコンタクト１２ｃ１はコンタクトホール１７ｃ１を介してゲート電極１３ａ１に、ゲートコンタクト１２ｃ２はコンタクトホール１７ｃ２を介してゲート電極１３ａ２にそれぞれ接続されている。
（第３実施形態）
図１０は、本実施形態に係る半導体装置の一例を示す平面図である。図１１（Ａ）は、図１に示す半導体装置の断面図であり、図１１（Ｂ）は、図１０に示す半導体装置の断面図である。ただし、図１１（Ａ），（Ｂ）とも、図１０に示すＡの方向からみたものであり、半導体基板Ａ上の活性層１１のみを示している。
半導体装置１０ｄは、図１に示す半導体装置１０（１入力ゲートのペアトランジスタ）の活性層１１の両端にダミー（疑似）のダミー活性層１２０ａ、１２０ｂを形成したものである。ダミー活性層１２０ａ、１２０ｂは、他の活性層１１と同様にゲート電極１３の下層に形成されている。
図１１（Ａ）のように、２つのダミー活性層１２０ａ、１２０ｂを形成しない場合、活性層１１の繰り返しパターンが途切れ、活性層１１（１）および活性層１１（８）は、他の活性層１１と比較してリソグラフィ的な要因によりパターン崩れを起こしやすくなる。
そこで、図１１（Ｂ）に示す本実施形態のように、活性層１１（１）の片側にダミー活性層１２０ａを、活性層１１（８）の片側にダミー活性層１２０ｂを、それぞれ形成することにより、両端の活性層１１（１）および活性層１１（８）のパターン崩れを防止できる。
（第４実施形態）
図１２は、本実施形態に係る半導体装置の一例を示す平面図である。
半導体装置１０ｅは、図７に示す半導体装置１０ｂ（２入力ゲートのペアトランジスタ）の活性層１１の両端に、第３実施形態と同様の理由で、ダミーのダミー活性層１２０ａ、１２０ｂを形成したものである。ダミー活性層１２０は、他の活性層１１と同様にゲート電極１３の下層に形成されている。
本実施形態においても、第３実施形態と同様にダミー活性層１２０ａ、１２０ｂを設けることで、両端の活性層１１（１）および活性層１１（８）のパターン崩れを防止できる。
（第５実施形態）
図１３は、本実施形態に係る半導体装置の一例を示す平面図である。図１４（Ａ）は、図１に示す半導体装置の断面図であり、図１４（Ｂ）は、図１３に示す半導体装置の断面図である。ただし、図１４（Ａ），（Ｂ）とも、図１３に示すＡの方向からみたものであり、半導体基板Ａ上のゲート電極１３のみを示している。
半導体装置１０ｆは、図１に示す半導体装置１０（１入力ゲートのペアトランジスタ）にダミーゲート電極１２１ａ、１２１ｂを形成したものである。ダミーゲート電極１２１ａ、１２１ｂは、ゲート電極１３と平行に共通ソース領域Ｓ（Ａ）、Ｓ（Ｂ）の脇に形成されている。
図１４（Ａ）のように、２本のダミーゲート電極１２１ａ、１２１ｂを形成しない場合、ゲート電極１３が孤立状態となり、リソグラフィ的な要因によりパターン崩れを起こしやすくなる。
そこで、図１４（Ｂ）に示す本実施形態のように、ゲート電極１３の両脇にダミーゲート電極１２１ａ、１２１ｂをそれぞれ形成することにより、ゲート電極１３のパターン崩れを防止できる。
（第６実施形態）
図１５は、本実施形態に係る半導体装置の一例を示す平面図である。
半導体装置１０ｇは、図７に示す半導体装置１０ａにダミー（疑似）のダミーゲート電極１２１ａ、１２１ｂを形成したものである。ダミーゲート電極１２１ａ、１２１ｂは、ゲート電極１３ａ１、１３ａ１と平行に共通ソース領域Ｓ（Ａ）、Ｓ（Ｂ）の脇に形成されている。
本実施形態においても、第５実施形態と同様にダミーゲート電極１２１ａ、１２１ｂを設けることで、ゲート電極１３ａ１、１３ａ１のパターン崩れを防止できる。
（第７実施形態）
図１６は、本実施形態に係る半導体装置の一例を示す平面図である。
第１〜第６実施形態では、トランジスタＴｒ１のドレインＤＬを形成するドレイン領域ＤＬ（図３参照）と、Ｔｒ２のドレインＤＲを形成するドレイン領域ＤＲのサイズ比が同等であったため、トランジスタＴｒ１とＴｒ２とのサイズ比も同等であったが、ＦｉｎＦＥＴの配置によっては、活性層１１の数を調整できず、このサイズ比が１対１にならない場合が生じ、一部の領域で電流ＩＤが打ち消されない場合がある。
半導体装置１０ｈでは、トランジスタＴｒ１とＴｒ２とのサイズ比が３対１となる場合の１入力ゲートのペアトランジスタを例に挙げて、全体的に電流方向の整合性をとる方法について説明する。
本実施形態では、たとえばサイズ比が３対１であった場合、サイズ比が１対１となるようなＦｉｎＦＥＴで構成される領域ＲＥＧ１と、サイズが大きい（小さい）、いわば余剰分としてのＦｉｎＦＥＴで構成される領域ＲＥＧ２とに分ける。
図１６に示す「Ｌ」は、ドレイン領域ＤＬから流れる電流ＩＤを、「Ｒ」は、ドレイン領域ＤＲから流れる電流ＩＤを示しており、ＦｉｎＦＥＴ（１）、（３）、およびＦｉｎＦＥＴ（５）〜（８）によってトランジスタＴｒ１が、ＦｉｎＦＥＴ（２）、（４）によってトランジスタＴｒ２が形成されている。
したがって、トランジスタＴｒ１，Ｔｒ２のサイズは異なるが、領域ＲＥＧ１においては、各々のＦｉｎＦＥＴが互いに異なるドレイン領域を形成し、ＦｉｎＦＥＴ（１）、（４）によって共通ソース領域Ｓ（Ａ）が、ＦｉｎＦＥＴ（２）、（３）によって共通ソース領域Ｓ（Ｂ）が形成されているため、トランジスタＴｒ１とＴｒ２とのサイズ比は１対１である。
領域ＲＥＧ２においては、すべてのＦｉｎＦＥＴがトランジスタＴｒ１のドレイン領域ＤＬを形成しているが、トランジスタＴｒ１のドレイン領域ＤＬ側から流れる電流ＩＤの極性が０となるように、ＦｉｎＦＥＴ（５）、（７）によって共通ソース領域Ｓ（Ｃ）が、ＦｉｎＦＥＴ（６）、（８）によって共通ソース領域Ｓ（Ｄ）が対称性をもって形成されている。
このように、領域ＲＥＧ２においても、電流ＩＤの極性を考慮してＦｉｎＦＥＴを配線接続することで、プロセスの起因による影響を防止でき、全体的に電流方向の整合性をとることができる。
なお、トランジスタＴｒ１とＴｒ２とのサイズ比が１対４等の場合でも、本実施形態が好適に適用できる。
（第７実施形態の変形例）
次に、本実施形態の変形例について説明する。図１７は、本実施形態に係る半導体装置の変形例を示す平面図である。
図１７に示す半導体装置１０ｉのように、領域ＲＥＧ２のＦｉｎＦＥＴを配線接続してもよい。
具体的には、領域ＲＥＧ２において、トランジスタＴｒ１のドレイン領域ＤＬ側から流れる電流ＩＤの極性が０となるように、ＦｉｎＦＥＴ（５）、（６）によって共通ソース領域Ｓ（Ｃ）が、ＦｉｎＦＥＴ（７）、（８）によって共通ソース領域Ｓ（Ｄ）が対称性をもって形成されている。
図１６、図１７のようにＦｉｎＦＥＴを配列し、接続することで、サイズ比が異なるペアトランジスタにおいても、全体的に電流方向の整合性をとることができる。
（第８実施形態）
図１８は、本実施形態に係る半導体装置の一例を示す平面図である。
本実施形態は、第７実施形態のようにドレイン領域ＤＬとＤＲとのサイズ比が３対１となる場合の２入力ゲートのペアトランジスタを例に挙げて説明する。
図１８に示すように、ＦｉｎＦＥＴ（１）、（３）、およびＦｉｎＦＥＴ（５）〜（８）によってトランジスタＴｒ１ａが、ＦｉｎＦＥＴ（２）、（４）によってトランジスタＴｒ２ａが形成されている。
領域ＲＥＧ１においては、各々のＦｉｎＦＥＴが互いに異なるドレイン領域を形成し、ＦｉｎＦＥＴ（１）、（２）によって共通ソース領域Ｓ（Ａ）が、ＦｉｎＦＥＴ（３）によって共通ソース領域Ｓ（Ｂ）が、ＦｉｎＦＥＴ（４）によって共通ソース領域Ｓ（Ｃ）が形成されている。
領域ＲＥＧ２において、すべてのＦｉｎＦＥＴが同じドレイン領域ＤＬを形成し、トランジスタＴｒ１ａのドレイン領域ＤＬ側から流れる電流ＩＤの極性が０となるように、ＦｉｎＦＥＴ（５）、（７）によって共通ソース領域Ｓ（Ｄ）が、ＦｉｎＦＥＴ（６）、（８）によって共通ソース領域Ｓ（Ｅ）が対称性をもって形成されている。
このように、領域ＲＥＧ２においても、電流ＩＤの極性を考慮してＦｉｎＦＥＴを配線接続することで、プロセスの起因による影響を防止でき、全体的に電流方向の整合性をとることができる。
（第８実施形態の変形例）
次に、本実施形態の変形例について説明する。図１９は、本実施形態に係る半導体装置の変形例を示す平面図である。
図１９に示す半導体装置１０ｋのように、領域ＲＥＧ２のＦｉｎＦＥＴを配線接続してもよい。
具体的には、領域ＲＥＧ１における各々のＦｉｎＦＥＴは、たとえば図７に示すＦｉｎＦＥＴ（１）〜（４）と同様に配線接続されている。
領域ＲＥＧ２において、トランジスタＴｒ１ａのドレイン領域ＤＬ側から流れる電流ＩＤの極性が０となるように、ＦｉｎＦＥＴ（５）、（６）は領域ＲＥＧ１の共通ソース領域Ｓ（Ａ）、およびドレイン領域Ｄ（Ｂ）を形成し、ＦｉｎＦＥＴ（７）、（８）によって共通ソース領域Ｓ（Ｂ）、ドレイン領域Ｄ（Ｃ）が対称性をもって形成されている。
図１８、図１９のようにＦｉｎＦＥＴを配列し、接続することで、サイズ比が異なるペアトランジスタにおいても、プロセスの起因による影響を防止でき、全体的に電流方向の整合性をとることができる。
（第９実施形態）
図２０は、本実施形態に係る半導体装置の一例を示す平面図である。
本実施形態は、半導体基板の方位による影響を低減させるように、図１に示す２つの半導体装置１０を配置したものである。
具体的には、図２０に示す半導体装置２０は、各々の半導体装置１０が含むペアトランジスタを形成するフィン活性層１１の向きが互いに垂直となるように半導体基板上に形成されている。
このような配置形態をとることで、電流による基板方位の影響を低減させることができる。
本実施形態では、１入力ゲートのペアトランジスタを例に挙げたが、２入力ゲートのペアトランジスタをはじめ、ダミー活性層やダミー配線層をとる構成であってもよく、種々の組み合わせが可能である。
以上、本実施形態によれば、各々が複数のフィントランジスタで形成された第１のトランジスタＴｒ１および第２のトランジスタＴｒ２を有し、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のソースを電気的に共有するように接続された半導体装置であって、複数のフィントランジスタＦｉｎＦＥＴは、半導体基板上Ａに突出し、チャネル領域を形成するように一端に上記ソースとなるソース拡散層１９が形成され、他端にドレイン拡散層１８が形成されたフィン活性層１１を各々有する。
各々のフィン活性層１１は、互いが平行に隣接するように配列され、複数のフィントランジスタＦｉｎＦＥＴは、各々の第１のトランジスタＴｒ１および上記第２のトランジスタＴｒ２において、電流の流れる向きが互いに逆向きとなるようにドレイン層ＤＬ，ＤＲが配置されていることから、無駄なくペアトランジスタを配置できるだけでなく、活性層間のピッチ幅を短くすることもできるという利点がある。
ペアトランジスタの形成する各々のトランジスタ間で電流方向のプロセスに起因する影響をキャンセルでき、整合性が向上するという利点がある。
なお、ＦｉｎＦＥＴの配置や配線方法は、上述の実施形態に限定されず、本発明の要旨を変更しない範囲内で様々な改変が可能である。
第１実施形態に係る半導体装置の一例を示す平面図である。 図１に示す半導体装置の断面図である。 図１に示す半導体装置の等価回路図である。 第１実施形態に係る半導体装置の一例を示す立体図である。 第１実施形態に係る半導体装置の動作を説明するための図である。 第１実施形態に係る半導体装置の変形例を示す平面図である。 第２実施形態に係る半導体装置の一例を示す平面図である。 図７に示す半導体装置の等価回路図である。 第２実施形態に係る半導体装置の変形例を示す平面図である。 第３実施形態に係る半導体装置の一例を示す平面図である。 第３実施形態に係る半導体装置の一例を説明するための断面図である。 第４実施形態に係る半導体装置の一例を示す平面図である。 第５実施形態に係る半導体装置の一例を示す平面図である。 第５実施形態に係る半導体装置の一例を説明するための断面図である。 第６実施形態に係る半導体装置の一例を示す平面図である。 第７実施形態に係る半導体装置の一例を示す平面図である。 第７実施形態に係る半導体装置の変形例を示す平面図である。 第８実施形態に係る半導体装置の一例を示す平面図である。 第８実施形態に係る半導体装置の変形例を示す平面図である。 第９実施形態に係る半導体装置の一例を示す平面図である。 １入力ゲートのペアトランジスタの例を示す図である。 ２入力ゲートのペアトランジスタの例を示す図である。
符号の説明
１０…半導体装置、１１…フィン活性層、１２…ゲートコンタクト、１３…ゲート電極、１４…シリコン酸化膜、１５…ゲート絶縁膜、１６…第１層間膜、１７…コンタクトホール、１８…ドレイン拡散層、１９…ソース拡散層、２０…半導体装置、１１０、１１３、１１５、１１７、１１８…コンタクトホール、１１１…電極、１１２…第２層間膜、１１４…ドレイン電極、１１６、１１９…ソース電極、１２０…ダミー活性層、１２１…ダミーゲート電極、ＤＬ…トランジスタＴｒ１，Ｔｒ１ａのドレイン（領域）、ＤＲ…トランジスタＴｒ２，Ｔｒ２ａドレイン（領域）、Ｓ…共通ソース（領域）

Claims (11)

  1. １入力ゲートのペアトランジスタを有する半導体装置であって、
    フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、
    奇数番目のフィントランジスタで構成された前記第１のトランジスタおよび偶数番目のフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、前記第１および第２のトランジスタのゲートが共通に接続され、
    各フィントランジスタは、
    半導体基板上に突出したフィン活性層を有し、
    各フィン活性層は、
    当該フィン活性層の表面領域に存在するソース領域と、
    チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、
    を有し、
    前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、
    前記第１のトランジスタ及び前記第２のトランジスタは、各々２ｍ個（ｍは２以上の整数）のフィン活性層で構成され、前記ペアトランジスタは、全体で４ｍ個のフィン活性層を有しており、
    前記第１のトランジスタを構成する各フィン活性層には、１番目から２ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋１番目から４ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、
    前記第２のトランジスタを構成する各フィン活性層には、２番目から２ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋２番目から４ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、
    前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記各フィン活性層の各ソース領域が、共通に接続されている
    半導体装置。
  2. 前記各フィントランジスタは、
    前記ソース領域および前記ドレイン領域間の前記フィン活性層上に絶縁膜を介して存在するゲート電極を有し、
    各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続されている
    請求項１記載の半導体装置。
  3. ２入力ゲートのペアトランジスタを有する半導体装置であって、
    フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、
    奇数番目のフィントランジスタで構成された前記第１のトランジスタおよび偶数番目のフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、
    各フィントランジスタは、
    半導体基板上に突出したフィン活性層を有し、
    各フィン活性層は、
    当該フィン活性層の表面領域に存在するソース領域と、
    チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、
    を有し、
    前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、
    前記第１のトランジスタ及び前記第２のトランジスタは、各々２ｍ個（ｍは２以上の整数）のフィン活性層で構成され、前記ペアトランジスタは、全体で４ｍ個のフィン活性層を有しており、
    前記第１のトランジスタを構成する各フィン活性層には、１番目から２ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋１番目から４ｍ−１番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、
    前記第２のトランジスタを構成する各フィン活性層には、２番目から２ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きが、２ｍ＋２番目から４ｍ番目のフィン活性層の各チャネル領域に流れる電流の向きと逆向きになるように、前記ドレイン領域および前記ソース領域が配置され、
    前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記各フィン活性層の各ソース領域が、共通に接続されている
    半導体装置。
  4. 前記各フィントランジスタは、
    前記ソース領域および前記ドレイン領域間の前記フィン活性層上に絶縁膜を介して位置するゲート電極を有し、
    前記第１のトランジスタを構成するフィントランジスタの各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続され、
    前記第２のトランジスタを構成するフィントランジスタの各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続されている
    請求項３記載の半導体装置。
  5. 前記各フィン活性層から電気的に切り離され、前記各フィン活性層の形態を維持する、第１の擬似活性層および第２の擬似活性層を有し、
    前記第１の擬似活性層が、一端に配置されているフィン活性層を基準としたときに、前記各フィン活性層の配列方向に対して前記各フィン活性層の方向と逆向きに、前記一端に配置されているフィン活性層と並列に配置され、
    前記第２の擬似活性層が、他端に配置されているフィン活性層を基準としたときに、前記各フィン活性層の配列方向に対して前記各フィン活性層の方向と逆向きに、前記他端に配置されているフィン活性層と並列に配置されている
    請求項１から４のいずれか一に記載の半導体装置。
  6. 前記各フィン活性層から電気的に切り離され、前記ゲート電極の形態を維持する、第１の擬似ゲート電極および第２の擬似ゲート電極を有し、
    前記第１および第２の擬似ゲート電極が、前記ゲート電極の延在方向に対して各々並列に、前記各フィントランジスタを挟むように配置されている
    請求項２または４記載の半導体装置。
  7. １入力ゲートのペアトランジスタを有する半導体装置であって、
    フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、
    フィントランジスタで構成された前記第１のトランジスタおよびフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、前記第１および第２のトランジスタのゲートが共通に接続され、
    各フィントランジスタは、
    半導体基板上に突出したフィン活性層を有し、
    各フィン活性層は、
    当該フィン活性層の表面領域に存在するソース領域と、
    チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、
    を有し、
    前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、
    前記第１のトランジスタのサイズが、前記第２のトランジスタのサイズと異なる半導体装置であって、
    前記各フィン活性層は、
    前記第１のトランジスタを構成するフィン活性層の個数が前記第２のトランジスタを構成するフィン活性層の個数よりも多く、
    前記第１のトランジスタを構成するフィン活性層と前記第２のトランジスタを構成するフィン活性層とを同数ずつ含む第１のグループと、
    前記第１のグループ以外の残りのフィン活性層で構成され、かつ、前記フィン活性層を偶数個含む第２のグループと、
    にグループ分けされ、
    前記第２のグループは、前記第１のトランジスタを構成する前記フィン活性層であり、
    前記第１のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、第１の方向及び前記第１の方向と逆向きとなる第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、かつ、前記第２のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第２のトランジスタが、各々同数存在するように、前記ドレイン領域および前記ソース領域が配置され、かつ、前記第１のグループ内における前記第１のトランジスタの各フィン活性層と前記第２のトランジスタの各フィン活性層とは、それぞれ、交互に配置され、
    前記第２のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、前記ドレイン領域および前記ソース領域が配置され、
    前記第１のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域、及び、前記第２のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記第１のグループの前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記各フィン活性層の各ソース領域が、共通に接続されている
    半導体装置。
  8. 前記各フィントランジスタは、
    前記ソース領域および前記ドレイン領域間の前記フィン活性層上に絶縁膜を介して存在するゲート電極を有し、
    各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続されている
    請求項７記載の半導体装置。
  9. ２入力ゲートのペアトランジスタを有する半導体装置であって、
    フィントランジスタを用いた第１のトランジスタ及び第２のトランジスタからなるペアトランジスタを有し、
    フィントランジスタで構成された前記第１のトランジスタおよびフィントランジスタで構成された前記第２のトランジスタのソースが共通に接続され、
    各フィントランジスタは、
    半導体基板上に突出したフィン活性層を有し、
    各フィン活性層は、
    当該フィン活性層の表面領域に存在するソース領域と、
    チャネル領域を形成可能に前記表面領域において前記ソース領域から離間した位置に存在するドレイン領域と、
    を有し、
    前記各フィン活性層は、当該フィン活性層のサイズが各々同一または略同一であって、前記各フィン活性層の前記ソース領域および前記ドレイン領域間の前記チャネル領域に流れる電流が各々平行となるように、一列に一定間隔で配列され、
    前記第１のトランジスタのサイズが、前記第２のトランジスタのサイズと異なる半導体装置であって、
    前記各フィン活性層は、
    前記第１のトランジスタを構成するフィン活性層の個数が前記第２のトランジスタを構成するフィン活性層の個数よりも多く、
    前記第１のトランジスタを構成するフィン活性層と前記第２のトランジスタを構成するフィン活性層とを同数ずつ含む第１のグループと、
    前記第１のグループ以外の残りのフィン活性層で構成され、かつ、前記フィン活性層を偶数個含む第２のグループと、
    にグループ分けされ、
    前記第２のグループは、前記第１のトランジスタを構成する前記フィン活性層であり、
    前記第１のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、第１の方向及び前記第１の方向と逆向きとなる第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、かつ、前記第２のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第２のトランジスタが、各々同数存在するように、前記ドレイン領域および前記ソース領域が配置され、かつ、前記第１のグループ内における前記第１のトランジスタの各フィン活性層と前記第２のトランジスタの各フィン活性層とは、それぞれ、交互に配置され、
    前記第２のグループの各フィン活性層には、前記第１のトランジスタを構成する前記フィン活性層のチャネル領域に流れる電流の向きが、前記第１の方向及び前記第２の方向となる前記第１のトランジスタが、各々同数ずつ存在するように、前記ドレイン領域および前記ソース領域が配置され、
    前記第１のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域、及び、前記第２のグループの前記第１のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記第１のグループの前記第２のトランジスタを構成する各フィン活性層の各ドレイン領域が、共通に接続され、
    前記各フィン活性層の各ソース領域が、共通に接続されている
    半導体装置。
  10. 前記各フィントランジスタは、
    前記ソース領域および前記ドレイン領域間の前記フィン活性層上に絶縁膜を介して存在するゲート電極を有し、
    前記第１のトランジスタを構成するフィントランジスタの各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続され、
    前記第２のトランジスタを構成するフィントランジスタの各ゲート電極が、前記各フィン活性層の配列方向に延在するように共通に接続されている
    請求項９記載の半導体装置。
  11. 請求項１から１０のいずれか一に記載のペアトランジスタを複数有し、
    複数のペアトランジスタの内、第１のペアトランジスタおよび第２のペアトランジスタは、前記第１のペアトランジスタが有する前記各フィン活性層の配列方向と、前記第２のペアトランジスタが有する前記各フィン活性層の配列方向とが互いに直交するように、前記半導体基板上に配置されている
    半導体装置。
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