JP5366127B2 - アナログ集積回路 - Google Patents
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Description
トランジスタのマッチングを悪化させる他の要因として,アンテナ効果が知られている。
アンテナ効果とは,MOSトランジスタの製造時に、プラズマを使用したプロセス(製造工程)において、プラズマの電荷に起因して、MOSトランジスタのゲート酸化膜に、電気的ストレスが加わり、信頼性の問題や、MOSトランジスタの特性変動が引き起こされることを指している。ゲート酸化膜に接続された金属配線の加工時に、加工途中の金属配線が、電荷を集めて、ゲート酸化膜に損傷を与える可能性があることから、アンテナ効果と一般に呼ばれることが多い。
プラズマプロセスでの配線加工時に、アンテナ(ゲートに接続された金属配線)が集めた電荷により、MOSトランジスタのしきい値電圧Vthが変動し、不均一なアンテナ効果により、差動対を構成するMOSトランジスタのマッチングが劣化することが指摘されている。
アンテナ効果によって,MOSトランジスタが受けるストレスを軽減するために,従来より,アンテナダイオードと呼ばれるダイオード素子を保護すべきMOSトランジスタのゲートノードへ挿入する方法が知られていた。
アンテナダイオードは,プラズマプロセスでの配線加工時に電流放電経路として働き,ゲート酸化膜の受ける損傷を防ぐ効果がある。製造後の通常の動作時には,逆バイアスされているので,多少のリーク電流と,容量,面積の増加は招くが,動作にはほとんど影響しないようになっている。
MOSトランジスタのチャネルとゲート酸化膜の界面では、結晶構造が急激に変化するために、ダングリングボンドと呼ばれる未結合手が存在する。このダングリングボンドはキャリアのトラップとして働くために、水素でダングリングボンドを終端することが望ましいといわれている。チャネル直上に金属配線がある場合、製造工程の終盤で、水素でダングリングボンドを終端するよう働くアニール工程で、水素がチャネル界面に到達することを妨げる場合がある。従って、マッチングが必要なMOSトランジスタ上の配線は、ないほうが望ましいといわれている。あるいは、マッチングが必要なトランジスタ部分においては、MOSトランジスタのチャネル部分の上空の配線も含めて、同じ形状でなければならないといわれている。
(Vbe:pn接合の順方向電圧、Veg:シリコンのバンドギャップ電圧、約1.2V、a:Vbeの温度依存性、約2mV/℃、T:絶対温度)(aの値はバイアス電流により異なるが、実用領域で、概略2mV/℃程度となることが、知られている。)
また、BJTのエミッタ電流IEと電圧Vbeの関係は、概略、式(2)となることが知られている。
(IE:BJTのエミッタ電流あるいはダイオードの電流、I0:定数(面積に比例)、q:電子の電荷、k:ボルツマン定数)
オペアンプAMP1による負帰還により、AMP1の電圧利得が十分大きい場合には、AMP1の入力IMとIPの電位がほぼ等しくなって回路が安定する。このとき、図10に示すように、R1とR2の抵抗の値を、例えば1:10(100k:1M)に設計しておくと、Q1とQ2に流れる電流の大きさは、10:1となり、Q1に流れる電流を10Iで、Q2に流れる電流をIで表わす。(Q1、Q2の下に添えられたI×10とIは、この電流の相対関係を示す。)
仮に、Q2のエミッタ面積は、Q1のエミッタ面積の10倍とし(図10のQ1、Q2に添えられた×1、×10は、このエミッタ面積の相対関係を示す。)、Q1のベース、エミッタ間電圧をVbe1で、Q2のベース、エミッタ間電圧をVbe2で表わすと、式(2)より、式(3)と式(4)の関係があることがわかる。
I=10×I0exp(qVbe2/kT) (4)
両辺それぞれを割り算し、Vbe1−Vbe2=ΔVbeと表わすと、式(5)、式(6)が得られる。
ΔVbe=(kT/q)ln(100) (6)
つまり、Q1とQ2のベース、エミッタ間電圧の差、ΔVbeは、Q1とQ2の電流密度比100の対数(ln(100))と熱電圧(kT/q)で表わされる。このΔVbeが抵抗R3の両端の電位差に等しいので、抵抗R2、R3には、ΔVbe/R3の電流が流れる。
IPの電位と、IMの電位は、Vbe1で等しいので、基準電圧Vbgrの電位は式(8)で表わされる。
pn接合の順方向電圧Vbe1は温度の上昇にともなって減少する負の温度依存性を持ち(式(1):Vbe=Veg−aT)、一方ΔVbeは式(6)に示されるように温度に比例して大きくなる。適切に定数を選ぶことで、基準電圧Vbgrの値が温度に依存しないように設計できる。そのときのVbgrの値は、シリコンのバンドギャップ電圧に相当する約1.2V(1200mV)となる。
図11の抵抗R3に加わる電位差VR3’は概略式(9’)で表わされる。(VOFFはオフセット電圧VOFFの値を示すものとする。)
VR3’=ΔVbe+VOFF (9’)
抵抗R2の両端の電位差VR2’は、式(10)で表される。
したがって、Vbgrは式(11)で表わされる。
図3のようにR2/R3=5とすると、Vbgrの値は、理想値にオフセット電圧を(約)6倍した値を加えた値となる。
式(12)に示されるように、電位差は120mVと比較的大きな値とできる。これによりVOFFの影響を比較的小さく抑えることが可能だが、この場合でも、約600mVのVbeにPTAT電圧を加算して1200mVのバンドギャップ電圧を得るためには、式(12)の値を5倍して、Vbe1に加算しなければならない。このため、オフセット電圧VOFFがある場合には(1+5)=6倍程度、VOFFの影響が増幅されて、Vbgrに影響する。(図11中に示したBGR出力の式は、このオフセット電圧の影響を示している。)
つまり、図10の回路は、比較的単純な回路構成で、バンドギャップ回路を構成できる利点をもってはいるが、オペアンプ回路のオフセット電圧により、達成される基準電圧Vbgrの精度が制限されるという限界を持っている。
図17で、図10および図12の回路に相当する素子、ノード部分には、同じ名称を与えて、対応関係がわかるように示している。
図17の回路図に示すように、例えば、マッチングの必要なPMOSトランジスタのゲートを保護するために、ゲートをVDD電位としたPMOSトランジスタのドレイン電極をMETAL1配線により、PMAD1、PMAD2のゲートに接続しておく。PMGD1、PMGD2のゲートとソースをVDDとしておくことで、PMGD1、PMGD2はOFF状態となり、トランジスタとしては機能しない。このPMGD1、PMGD2のドレイン接合をダイオードとして利用することで、トランジスタアレイの規則性、同一性を損なうことなくアンテナダイオードによるゲート酸化膜の保護が可能となる。図18に示すように、PMOS基本セルとPMOS基本セルの左右の辺は、METAL1が配線できるように、配線チャネルを確保しておく。このような基本セル構造を採用しておくことで、コモンセントロイド配置したPMOS基本セルのゲートをMETAL1配線で接続し、さらに、アンテナダイオードとなるトランジスタのドレインとの接続が可能となる。
NMOSC2 NMOS基本セル
ARYP1 PMOSアレイ
ARYN1 NMOSアレイ
PREG1 P型拡散領域
NREG1 N型拡散領域
POLYG ゲート電極
DRAIN1 (共通)ドレイン
SOURCE1 第1ソース
SOURCE2 第2ソース
GATE1−GATE4 ゲートコンタクト
CONT1 コンタクト
Claims (6)
- 複数のトランジスタセルが、アレイ状に配置されたアナログ回路用セルアレイを有するアナログ集積回路であって、
前記複数のトランジスタセルは、PMOSトランジスタセルと、NMOSトランジスタセルと、を備え、
同種のトランジスタセルが、4行ずつ、4列以上連続して配置されており、4行ずつ、4列以上連続して配置された同種のトランジスタセルの中心部分の2×2個のトランジスタセルを使用したコモンセントロイド配置の、共通の重心を有する2つのトランジスタ対を備え、
前記複数のトランジスタセルの各トランジスタセルは、
隣接して順に配置された第1ソース領域、第1チャネル領域、共通のドレイン領域、第2チャネル領域および第2ソース領域と、
前記第1チャネル領域および前記第2チャネル領域上にそれぞれ配置された第1ゲート電極および第2ゲート電極と、を備え、
前記第1ゲート電極と前記第2ゲート電極は接続して使用され、
前記第1ソース領域と前記第2ソース領域は接続して使用されることを特徴とするアナログ集積回路。 - 各トランジスタセルは、前記第1ゲート電極と前記第2ゲート電極を接続する接続電極を備える請求項1に記載のアナログ集積回路。
- 各トランジスタセルの前記第1ゲート電極および前記第2ゲート電極は、それぞれ前記第1チャネル領域および前記第2チャネル領域の外側に伸び、外側の部分に配線コンタクトを備える請求項1または2に記載のアナログ集積回路。
- 各トランジスタセルの境界部分に設けられ、各トランジスタセルのウェルに給電するための拡散領域を備える請求項1から3のいずれか1項に記載のアナログ集積回路。
- 使用されるトランジスタセルの前記第1チャネル領域および前記第2チャネル領域上には、金属配線が配置されない請求項1から4のいずれか1項に記載のアナログ集積回路。
- 前記中心部分以外のトランジスタセルをダイオード接続した2つのトランジスタセルであって、前記コモンセントロイド配置の各トランジスタ対の2個のトランジスタセルの前記第1ゲート電極と前記第2ゲート電極に接続されるトランジスタセルを備え、前記ダイオード接続した2つのトランジスタセルは、前記共通の重心に対して点対称の位置に配置されている請求項1に記載のアナログ集積回路。
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