WO2009139457A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2009139457A1
WO2009139457A1 PCT/JP2009/059043 JP2009059043W WO2009139457A1 WO 2009139457 A1 WO2009139457 A1 WO 2009139457A1 JP 2009059043 W JP2009059043 W JP 2009059043W WO 2009139457 A1 WO2009139457 A1 WO 2009139457A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
drain
source
lead
gate
Prior art date
Application number
PCT/JP2009/059043
Other languages
English (en)
French (fr)
Inventor
寛和 長瀬
昭 田辺
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2010512020A priority Critical patent/JP5522039B2/ja
Publication of WO2009139457A1 publication Critical patent/WO2009139457A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a wiring structure of a semiconductor device.
  • the high-frequency transistor can improve performance by designing so that the resistance and capacitance of the gate, source, and drain wirings are reduced.
  • Wiring resistance is greatly affected by characteristic deterioration.
  • In order to reduce the wiring resistance there are methods of increasing the cross-sectional area by widening the wiring width or multilayering (lining) the wiring.
  • FIG. 8 is a plan view showing a typical multi-finger structure in a high-frequency transistor.
  • the source electrode 103 and the drain electrode 104 are alternately arranged on both sides of the gate electrode 102.
  • power is supplied to the diffusion layer 101 via the contact 105.
  • the source electrode 103 and the drain electrode 104 are made of a single layer or multiple layers of metal.
  • Each electrode is drawn and connected by lead wires 107 and 108 made of an upper metal layer.
  • a plurality of the single transistors are arranged in the gate length direction D1.
  • Each gate electrode 102 is connected to a gate connection wiring 106 provided as a lower layer metal in the gate length direction D1.
  • the multi-finger structure is comprised.
  • the gate connection wiring 106 connecting the gate electrodes 102 has an elongated shape. Therefore, the resistance of the gate connection wiring 106 is large.
  • the source lead-out wiring 107 and the drain lead-out wiring 108 are arranged close to each other on both sides of the gate electrode 102. For this reason, the gate connection wiring 106 cannot be drawn out in the vertical direction D2 in FIG. 8 and the metal wiring cannot be arranged in parallel with the gate connection wiring 106 (backing the metal) due to the restriction of the design rule. As a result, the gate wiring resistance cannot be reduced, and the high frequency characteristics deteriorate.
  • Patent Document 1 discloses a structure in which source electrodes and drain electrodes are all connected on a diffusion layer.
  • the chip size is reduced by connecting the source electrode, the drain electrode, and the gate electrode together.
  • Patent Document 2 discloses a structure in which an upper metal layer is lined on a gate connection wiring, and lead-out wirings of a source electrode and a drain electrode are integrally connected in an upper metal layer.
  • the source electrode and the drain electrode are each integrally connected and do not interfere with the gate connection wiring. Therefore, the backing wiring can be easily provided in the gate connection wiring, and the gate wiring resistance can be reduced.
  • a large-area connection wiring is arranged immediately above the gate electrode. This arrangement greatly increases the inter-wiring capacitance and deteriorates the high frequency characteristics. That is, in the structures described in Patent Documents 1 and 2, the gate wiring resistance cannot be reduced without increasing the inter-wiring capacitance. JP 2000-49169 A JP 2001-36081 A
  • An object of the present invention is to provide a semiconductor device that reduces gate wiring resistance and improves high-frequency characteristics of a transistor.
  • adjacent source electrodes and adjacent drain electrodes are connected to each other and divided into a plurality of transistor groups. Further, in the transistor group, a source lead wiring and a drain lead wiring are shared, and a lead wiring is added to the gate connection wiring in a direction perpendicular to the gate length direction, or a backing wiring is provided.
  • a semiconductor device includes a plurality of transistors arranged in parallel in the gate length direction, and includes a transistor group in which adjacent source electrodes are connected and adjacent drain electrodes are connected
  • the transistor group includes one or more source lead wirings and one or more drain lead wirings, and the source lead wirings and drain lead wirings are each in a direction perpendicular to the gate length direction and outside the transistor group. Has been pulled out.
  • the source electrodes and the drain electrodes may be connected on a diffusion layer.
  • two source electrodes and two drain electrodes may be connected to each other.
  • the source lead wiring and the drain lead wiring may each be one.
  • the source lead wiring and the drain lead wiring may each have a plurality of numbers.
  • the source lead wiring and the drain lead wiring may have different numbers.
  • the transistor group includes a gate connection wiring connected to a gate electrode, the gate connection wiring is connected to a lead wiring, and the lead wiring is formed of a plurality of layers of metal. It may be constituted by.
  • a plurality of source electrodes and drain electrodes are connected and drawn out.
  • the distance between the source lead lines and between the drain lead lines is widened.
  • the gate connection wiring can be drawn up and down, and the backing wiring by the upper metal layer can be provided. Therefore, the gate resistance can be reduced without increasing the inter-wiring capacitance.
  • FIG. 1 is a plan view showing a configuration of a transistor group 10 (also referred to as a semiconductor device) according to the first embodiment of the present invention.
  • the transistor group 10 includes a plurality of transistors such as MISFETs (Metal Insulator Semiconductor Semiconductor Field Effect Transistor). Each transistor is disposed on the diffusion layer 11 and has a gate electrode 12 and a source electrode 13 and a drain electrode 14 disposed on both sides of the gate electrode 12.
  • MISFETs Metal Insulator Semiconductor Semiconductor Field Effect Transistor
  • the plurality of gate electrodes 12 are arranged at a predetermined interval. Each gate electrode 12 extends in a direction D2 orthogonal to the gate length direction D1 and protrudes outside the diffusion layer 11. Each gate electrode 12 is connected to the gate connection wiring 16 at both ends in the orthogonal direction D2.
  • the source lead wiring 17 and the drain lead wiring 18 are composed of a plurality of layers of metal.
  • Each source electrode 13 is disposed inside the diffusion layer 11. Each source electrode 13 extends in a direction D2 orthogonal to the gate length direction D1. Each source electrode 12 is electrically connected to the diffusion layer 11 via a contact 15. Each source electrode 13 is composed of a single layer or a plurality of layers of metal. Each source electrode 13 has an upper metal 21 connected from the end to the center of the gate. Adjacent upper layer metals 21 are connected on the diffusion layer 11 by two connection wirings 22. The adjacent source electrodes 13 are electrically connected to each other by the connection wiring 22. The source electrode 13 connected on the diffusion layer 11 is drawn out by a source lead wiring 17 shared in each transistor group. The source lead line 17 extends in the direction D2 perpendicular to the gate length direction D1 and is drawn out of the transistor group 10.
  • Each drain electrode 14 is disposed inside the diffusion layer 11. Each drain electrode 14 extends in a direction orthogonal to the gate length direction. Each drain electrode 14 is electrically connected to the diffusion layer 11 via a contact 15. Each drain electrode 14 is composed of a single layer or a plurality of layers of metal. Each drain electrode 14 has an upper metal 23 connected from the end to the center of the gate. Adjacent upper layer metal 23 is connected on diffusion layer 11 by two connection wirings 24. The adjacent drain electrodes 14 are electrically connected to each other by the connection wiring 24. The drain electrode 14 connected on the diffusion layer 11 is drawn out by the drain lead wiring 18 shared in the transistor group. The drain lead wiring 18 extends in the direction D2 perpendicular to the gate length direction D1 and is drawn out of the transistor group 10.
  • the source electrodes 13 are connected to each other by two connecting wires 22. Further, the drain electrodes 14 are connected to each other by two connecting wires 24.
  • the source extraction wiring 17 of the two source electrodes 13 is shared by one and the drain extraction wiring 18 of the two drain electrodes 14 is one.
  • the spacing between the source lead-out wirings 17 and between the drain lead-out wirings 18 can be increased.
  • a gate lead-out wiring can be added to the gate connection wiring 16 in the vertical direction D2 in FIG. 1, and a space for backing the upper metal layer can be secured. Thereby, gate resistance can be reduced and high frequency characteristics of the transistor can be improved.
  • FIG. 2 is a plan view showing a configuration of a transistor group 10A (also referred to as a semiconductor device) according to the second embodiment of the present invention.
  • a transistor group 10A also referred to as a semiconductor device
  • FIG. 2 parts having the same configurations as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and description thereof is omitted.
  • the distance between the diffusion layer 11 and the two gate connection wirings 16 is wider than that in the first embodiment.
  • the source electrodes 13 of the transistor group 10 ⁇ / b> A are connected by two connecting wires 22 via two upper metal layers 21.
  • the drain electrodes 14 are connected to each other by two connecting wires 24 via two upper metal layers 23.
  • Each of the connection wirings 22 and 24 is disposed in a region outside the diffusion layer 11 and in a region inside the gate connection wiring 16.
  • the distance between the source lead wiring and the drain lead wiring is increased, and the wiring capacity can be reduced.
  • the second embodiment is effective when the degree of integration is not a problem.
  • FIG. 3 is a plan view showing a configuration of a transistor group 10B (also referred to as a semiconductor device) according to a third embodiment of the present invention.
  • a transistor group 10B also referred to as a semiconductor device
  • FIG. 3 shows a wiring structure in which three transistors are set as one set.
  • the three source electrodes 13 are connected by two sets of connection wirings 22 via three upper layer metals 21.
  • the source lead wiring 17 is drawn from one source electrode 13.
  • the three drain electrodes 14 are connected by two sets of connection wirings 24 via three upper layer metals 23.
  • the drain lead wiring 18 is drawn from one drain electrode 14.
  • the distance between the source lead-out wirings 17 and the drain lead-out wirings 18 of each set is increased. Therefore, it is possible to increase the region where the upper layer metal is connected to the gate connection wiring 16. Since the parasitic capacitance increases as the number of connections increases, the adjustment is made according to the balance between resistance and capacitance.
  • FIG. 4 is a plan view showing a configuration of a transistor group 10C (also referred to as a semiconductor device) according to the fourth embodiment of the present invention.
  • a transistor group 10C also referred to as a semiconductor device
  • FIG. 4 parts having the same configurations as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and description thereof is omitted.
  • the wiring resistance can be reduced by increasing the number (area) of the source extraction wiring 17 and the drain extraction wiring 18.
  • the inter-wiring capacity can be reduced by reducing the lead-out wiring area, it is possible to design in accordance with the required performance. These can be appropriately adjusted according to the structure of the lead wiring provided in the gate connection wiring 16.
  • FIG. 5 is a plan view showing a configuration of a transistor group 10D (also referred to as a semiconductor device) according to a fifth embodiment of the present invention.
  • a transistor group 10D also referred to as a semiconductor device
  • FIG. 5 parts having the same configurations as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and description thereof is omitted.
  • the arrangement positions of the source extraction wiring 17 and the drain extraction wiring 18 are determined regardless of the positions of the source and drain diffusion layers of the transistor.
  • the source lead wiring 17 is drawn from a position that bisects the connection wiring 22 in the length direction.
  • the drain lead wiring 18 is drawn from a position that bisects the connection wiring 24 in the length direction.
  • the positions of the source lead wiring 17 and the drain lead wiring 18 can be freely adjusted by the structure of the lead wiring provided in the gate connection wiring 16.
  • FIG. 6 is a plan view showing a configuration of a transistor group 10E (also referred to as a semiconductor device) according to the sixth embodiment of the present invention.
  • the sixth embodiment (FIG. 6) parts having the same configurations as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and description thereof is omitted.
  • the length of the upper metal 21 connected to the source electrode 13 is different from the length of the upper metal 23 connected to the drain electrode 14. That is, in the transistor group 10E shown in FIG. 6, the length of the upper layer metal 21 of the source electrode 13 (the length of three contacts 15) is set to the length of the upper layer metal 23 of the drain electrode 14 (the length of one contact). 15 length). Furthermore, the number of connection wirings 22 connecting adjacent source electrodes 13 is increased to three. According to the sixth embodiment described above, the source resistance can be reduced.
  • the structure of this embodiment is an example.
  • the number (area) of wirings to be connected is arbitrary, and can be designed in consideration of source / drain resistance and capacitance balance.
  • FIG. 7 is a plan view showing a configuration of a transistor group 10F (also referred to as a semiconductor device) according to a seventh embodiment of the present invention.
  • a transistor group 10F also referred to as a semiconductor device
  • FIG. 7 parts having the same configurations as those of the first embodiment (FIG. 1) are denoted by the same reference numerals, and description thereof is omitted.
  • the widths of the connection wirings 22 and 24 that connect the source electrodes 13 and the drain electrodes 14 in the gate length direction D1 are wider than those in the above-described embodiments.
  • the source electrodes 13 are connected to each other by a single connection wiring 22 having a wide width (the width of two contacts 15) as an upper layer metal.
  • the drain electrodes 14 are connected to each other by a single connection wiring 24 having a wide width (the width of two contacts 15) as an upper layer metal.
  • the source / drain wiring resistance can be reduced by increasing the total area of the upper metal layer by the connection wirings 22 and 24.
  • the present invention is used for, for example, a wiring structure of a transistor of a semiconductor device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　半導体装置は、ゲート長方向に並列に配置された複数のトランジスタを有し、隣り合うソース電極同士を接続すると共に隣り合うドレイン電極同士を接続したトランジスタ群を構成し、トランジスタ群は１本以上のソース引出し配線及び１本以上のドレイン引出し配線を有し、ソース引出し配線及びドレイン引出し配線は、それぞれゲート長方向と垂直な方向へ且つトランジスタ群の外部へ引き出されている。

Description

半導体装置
　本発明は、半導体装置に関するものであり、特に、半導体装置の配線構造に関する。
　本願は、２００８年５月１６日に、日本に出願された特願２００８－１２９２１０号に基づき優先権を主張し、その内容をここに援用する。
　高周波トランジスタは、ゲート、ソース、ドレイン配線の持つ抵抗や容量が小さくなるように設計することにより、性能を向上することができる。配線抵抗は、特性劣化の影響が大きい。配線抵抗を低減するためには、配線幅を広げたり、配線を多層化（裏打）したりして、断面積を大きくする方法がある。
　図８は、高周波トランジスタにおける典型的なマルチフィンガー構造を示す平面図である。トランジスタ群１００の単体トランジスタでは、ゲート電極１０２の両側にソース電極１０３及びドレイン電極１０４が交互に配置されている。単体トランジスタでは、コンタクト１０５を介して拡散層１０１に給電される。ソース電極１０３及びドレイン電極１０４は、単層もしくは複数層のメタルで構成される。各々の電極は、上層メタルによる引出し配線１０７、１０８で引き出され、接続される。
　図８では、この単体トランジスタを、ゲート長方向Ｄ１に複数配置している。そして、各ゲート電極１０２と、ゲート長方向Ｄ１に下層メタルとして設けられたゲート接続配線１０６とを接続している。これにより、マルチフィンガー構造を構成している。
　このような構造では、各ゲート電極１０２を接続するゲート接続配線１０６が細長い形状となる。そのため、ゲート接続配線１０６の抵抗が大きい。また、近年の微細トランジスタでは、ゲート電極１０２の両側にソース引出し配線１０７と、ドレイン引出し配線１０８とが近接して配置される。このため、設計ルールの制約により、図８における上下方向Ｄ２にゲート接続配線１０６を引き出すことや、ゲート接続配線１０６に並列にメタル配線を配置する（メタルを裏打）することができない。その結果、ゲート配線抵抗を低減することができず、高周波特性が劣化する。
　特許文献１は、ソース電極同士、ドレイン電極同士を拡散層上で全て接続する構造を開示している。この特許文献１では、ソース電極、ドレイン電極、ゲート電極を、それぞれ一体に接続することでチップサイズを小さくしている。
　また、特許文献２は、ゲート接続配線に、上層メタル層を裏打し、ソース電極、ドレイン電極の引出し配線をさらに上層のメタル層においてそれぞれ一体に接続する構造を開示している。
　従来のマルチフィンガー構造においては前述のとおり、ソース引出し配線間およびドレイン引出し配線間の間隔が狭くなる。このため、ゲート接続配線を上下方向（図８の方向Ｄ２）に引き出す、またはメタルを裏打するスペースが確保できない。この設計ルールによる制約は、今後、半導体装置の微細化が進むに伴いさらに顕著になる。
　特許文献１、２に記載される配線構造では、ソース電極とドレイン電極とは、それぞれ一体に接続され、ゲート接続配線に干渉することはない。このため、ゲート接続配線に裏打配線を容易に設けることができ、ゲート配線抵抗を低減することができる。しかしながら、特許文献１、２のいずれの構造もゲート電極の直上に大面積の接続配線を配置している。この配置は、配線間容量を大きく増加させ、高周波特性が劣化する。すなわち、特許文献１、２記載の構造では、配線間容量を増加させることなく、ゲート配線抵抗を低減することはできない。
特開２０００－４９１６９号公報 特開２００１－３６０８１号公報
　本発明の課題は、ゲート配線抵抗を低減し、トランジスタの高周波特性を向上させる半導体装置を提供することにある。
　マルチフィンガー構造のトランジスタにおいて、隣り合うソース電極、隣り合うドレイン電極同士をそれぞれ接続し、複数のトランジスタ群に分割する。さらに、トランジスタ群においてソース引出し配線、ドレイン引出し配線をそれぞれ共有し、ゲート接続配線にゲート長方向に対して垂直な方向に引出し配線を付加、または裏打配線を設ける。
（１）　本発明の一態様による半導体装置は、ゲート長方向に並列に配置された複数のトランジスタを有し、隣り合うソース電極同士を接続すると共に隣り合うドレイン電極同士を接続したトランジスタ群を構成し、前記トランジスタ群は１本以上のソース引出し配線及び１本以上のドレイン引出し配線を有し、前記ソース引出し配線及びドレイン引出し配線は、それぞれゲート長方向と垂直な方向へ且つ前記トランジスタ群の外部へ引き出されている。
（２）　また、本発明の一態様による半導体装置では、前記ソース電極同士及び前記ドレイン電極同士は拡散層上で接続されてもよい。
（３）　また、本発明の一態様による半導体装置では、前記ソース電極同士及びドレイン電極同士がそれぞれ２個ずつ接続されてもよい。
（４）　また、本発明の一態様による半導体装置では、前記ソース引出し配線及びドレイン引出し配線は、それぞれ１本であってもよい。
（５）　また、本発明の一態様による半導体装置では、前記ソース引出し配線及びドレイン引出し配線は、それぞれ複数本であってもよい。
（６）　また、本発明の一態様による半導体装置では、前記ソース引出し配線及びドレイン引出し配線は、互いに異なる本数であってもよい。
（７）　また、本発明の一態様による半導体装置では、前記トンジスタ群はゲート電極と接続したゲート接続配線を有し、前記ゲート接続配線は引出し配線と接続し、この引出し配線は複数層のメタルで構成されてもよい。
　本発明では、複数本のソース電極同士、ドレイン電極同士がそれぞれ接続されて引き出される。適当な位置にソース・ドレイン引出し配線を配置することで、ソース引出し線間及びドレイン引出し配線間の間隔が広がる。このため、ゲート接続配線を上下に引き出すことや、上層メタルによる裏打配線を設けることができる。よって、配線間容量を増加させることなく、ゲート抵抗を低減することができる。
本発明における第１の実施形態の配線構造を示す平面図である。 本発明における第２の実施形態の配線構造を示す平面図である。 本発明における第３の実施形態の配線構造を示す平面図である。 本発明における第４の実施形態の配線構造を示す平面図である。 本発明における第５の実施形態の配線構造を示す平面図である。 本発明における第６の実施形態の配線構造を示す平面図である。 本発明における第７の実施形態の配線構造を示す平面図である。 従来の高周波トランジスタの配線構造を示す平面図である。
１０・・・トランジスタ群、
１１・・・拡散層、
１２・・・ゲート電極、
１３・・・ソース電極、
１４・・・ドレイン電極、
１５・・・コンタクト、
１６・・・ゲート接続配線、
１７・・・ソース引出し配線、
１８・・・ドレイン引出し配線、
２１・・・上層メタル、
２２・・・連絡配線、
２３・・・上層メタル、
２４・・・連絡配線
　以下、図面を参照して本発明の各実施形態を詳細に説明する。
［第１の実施形態］
　図１は、本発明の第１の実施形態によるトランジスタ群１０（半導体装置とも称する）の構成を示す平面図である。
　トランジスタ群１０は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの複数のトランジスタを含む。各トランジスタは、拡散層１１の上に配置され、ゲート電極１２と、ゲート電極１２の両側にそれぞれ配置されたソース電極１３及びドレイン電極１４とを有する。
　複数のゲート電極１２は、所定の間隔で配置される。各ゲート電極１２は、ゲート長方向Ｄ１と直交する方向Ｄ２に延びており、拡散層１１の外側へ突出している。各ゲート電極１２は、直交方向Ｄ２の両端においてゲート接続配線１６に接続する。
　ソース引出し配線１７とドレイン引出し配線１８は、複数層のメタルで構成される。
　各ソース電極１３は、拡散層１１の内側に配置される。各ソース電極１３は、ゲート長方向Ｄ１と直交する方向Ｄ２に延びる。各ソース電極１２は、コンタクト１５を介在して、拡散層１１と電気的に接続される。各ソース電極１３は、単層または複数層のメタルで構成される。各ソース電極１３は、端からゲート中央まで接続した上層メタル２１を有する。隣り合う上層メタル２１は、２つの連絡配線２２によって拡散層１１上で接続されている。連絡配線２２により、隣り合うソース電極１３は、互いに電気的に接続される。拡散層１１上で接続されたソース電極１３は、トランジスタ群においてそれぞれ共有するソース引出し配線１７で引き出される。ソース引出し配線１７は、ゲート長方向Ｄ１と垂直な方向Ｄ２へ延び、トランジスタ群１０の外部へ引き出される。
　各ドレイン電極１４は、拡散層１１の内側に配置される。各ドレイン電極１４は、ゲート長方向と直交する方向に延びる。各ドレイン電極１４は、コンタクト１５を介在して拡散層１１と電気的に接続する。各ドレイン電極１４は、単層または複数層のメタルで構成される。各ドレイン電極１４は、端からゲート中央まで接続した上層メタル２３を有する。
　隣り合う上層メタル２３は、２つの連絡配線２４によって拡散層１１上で接続される。連絡配線２４により、隣り合うドレイン電極１４は互いに電気的に接続される。拡散層１１上で接続されたドレイン電極１４は、トランジスタ群において、それぞれ共有するドレイン引出し配線１８で引き出される。ドレイン引出し配線１８は、ゲート長方向Ｄ１と垂直な方向Ｄ２へ延び、トランジスタ群１０の外部へ引き出される。
　図１に示すトランジスタ群１０では、ソース電極１３同士が、２本の連絡配線２２で接続されている。また、ドレイン電極１４同士が、２本の連絡配線２４で接続されている。
　上述した第１の実施形態によれば、トランジスタ群１０において、２本のソース電極１３のソース引出し配線１７を１本に共通化するとともに、２本のドレイン電極１４のドレイン引出し配線１８を１本に共通化することで、ソース引出し配線１７間及びドレイン引出し配線１８間の間隔を広げることができる。その結果、ゲート接続配線１６に、図１の上下方向Ｄ２にゲート引出し配線を付加することや、上層メタルを裏打するスペースを確保することができる。これにより、ゲート抵抗を低減することができ、トランジスタの高周波特性を向上させることができる。
［第２の実施形態］
　図２は、本発明における第２の実施形態のトランジスタ群１０Ａ（半導体装置とも称する）の構成を示す平面図である。第２の実施形態（図２）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
　トランジスタ群１０Ａでは、拡散層１１と、２つのゲート接続配線１６との間隔が、第１の実施形態と比べて広げられている。トランジスタ群１０Ａのソース電極同１３同士は、２つの上層メタル２１を経由して、２本の連絡配線２２によって接続されている。ドレイン電極１４同士は、２つの上層メタル２３を経由して、２本の連絡配線２４によって接続されている。連絡配線２２、２４は、それぞれ拡散層１１より外側の領域であって、かつ、ゲート接続配線１６より内側の領域に配置されている。
　上述した第２の実施形態によれば、ソース引出し配線とドレイン引出し配線の距離が広がり、配線容量を低減することができる。第２の実施形態は、集積度が問題にならない場合に効果がある。
［第３の実施形態］
　図３は、本発明における第３の実施形態のトランジスタ群１０Ｂ（半導体装置とも称する）の構成を示す平面図である。第３の実施形態（図３）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
　トランジスタ群１０Ｂを構成するトランジスタの個数は２個より多くても良い。図３では、３個のトランジスタを１組とした配線構造を示している。３つのソース電極１３は、３つの上層メタル２１を経由して２組の連絡配線２２によって接続される。ソース引出し配線１７は、１つのソース電極１３から引き出される。３つのドレイン電極１４は、３つの上層メタル２３を経由して、２組の連絡配線２４によって接続される。ドレイン引出し配線１８は、１つのドレイン電極１４から引き出される。
　上述した第３の実施形態によれば、接続するトランジスタ数を増やすことで、各組のソース引出し配線１７間、ドレイン引出し配線１８間の間隔が広がる。そのため、ゲート接続配線１６に上層メタルを接続する領域を増やすことができる。なお、接続数が多いほど寄生容量が増加するため、抵抗と容量のバランスによって調整する。
［第４の実施形態］
　図４は、本発明における第４の実施形態のトランジスタ群１０Ｃ（半導体装置とも称する）の構成を示す平面図である。第４の実施形態（図４）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
　第４の実施形態では、共有するソース引出し配線１７と、ドレイン引出し配線１８を、それぞれ２本以上にしている。そして、連絡配線２２によって接続されるソース引出し配線１７の本数と、連絡配線２４によって接続されるドレイン引出し配線１８の本数とを変えている。つまり、図４に示すトランジスタ群１０Ｃは、３本のソース引出し配線１７が連絡配線２２によって接続され、２本のドレイン引出し配線１８が連絡配線２４によって接続されている。
　上述した第４の実施形態によれば、ソース引出し配線１７と、ドレイン引出し配線１８の本数（面積）を増やすことで、配線抵抗を低減できる。また、引出し配線面積を減らすことで、配線間容量を低減することができるため、必要性能に合わせた設計ができる。これらはゲート接続配線１６に設ける引出し配線の構造によって適宜調整することができる。
［第５の実施形態］
　図５は、本発明における第５の実施形態のトランジスタ群１０Ｄ（半導体装置とも称する）の構成を示す平面図である。第５の実施形態（図５）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
　第５の実施形態では、ソース引出し配線１７や、ドレイン引出し配線１８の配置位置を、トランジスタのソース、ドレイン拡散層の位置に関わらず、決定する。このトランジスタ群１０Ｄでは、ソース引出し配線１７は、連絡配線２２を長さ方向に二等分する位置から引き出されている。
　また、トランジスタ群１０Ｄでは、ドレイン引出し配線１８は、連絡配線２４を長さ方向に二等分する位置から引き出されている。
　上述した第５の実施形態によれば、ゲート接続配線１６に設ける引出し配線の構造によって、ソース引出し配線１７及びドレイン引出し配線１８の位置を自由に調整することができる。
［第６の実施形態］
　図６は、本発明における第６の実施形態のトランジスタ群１０Ｅ（半導体装置とも称する）の構成を示す平面図である。第６の実施形態（図６）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
　第６の実施形態では、ソース電極１３に接続する上層メタル２１の長さと、ドレイン電極１４に接続する上層メタル２３の長さとが、異なるようにしている。すなわち、図６に示すトランジスタ群１０Ｅでは、ソース電極１３の上層メタル２１の長さ（３つ分のコンタクト１５の長さ）を、ドレイン電極１４の上層メタル２３の長さ（１つ分のコンタクト１５の長さ）よりも長くしている。さらに、隣り合うソース電極１３同士を接続する連絡配線２２を３本に増やしている。
　上述した第６の実施形態によれば、ソース抵抗を低減することができる。
　なお、本実施形態の構造は一例である。接続する配線の本数（面積）は任意であり、ソース、ドレインの抵抗、容量バランスを考慮した設計とすることができる。
［第７の実施形態］
　図７は、本発明における第７の実施形態のトランジスタ群１０Ｆ（半導体装置とも称する）の構成を示す平面図である。第７の実施形態（図７）において、第１の実施形態（図１）と同様の構成をとる部分については、同一の符号を付して、それらの説明を省略する。
　第７の実施形態では、ソース電極１３同士、ドレイン電極１４同士をゲート長方向Ｄ１に接続する連絡配線２２、２４の幅を、上述した各実施形態に比べて、広くしている。図７に示すトランジスタ群１０Ｆでは、上層メタルとしての幅の広い（２つ分のコンタクト１５の幅）１本の連絡配線２２でソース電極１３同士を接続している。また、上層メタルとしての幅の広い（２つ分のコンタクト１５の幅）１本の連絡配線２４でドレイン電極１４同士を接続している。
　上述した第７の実施形態によれば、連絡配線２２、２４により上層メタルの総面積を増やすことで、ソース・ドレイン配線抵抗を低減することができる。また、幅の細い１本の上層メタルで接続する等、上層メタルの総面積がより少なるように接続することで配線間容量を低減することができる。
　本発明は、例えば、半導体装置のトランジスタの配線構造などに利用される。

Claims (7)

  1. 　ゲート長方向に並列に配置された複数のトランジスタを有し、
    　隣り合うソース電極同士を接続すると共に隣り合うドレイン電極同士を接続したトランジスタ群を構成し、
    　前記トランジスタ群は１本以上のソース引出し配線及び１本以上のドレイン引出し配線を有し、
    　前記ソース引出し配線及びドレイン引出し配線は、それぞれゲート長方向と垂直な方向へ且つ前記トランジスタ群の外部へ引き出されている半導体装置。
  2. 　前記ソース電極同士及び前記ドレイン電極同士は拡散層上で接続される請求項１に記載の半導体装置。
  3. 　前記ソース電極同士及びドレイン電極同士がそれぞれ２個ずつ接続される請求項１に記載の半導体装置。
  4. 　前記ソース引出し配線及びドレイン引出し配線は、それぞれ１本である請求項１に記載の半導体装置。
  5. 　前記ソース引出し配線及びドレイン引出し配線は、それぞれ複数本である請求項１に記載の半導体装置。
  6. 　前記ソース引出し配線及びドレイン引出し配線は、互いに異なる本数である請求項１に記載の半導体装置。
  7. 　前記トンジスタ群はゲート電極と接続したゲート接続配線を有し、
    　前記ゲート接続配線は引出し配線と接続し、
    　この引出し配線は複数層のメタルで構成される請求項１に記載の半導体装置。
PCT/JP2009/059043 2008-05-16 2009-05-15 半導体装置 WO2009139457A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010512020A JP5522039B2 (ja) 2008-05-16 2009-05-15 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008129210 2008-05-16
JP2008-129210 2008-05-16

Publications (1)

Publication Number Publication Date
WO2009139457A1 true WO2009139457A1 (ja) 2009-11-19

Family

ID=41318816

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/059043 WO2009139457A1 (ja) 2008-05-16 2009-05-15 半導体装置

Country Status (2)

Country Link
JP (1) JP5522039B2 (ja)
WO (1) WO2009139457A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306558B2 (en) 2012-11-09 2016-04-05 Sharp Kabushiki Kaisha Field-effect transistor
JP2016531446A (ja) * 2013-08-23 2016-10-06 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ エレクトロマイグレーションに対処するためのレイアウト構造
US10580774B2 (en) 2013-08-23 2020-03-03 Qualcomm Incorporated Layout construction for addressing electromigration

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150779A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
JPH0870046A (ja) * 1994-08-31 1996-03-12 Kawasaki Steel Corp 出力バッファ回路
JPH0878486A (ja) * 1994-09-01 1996-03-22 Mitsubishi Electric Corp 電界効果トランジスタ、半導体スイッチ及び半導体移相器
JP2000223663A (ja) * 1999-02-02 2000-08-11 Nec Ic Microcomput Syst Ltd 半導体装置
JP2004221559A (ja) * 2002-12-25 2004-08-05 Semiconductor Energy Lab Co Ltd 半導体装置及び表示装置
JP2006269835A (ja) * 2005-03-24 2006-10-05 Nec Electronics Corp 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150779A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
JPH0870046A (ja) * 1994-08-31 1996-03-12 Kawasaki Steel Corp 出力バッファ回路
JPH0878486A (ja) * 1994-09-01 1996-03-22 Mitsubishi Electric Corp 電界効果トランジスタ、半導体スイッチ及び半導体移相器
JP2000223663A (ja) * 1999-02-02 2000-08-11 Nec Ic Microcomput Syst Ltd 半導体装置
JP2004221559A (ja) * 2002-12-25 2004-08-05 Semiconductor Energy Lab Co Ltd 半導体装置及び表示装置
JP2006269835A (ja) * 2005-03-24 2006-10-05 Nec Electronics Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306558B2 (en) 2012-11-09 2016-04-05 Sharp Kabushiki Kaisha Field-effect transistor
JPWO2014073295A1 (ja) * 2012-11-09 2016-09-08 シャープ株式会社 電界効果トランジスタ
JP2016531446A (ja) * 2013-08-23 2016-10-06 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ エレクトロマイグレーションに対処するためのレイアウト構造
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US10580774B2 (en) 2013-08-23 2020-03-03 Qualcomm Incorporated Layout construction for addressing electromigration
US10600785B2 (en) 2013-08-23 2020-03-24 Qualcomm Incorporated Layout construction for addressing electromigration
US11437375B2 (en) 2013-08-23 2022-09-06 Qualcomm Incorporated Layout construction for addressing electromigration
US11508725B2 (en) 2013-08-23 2022-11-22 Qualcomm Incorporated Layout construction for addressing electromigration

Also Published As

Publication number Publication date
JP5522039B2 (ja) 2014-06-18
JPWO2009139457A1 (ja) 2011-09-22

Similar Documents

Publication Publication Date Title
JP5097096B2 (ja) 半導体集積回路
JP6348703B2 (ja) 半導体装置及びその製造方法
US11817494B2 (en) Semiconductor device having reduced capacitance between source and drain pads
JP2012039073A (ja) 半導体装置
JP5522039B2 (ja) 半導体装置
JP5586546B2 (ja) 半導体装置
US8669614B2 (en) Monolithic metal oxide semiconductor field effect transistor-Schottky diode device
JP5407390B2 (ja) 半導体装置
JP5726609B2 (ja) 容量素子および半導体装置
KR101159456B1 (ko) 신호 효율이 최대화된 전송선 변압기
JP5168872B2 (ja) 半導体集積回路
TWI566401B (zh) 具有低電阻閘極結構之多鰭鰭式場效電晶體
JP5655086B2 (ja) 半導体装置
CN104934467A (zh) 半导体装置
US9018707B2 (en) Semiconductor device
JP5552261B2 (ja) 半導体装置
JP2008251565A (ja) 半導体装置
US8878203B2 (en) Switching circuit
US9190368B2 (en) Semiconductor device that attenuates high-frequency oscillation
JP5189852B2 (ja) 配線配置方法及び半導体集積回路装置
KR20110002183A (ko) 반도체 장치에서 메탈 라인 형성 방법
JP2022135584A (ja) 半導体装置
JP2011108878A (ja) 半導体装置
CN105789177A (zh) 半导体装置
JP2009071096A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09746663

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010512020

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09746663

Country of ref document: EP

Kind code of ref document: A1