JP3485081B2 - 半導体基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子形成
用の基板加工技術に関するものである。
用の基板加工技術に関するものである。
【０００２】
【従来の技術】図１８に示すように、シリコン基板１０
０上の所望の位置に深さ方向に均一な拡散層１０１を形
成することは、米国特許第５４３８２１５号に開示され
る高耐圧ＭＯＳデバイスのオン抵抗低減に有効な基板構
造として注目されているだけでなく、基板の深さ方向を
有効利用することにより深さ方向に高集積化が可能とな
ることからも有益な構造である。
０上の所望の位置に深さ方向に均一な拡散層１０１を形
成することは、米国特許第５４３８２１５号に開示され
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造として注目されているだけでなく、基板の深さ方向を
有効利用することにより深さ方向に高集積化が可能とな
ることからも有益な構造である。
【０００３】拡散層１０１の形成手法としては、従来か
らシリコン半導体プロセスで一般的に用いられる表面か
らのドーパント不純物の熱拡散や、イオン注入と熱処理
により拡散層１０１を形成する手法が考えられる。しか
しながら、拡散層１０１の深さＢはドーパント不純物の
拡散速度に律速されるため、一般的に用いる熱処理時間
では表面から数μｍ程度の深さまでしか拡散層１０１を
形成させることができず、また、ドーパントの拡散は等
方的に進むため深さ方向だけでなく横方向にも拡散は進
み、結果的に深さと同程度の横広がりＡを持った拡散層
１０１となる。従って、従来の熱拡散による拡散層形成
では、アスペクト比（＝Ｂ／Ａ）は原理的に「１」を越
えることはなく、デバイスを形成する上での構造が制限
されることになる。
らシリコン半導体プロセスで一般的に用いられる表面か
らのドーパント不純物の熱拡散や、イオン注入と熱処理
により拡散層１０１を形成する手法が考えられる。しか
しながら、拡散層１０１の深さＢはドーパント不純物の
拡散速度に律速されるため、一般的に用いる熱処理時間
では表面から数μｍ程度の深さまでしか拡散層１０１を
形成させることができず、また、ドーパントの拡散は等
方的に進むため深さ方向だけでなく横方向にも拡散は進
み、結果的に深さと同程度の横広がりＡを持った拡散層
１０１となる。従って、従来の熱拡散による拡散層形成
では、アスペクト比（＝Ｂ／Ａ）は原理的に「１」を越
えることはなく、デバイスを形成する上での構造が制限
されることになる。
【０００４】これに対して、G.Deboy らによる“A new
generation of high voltage MOSFETs breaks the lim
it line of silicon" IEDM98 Proc.（１９９８年）にお
いては、図１９（ａ），（ｂ）に示すように基板１１０
上にエピタキシャル成長させてエピタキシャル膜１１１
ａを形成するとともに、図１９（ｃ）に示すようにフォ
トリソグラフィによる部分的ドーパントイオン注入およ
び熱拡散処理を行い拡散層１１２ａを形成する。以後、
図２０（ａ），（ｂ）に示すように、エピタキシャル成
長と部分的イオン注入および熱拡散処理を繰り返すこと
により、図２０（ｃ）に示すように、深さ方向に延びた
拡散層１１２を形成している。この手法を用いることに
より、形成される拡散層（深さ方向に延びる拡散層）１
１２はエピタキシャル成長厚みにより深さが決まるた
め、ドーパントの拡散長により律速されることはない。
generation of high voltage MOSFETs breaks the lim
it line of silicon" IEDM98 Proc.（１９９８年）にお
いては、図１９（ａ），（ｂ）に示すように基板１１０
上にエピタキシャル成長させてエピタキシャル膜１１１
ａを形成するとともに、図１９（ｃ）に示すようにフォ
トリソグラフィによる部分的ドーパントイオン注入およ
び熱拡散処理を行い拡散層１１２ａを形成する。以後、
図２０（ａ），（ｂ）に示すように、エピタキシャル成
長と部分的イオン注入および熱拡散処理を繰り返すこと
により、図２０（ｃ）に示すように、深さ方向に延びた
拡散層１１２を形成している。この手法を用いることに
より、形成される拡散層（深さ方向に延びる拡散層）１
１２はエピタキシャル成長厚みにより深さが決まるた
め、ドーパントの拡散長により律速されることはない。
【０００５】しかしながら、横方向広がりは１回の拡散
処理による拡散長に律速されるため１回のエピタキシャ
ル成長膜厚に相当する横広がりが加工限界になる。従っ
て、より深いプロファイルを形成しようとした場合に
は、エピタキシャル膜厚を増加させればよいが、横方向
広がりを抑えるためには１回のエピタキシャル成長厚み
を薄膜化する必要があり、結果としてエピタキシャル成
長とドーパントの拡散処理の回数が増大することとな
り、基板製造コストの増大が危惧される。
処理による拡散長に律速されるため１回のエピタキシャ
ル成長膜厚に相当する横広がりが加工限界になる。従っ
て、より深いプロファイルを形成しようとした場合に
は、エピタキシャル膜厚を増加させればよいが、横方向
広がりを抑えるためには１回のエピタキシャル成長厚み
を薄膜化する必要があり、結果としてエピタキシャル成
長とドーパントの拡散処理の回数が増大することとな
り、基板製造コストの増大が危惧される。
【０００６】また、欧州特許公開第０５３８５４号公報
において提案された加工法を図２１に示す。まず、図２
１（ａ），（ｂ）に示すように、基板１２０に対しトレ
ンチ１２１を形成し、その上に図２１（ｃ）に示すよう
に、トレンチ内部に所望のドーパント濃度となるエピタ
キシャル層１２２を埋め込む。これにより、深さ方向の
プロファイルを形成する。この加工法においては、トレ
ンチ形成工程とエピタキシャル成長工程により基板形成
が可能であり、工数が少なくスループットの向上が期待
できる。また、濃度プロファイルの形状はトレンチ形状
とほぼ一致するため、上述のエピタキシャル成長とドー
パント拡散を複数回繰り返す手法に比較して任意の形状
を形成することが可能であると考えられる。
において提案された加工法を図２１に示す。まず、図２
１（ａ），（ｂ）に示すように、基板１２０に対しトレ
ンチ１２１を形成し、その上に図２１（ｃ）に示すよう
に、トレンチ内部に所望のドーパント濃度となるエピタ
キシャル層１２２を埋め込む。これにより、深さ方向の
プロファイルを形成する。この加工法においては、トレ
ンチ形成工程とエピタキシャル成長工程により基板形成
が可能であり、工数が少なくスループットの向上が期待
できる。また、濃度プロファイルの形状はトレンチ形状
とほぼ一致するため、上述のエピタキシャル成長とドー
パント拡散を複数回繰り返す手法に比較して任意の形状
を形成することが可能であると考えられる。
【０００７】ただし、トレンチ内に埋込エピタキシャル
成長させる場合の予想される重要な課題として、エピタ
キシャル層の結晶欠陥低減と埋込不良（す）抑制があげ
られる。これに対して、現状はトレンチ内部の埋込エピ
タキシャル成長に関する検討は十分に行われておらず、
的確な課題対策や製造法が明確ではない。
成長させる場合の予想される重要な課題として、エピタ
キシャル層の結晶欠陥低減と埋込不良（す）抑制があげ
られる。これに対して、現状はトレンチ内部の埋込エピ
タキシャル成長に関する検討は十分に行われておらず、
的確な課題対策や製造法が明確ではない。
【０００８】また、トレンチ内埋込エピタキシャル成長
に似通ったエピタキシャル成長技術に選択エピタキシャ
ル法がある。選択エピタキシャル法とは、図２２
（ａ），（ｂ）に示すように、基板１３０の上に開口部
１３２を有する酸化膜１３１を配置し、図２２（ｃ）に
示すように、シリコン基板１３０の表面が露出する部分
のみにエピタキシャル膜１３３を成長させる手法で、結
果的には酸化膜開口部分（１３２）にエピタキシャル膜
１３３が埋め込まれた構造となる。選択エピタキシャル
技術は、エピタキシャル膜１３３を微細ＭＯＳのデバイ
ス形成領域とし、マスクとなる酸化膜１３１を素子分離
領域とする構造の形成を目的としている。選択エピタキ
シャル成長においても、主要な技術課題として結晶欠陥
低減と埋込不良抑制が検討されているが、埋込性を阻害
する要因として、酸化膜開口部分（１３２）の塞がりが
ある。開口部分の塞がりは酸化膜１３１の底部の成長速
度が遅いことや、酸化膜１３１上に付着した多結晶シリ
コンの横広がりの影響が考えられる。そこで、これらの
影響を回避するために、成膜温度を低温化することで反
応律速成膜条件（７００〜８５０℃）を用い段差底部の
成長速度を向上させたり、成膜ガスとしてモノシラン
（ＳｉＨ4 ）に代えてジクロルシラン（ＳｉＨ2 Ｃ
ｌ 2 ）、トリクロルシラン（ＳｉＨＣｌ3 ）等の塩素混
入ガスを用いたり、ＨＣｌガスを混入させることにより
開口部分の多結晶シリコン領域のエッチング性を高めて
塞がりを抑制する工程が検討されている。
に似通ったエピタキシャル成長技術に選択エピタキシャ
ル法がある。選択エピタキシャル法とは、図２２
（ａ），（ｂ）に示すように、基板１３０の上に開口部
１３２を有する酸化膜１３１を配置し、図２２（ｃ）に
示すように、シリコン基板１３０の表面が露出する部分
のみにエピタキシャル膜１３３を成長させる手法で、結
果的には酸化膜開口部分（１３２）にエピタキシャル膜
１３３が埋め込まれた構造となる。選択エピタキシャル
技術は、エピタキシャル膜１３３を微細ＭＯＳのデバイ
ス形成領域とし、マスクとなる酸化膜１３１を素子分離
領域とする構造の形成を目的としている。選択エピタキ
シャル成長においても、主要な技術課題として結晶欠陥
低減と埋込不良抑制が検討されているが、埋込性を阻害
する要因として、酸化膜開口部分（１３２）の塞がりが
ある。開口部分の塞がりは酸化膜１３１の底部の成長速
度が遅いことや、酸化膜１３１上に付着した多結晶シリ
コンの横広がりの影響が考えられる。そこで、これらの
影響を回避するために、成膜温度を低温化することで反
応律速成膜条件（７００〜８５０℃）を用い段差底部の
成長速度を向上させたり、成膜ガスとしてモノシラン
（ＳｉＨ4 ）に代えてジクロルシラン（ＳｉＨ2 Ｃ
ｌ 2 ）、トリクロルシラン（ＳｉＨＣｌ3 ）等の塩素混
入ガスを用いたり、ＨＣｌガスを混入させることにより
開口部分の多結晶シリコン領域のエッチング性を高めて
塞がりを抑制する工程が検討されている。
【０００９】しかしながら、反応律速を用いるために成
膜温度を低温化することはエピタキシャル膜１３３の結
晶性の悪化を引き起こすといった問題点がある。更に、
塩化物ガスの導入についても、配管からの金属汚染やエ
ピタキシャル膜１３３の結晶性を悪化させることが懸念
される。また、反応律速条件にあわせた低温での成長過
程で塩素系ガスによるエッチング作用を用いることはエ
ッチングレートが小さいだけでなく、エッチング作用も
反応律速により進むため必ずしも開口部分のみのエッチ
ングではなく段差底部のエッチング速度も大きく、効率
的なエッチング工程とはいえない。
膜温度を低温化することはエピタキシャル膜１３３の結
晶性の悪化を引き起こすといった問題点がある。更に、
塩化物ガスの導入についても、配管からの金属汚染やエ
ピタキシャル膜１３３の結晶性を悪化させることが懸念
される。また、反応律速条件にあわせた低温での成長過
程で塩素系ガスによるエッチング作用を用いることはエ
ッチングレートが小さいだけでなく、エッチング作用も
反応律速により進むため必ずしも開口部分のみのエッチ
ングではなく段差底部のエッチング速度も大きく、効率
的なエッチング工程とはいえない。
【００１０】従って、上述の選択エピタキシャル技術と
同様の工程をトレンチ内埋込エピタキシャル成長に適用
したとしても、結晶欠陥や汚染、塩素系ガスによる低エ
ッチング効率の問題は大きく、特に、酸化膜段差中の成
長と異なりトレンチ内部のエピタキシャル成長の場合は
側面からの成長が支配的となるため、より埋込不良の発
生が懸念される。
同様の工程をトレンチ内埋込エピタキシャル成長に適用
したとしても、結晶欠陥や汚染、塩素系ガスによる低エ
ッチング効率の問題は大きく、特に、酸化膜段差中の成
長と異なりトレンチ内部のエピタキシャル成長の場合は
側面からの成長が支配的となるため、より埋込不良の発
生が懸念される。
【００１１】
【発明が解決しようとする課題】この発明は上記した背
景のもとになされたものであり、その目的は、新規な構
成による深さ方向に均一な濃度プロファイルの半導体層
を有する半導体基板の製造方法を提供することにある。
景のもとになされたものであり、その目的は、新規な構
成による深さ方向に均一な濃度プロファイルの半導体層
を有する半導体基板の製造方法を提供することにある。
【００１２】
【００１３】
【００１４】
【００１５】
【課題を解決するための手段】
請求項１に記載の半導体
基板の製造方法によれば、半導体基板にトレンチが形成
される。そして、エピタキシャル成長法によりトレンチ
内を含めた半導体基板上にトレンチの開口部分が塞がる
前の状態までエピタキシャル膜が形成される。さらに、
開口部分に形成されたエピタキシャル膜の一部をエッチ
ング処理をした後、エピタキシャル膜の成膜処理とが行
われてトレンチ内が重ねたエピタキシャル膜にて埋め込
まれる。
基板の製造方法によれば、半導体基板にトレンチが形成
される。そして、エピタキシャル成長法によりトレンチ
内を含めた半導体基板上にトレンチの開口部分が塞がる
前の状態までエピタキシャル膜が形成される。さらに、
開口部分に形成されたエピタキシャル膜の一部をエッチ
ング処理をした後、エピタキシャル膜の成膜処理とが行
われてトレンチ内が重ねたエピタキシャル膜にて埋め込
まれる。
【００１６】この際、エピタキシャル膜の一部をエッチ
ング処理することによりトレンチでの開口部が広がり、
この状態でエピタキシャル膜の成膜が行われるので、開
口部の塞がりを抑制して埋込不良（す）を抑制すること
ができる。また、埋込状態によっては、エピタキシャル
膜の一部のエッチング処理と、エピタキシャル膜の成膜
処理とを複数回行うことにより、さらに埋込性が向上す
る。
ング処理することによりトレンチでの開口部が広がり、
この状態でエピタキシャル膜の成膜が行われるので、開
口部の塞がりを抑制して埋込不良（す）を抑制すること
ができる。また、埋込状態によっては、エピタキシャル
膜の一部のエッチング処理と、エピタキシャル膜の成膜
処理とを複数回行うことにより、さらに埋込性が向上す
る。
【００１７】その後、半導体基板上のエピタキシャル膜
の表面が平坦化される。つまり、埋込エピタキシャル成
長後に基板表面には段差が発生するが、平坦化処理を行
うことにより、後工程のデバイス形成における不具合を
回避することができる。
の表面が平坦化される。つまり、埋込エピタキシャル成
長後に基板表面には段差が発生するが、平坦化処理を行
うことにより、後工程のデバイス形成における不具合を
回避することができる。
【００１８】 請求項２に記載の半導体基板の製造方法
によれば、トレンチの底部（基板深部側）に対しトレン
チの上部（基板表面側）の横広がりを大きくすることに
より、開口部が広がり、後工程となるトレンチ内部への
埋込エピタキシャル成長においてよりエピタキシャル膜
の埋込性を向上させることが可能となる。
によれば、トレンチの底部（基板深部側）に対しトレン
チの上部（基板表面側）の横広がりを大きくすることに
より、開口部が広がり、後工程となるトレンチ内部への
埋込エピタキシャル成長においてよりエピタキシャル膜
の埋込性を向上させることが可能となる。
【００１９】 請求項３に記載のように、トレンチ内の
底面でのエピタキシャル膜の成長速度をαとし、同じく
トレンチ内の側面でのエピタキシャル膜の成長速度をβ
とし、トレンチの開口部での幅をＦとし、トレンチ深さ
をＢとしたとき、Ｂ／α＜Ｆ／２βの関係を満足させる
と、エピタキシャル膜の埋込性を向上することができ
る。
底面でのエピタキシャル膜の成長速度をαとし、同じく
トレンチ内の側面でのエピタキシャル膜の成長速度をβ
とし、トレンチの開口部での幅をＦとし、トレンチ深さ
をＢとしたとき、Ｂ／α＜Ｆ／２βの関係を満足させる
と、エピタキシャル膜の埋込性を向上することができ
る。
【００２０】 請求項４に記載のように、トレンチ加工
はドライエッチングを用いてもウェットエッチングによ
る異方性エッチングによっても加工することが可能であ
る。請求項５に記載の半導体基板の製造方法によれば、
トレンチ加工後に熱酸化を施すことにより開口部分が丸
め酸化され、酸化膜のエッチング後には結果として開口
部を広げることが可能となる。従って、エピタキシャル
膜の埋込性を向上させることが可能となる。
はドライエッチングを用いてもウェットエッチングによ
る異方性エッチングによっても加工することが可能であ
る。請求項５に記載の半導体基板の製造方法によれば、
トレンチ加工後に熱酸化を施すことにより開口部分が丸
め酸化され、酸化膜のエッチング後には結果として開口
部を広げることが可能となる。従って、エピタキシャル
膜の埋込性を向上させることが可能となる。
【００２１】 請求項６および７に記載の半導体基板の
製造方法によれば、所望のトレンチの開口部をエッチン
グすることにより開口部を広げることでエピタキシャル
膜の埋込性を向上させることができる。また、開口部エ
ッチング処理はトレンチエッチング処理の前であっても
後であっても所望の構造に加工することが可能である。
製造方法によれば、所望のトレンチの開口部をエッチン
グすることにより開口部を広げることでエピタキシャル
膜の埋込性を向上させることができる。また、開口部エ
ッチング処理はトレンチエッチング処理の前であっても
後であっても所望の構造に加工することが可能である。
【００２２】 特に、請求項７に記載の半導体基板の製
造方法のように、開口部エッチングサイズについて、幅
はトレンチより広く、深さはトレンチより浅いことが必
要である。
造方法のように、開口部エッチングサイズについて、幅
はトレンチより広く、深さはトレンチより浅いことが必
要である。
【００２３】 請求項８に記載の半導体基板の製造方法
によれば、エピタキシャル膜のエッチング処理に塩化水
素や水素による半導体層（例えば、シリコン層）の化学
的エッチング反応を用いることにより、低ダメージに開
口部を塞ぐものを除去することができる。
によれば、エピタキシャル膜のエッチング処理に塩化水
素や水素による半導体層（例えば、シリコン層）の化学
的エッチング反応を用いることにより、低ダメージに開
口部を塞ぐものを除去することができる。
【００２４】 請求項９および１０に記載の半導体基板
の製造方法によれば、エピタキシャル成長とエッチング
処理とを連続して行う上で、各々の処理において最適な
基板温度を選択することが可能となる。
の製造方法によれば、エピタキシャル成長とエッチング
処理とを連続して行う上で、各々の処理において最適な
基板温度を選択することが可能となる。
【００２５】 特に、請求項１０に記載の半導体基板の
製造方法によれば、ガス材料によるエッチング反応処理
は成膜装置内でエピタキシャル膜成膜とエッチング処理
を連続して行うことが可能であるため、基板表面への汚
染物の付着を低減可能でスループットの向上も期待でき
る。
製造方法によれば、ガス材料によるエッチング反応処理
は成膜装置内でエピタキシャル膜成膜とエッチング処理
を連続して行うことが可能であるため、基板表面への汚
染物の付着を低減可能でスループットの向上も期待でき
る。
【００２６】 請求項１１に記載の半導体基板の製造方
法のように、エッチング処理においては開口部を選択的
にエッチングすることが望ましいため、供給律速となる
高温下でのエッチング処理を行うことが有効である。
法のように、エッチング処理においては開口部を選択的
にエッチングすることが望ましいため、供給律速となる
高温下でのエッチング処理を行うことが有効である。
【００２７】 請求項１２に記載の半導体基板の製造方
法によれば、表面に膜（例えば酸化膜）を残してエピタ
キシャル膜を成膜することで、この膜上には多結晶半導
体（例えば、多結晶シリコン）が成長する。その結果、
開口部のエッチング処理においてはエピタキシャル膜に
比較して多結晶半導体（例えば、多結晶シリコン）のエ
ッチングレートが大きいため、より選択的に開口部のみ
をエッチング除去することができる。
法によれば、表面に膜（例えば酸化膜）を残してエピタ
キシャル膜を成膜することで、この膜上には多結晶半導
体（例えば、多結晶シリコン）が成長する。その結果、
開口部のエッチング処理においてはエピタキシャル膜に
比較して多結晶半導体（例えば、多結晶シリコン）のエ
ッチングレートが大きいため、より選択的に開口部のみ
をエッチング除去することができる。
【００２８】 また、請求項１３に記載のように、エピ
タキシャル膜の成膜の際に、前工程であるトレンチを形
成する工程のエッチングマスクに用いた膜の全部を除去
した状態でエピタキシャル膜を成膜してトレンチ開口部
および平坦部上に単結晶半導体を形成することにより、
トレンチ開口部付近の結晶性が向上する。
タキシャル膜の成膜の際に、前工程であるトレンチを形
成する工程のエッチングマスクに用いた膜の全部を除去
した状態でエピタキシャル膜を成膜してトレンチ開口部
および平坦部上に単結晶半導体を形成することにより、
トレンチ開口部付近の結晶性が向上する。
【００２９】 請求項１４に記載の半導体基板の製造方
法によれば、エピタキシャル膜の成膜工程においてドー
パントとなるガス材料を導入することで埋込エピタキシ
ャル層の導電型および濃度制御が可能となり、所望の拡
散層を形成することができる。
法によれば、エピタキシャル膜の成膜工程においてドー
パントとなるガス材料を導入することで埋込エピタキシ
ャル層の導電型および濃度制御が可能となり、所望の拡
散層を形成することができる。
【００３０】 請求項１５に記載のように、エピタキシ
ャル膜の成膜の際に、トレンチ内部にエピタキシャル膜
を埋込後、非酸化性の減圧雰囲気において熱処理を行う
と、熱処理により、トレンチ中央部の埋込不良にて露出
する面（空洞の内周面）において原子が再配列して埋込
不良を縮小することが可能となる。
ャル膜の成膜の際に、トレンチ内部にエピタキシャル膜
を埋込後、非酸化性の減圧雰囲気において熱処理を行う
と、熱処理により、トレンチ中央部の埋込不良にて露出
する面（空洞の内周面）において原子が再配列して埋込
不良を縮小することが可能となる。
【００３１】 請求項１６に記載のように、非酸化性の
減圧雰囲気における熱処理を、エピタキシャル膜成膜を
行った同一の成膜装置内でエピタキシャル膜成膜後に連
続して行うと、基板表面への汚染物の付着を低減可能で
スループットも向上する。
減圧雰囲気における熱処理を、エピタキシャル膜成膜を
行った同一の成膜装置内でエピタキシャル膜成膜後に連
続して行うと、基板表面への汚染物の付着を低減可能で
スループットも向上する。
【００３２】 請求項１７および１８に記載の半導体基
板の製造方法のように、埋込エピタキシャル処理後の表
面を研磨法もしくはエッチバック法により平坦化するこ
とで段差を低減することが可能となる。加えて、請求項
１９および２０によれば、マスク材を研磨もしくはドラ
イエッチングのストッパとすることが可能となり、表面
の平坦化における加工精度の向上を図ることができる。
板の製造方法のように、埋込エピタキシャル処理後の表
面を研磨法もしくはエッチバック法により平坦化するこ
とで段差を低減することが可能となる。加えて、請求項
１９および２０によれば、マスク材を研磨もしくはドラ
イエッチングのストッパとすることが可能となり、表面
の平坦化における加工精度の向上を図ることができる。
【００３３】 請求項２１，２２に記載のように、エピ
タキシャル膜の表面を平坦化する工程において、トレン
チ内の埋込エピタキシャル膜の中央部の埋込不良箇所が
表面に露出した時点で、エピタキシャル膜もしくは多結
晶膜またはアモルファス膜を成膜することで前記埋込不
良箇所を埋設し、更に、平坦化処理を実施すると、埋込
不良を低減することができる。
タキシャル膜の表面を平坦化する工程において、トレン
チ内の埋込エピタキシャル膜の中央部の埋込不良箇所が
表面に露出した時点で、エピタキシャル膜もしくは多結
晶膜またはアモルファス膜を成膜することで前記埋込不
良箇所を埋設し、更に、平坦化処理を実施すると、埋込
不良を低減することができる。
【００３４】 請求項２３に記載の半導体基板の製造方
法によれば、半導体基板にトレンチが形成される。つま
り、例えば、拡散層を形成しようとする所望の位置に所
望の深さでトレンチを形成する。そして、トレンチ内を
含めた半導体基板上にアモルファス半導体膜が成膜され
てトレンチの内部が埋め込まれる。ここで、アモルファ
ス半導体膜（例えば、アモルファスシリコン膜）の成膜
は低温で行うため埋込性には優れている。さらに、熱処
理によりアモルファス半導体膜を固相反応させることに
より単結晶化される。
法によれば、半導体基板にトレンチが形成される。つま
り、例えば、拡散層を形成しようとする所望の位置に所
望の深さでトレンチを形成する。そして、トレンチ内を
含めた半導体基板上にアモルファス半導体膜が成膜され
てトレンチの内部が埋め込まれる。ここで、アモルファ
ス半導体膜（例えば、アモルファスシリコン膜）の成膜
は低温で行うため埋込性には優れている。さらに、熱処
理によりアモルファス半導体膜を固相反応させることに
より単結晶化される。
【００３５】ここで、トレンチの両側面から気相反応さ
せる際にトレンチ中央部に欠陥層が発生することが懸念
されるが、固相反応ではアモルファス半導体が単結晶化
する際に熱緩和されることが期待できるため、良好な単
結晶膜の埋込が可能となる。
せる際にトレンチ中央部に欠陥層が発生することが懸念
されるが、固相反応ではアモルファス半導体が単結晶化
する際に熱緩和されることが期待できるため、良好な単
結晶膜の埋込が可能となる。
【００３６】その後、半導体基板上の単結晶半導体膜の
表面が平坦化される。つまり、アモルファス半導体膜の
成膜後には基板表面に段差が発生するが、平坦化処理を
行うことにより、後工程のデバイス形成における不具合
を回避することができる。また、アモルファス半導体膜
のみを埋め込む場合には成長レートが低いためにスルー
プットの低下が懸念されるが、エピタキシャル膜を気相
成長により成膜した後に、アモルファス半導体膜を完全
に埋め込めば、アモルファス半導体膜は埋込の最終段階
で成膜すればよい。そのため、スループットが向上し、
なおかつトレンチ中央部の埋込不良や結晶欠陥の抑制が
可能となる。
表面が平坦化される。つまり、アモルファス半導体膜の
成膜後には基板表面に段差が発生するが、平坦化処理を
行うことにより、後工程のデバイス形成における不具合
を回避することができる。また、アモルファス半導体膜
のみを埋め込む場合には成長レートが低いためにスルー
プットの低下が懸念されるが、エピタキシャル膜を気相
成長により成膜した後に、アモルファス半導体膜を完全
に埋め込めば、アモルファス半導体膜は埋込の最終段階
で成膜すればよい。そのため、スループットが向上し、
なおかつトレンチ中央部の埋込不良や結晶欠陥の抑制が
可能となる。
【００３７】
【００３８】
【００３９】 請求項２４に記載のように、トレンチ加
工はドライエッチングを用いてもウェットエッチングに
よる異方性エッチングによっても加工することが可能で
ある。
工はドライエッチングを用いてもウェットエッチングに
よる異方性エッチングによっても加工することが可能で
ある。
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】 請求項２５に記載の半導体基板の製造方
法によれば、エピタキシャル膜の成膜とアモルファス半
導体膜の成膜を同一の装置内で処理を連続して行うこと
により、基板表面への汚染物の付着を低減可能となり、
スループットも向上する。
法によれば、エピタキシャル膜の成膜とアモルファス半
導体膜の成膜を同一の装置内で処理を連続して行うこと
により、基板表面への汚染物の付着を低減可能となり、
スループットも向上する。
【００４５】 請求項２６に記載の半導体基板の製造方
法のように、エピタキシャル膜の成膜工程において埋込
性を向上させ埋込不良（す）を抑制するためには、原因
となるエピタキシャル膜埋め込みにおける開口部の塞が
りを低減する必要があるので、エピタキシャル膜埋め込
み後に開口部を塞ぐものを取り除くことを目的とするエ
ッチング処理を施し、更にエピタキシャル膜を成膜する
ことが有効である。また、埋込状態によってはエッチン
グ処理とエピタキシャル処理とを複数回繰り返すことに
よって、より埋込性が向上する。
法のように、エピタキシャル膜の成膜工程において埋込
性を向上させ埋込不良（す）を抑制するためには、原因
となるエピタキシャル膜埋め込みにおける開口部の塞が
りを低減する必要があるので、エピタキシャル膜埋め込
み後に開口部を塞ぐものを取り除くことを目的とするエ
ッチング処理を施し、更にエピタキシャル膜を成膜する
ことが有効である。また、埋込状態によってはエッチン
グ処理とエピタキシャル処理とを複数回繰り返すことに
よって、より埋込性が向上する。
【００４６】 請求項２７に記載の半導体基板の製造方
法によれば、エピタキシャル膜のエッチング処理に塩化
水素や水素による半導体層（シリコン層など）の化学的
エッチング反応を用いることにより、低ダメージに開口
部を塞ぐものを除去することができる。
法によれば、エピタキシャル膜のエッチング処理に塩化
水素や水素による半導体層（シリコン層など）の化学的
エッチング反応を用いることにより、低ダメージに開口
部を塞ぐものを除去することができる。
【００４７】 請求項２８に記載の半導体基板の製造方
法によれば、エピタキシャル成長とエッチング処理とを
連続して行う上で、各々の処理において最適な基板温度
を選択することが可能となる。また、特にガス材料によ
るエッチング反応処理は成膜装置内でエピタキシャル膜
成膜とエッチング処理を連続して行うことが可能である
ため、基板表面への汚染物の付着を低減可能でスループ
ットの向上も期待できる。
法によれば、エピタキシャル成長とエッチング処理とを
連続して行う上で、各々の処理において最適な基板温度
を選択することが可能となる。また、特にガス材料によ
るエッチング反応処理は成膜装置内でエピタキシャル膜
成膜とエッチング処理を連続して行うことが可能である
ため、基板表面への汚染物の付着を低減可能でスループ
ットの向上も期待できる。
【００４８】 請求項２９に記載の半導体基板の製造方
法のように、エッチング処理においては開口部を選択的
にエッチングすることが望ましいため、供給律速となる
高温下でのエッチング処理を行うことが有効である。
法のように、エッチング処理においては開口部を選択的
にエッチングすることが望ましいため、供給律速となる
高温下でのエッチング処理を行うことが有効である。
【００４９】 請求項３０に記載の半導体基板の製造方
法によれば、表面に膜（例えば酸化膜）を残してエピタ
キシャル膜を成膜することで、この膜上には多結晶半導
体が成長する。その結果、開口部のエッチング処理にお
いてはエピタキシャル膜に比較して多結晶半導体（例え
ば、多結晶シリコン）のエッチングレートが大きいた
め、より選択的に開口部のみをエッチング除去すること
ができる。
法によれば、表面に膜（例えば酸化膜）を残してエピタ
キシャル膜を成膜することで、この膜上には多結晶半導
体が成長する。その結果、開口部のエッチング処理にお
いてはエピタキシャル膜に比較して多結晶半導体（例え
ば、多結晶シリコン）のエッチングレートが大きいた
め、より選択的に開口部のみをエッチング除去すること
ができる。
【００５０】 請求項３１に記載のように、エピタキシ
ャル膜の成膜の際に、前工程であるトレンチを形成する
工程のエッチングマスクに用いた膜の全部を除去した状
態でエピタキシャル膜を成膜することにより、トレンチ
開口部および平坦部上に単結晶半導体を形成すると、ト
レンチ開口部の結晶性が向上する。
ャル膜の成膜の際に、前工程であるトレンチを形成する
工程のエッチングマスクに用いた膜の全部を除去した状
態でエピタキシャル膜を成膜することにより、トレンチ
開口部および平坦部上に単結晶半導体を形成すると、ト
レンチ開口部の結晶性が向上する。
【００５１】 請求項３２に記載の半導体基板の製造方
法によれば、エピタキシャル膜の成膜工程においてドー
パントとなるガス材料を導入することで埋込エピタキシ
ャル層の導電型および濃度制御が可能となり、所望の拡
散層を形成することができる。
法によれば、エピタキシャル膜の成膜工程においてドー
パントとなるガス材料を導入することで埋込エピタキシ
ャル層の導電型および濃度制御が可能となり、所望の拡
散層を形成することができる。
【００５２】 請求項３３に記載のように、固相反応さ
せることにより単結晶化する工程において、非酸化性の
減圧雰囲気において熱処理を行うと、熱処理により、ト
レンチ中央部の埋込不良にて露出する面（空洞の内周
面）において原子が再配列して埋込不良を縮小すること
が可能となる。
せることにより単結晶化する工程において、非酸化性の
減圧雰囲気において熱処理を行うと、熱処理により、ト
レンチ中央部の埋込不良にて露出する面（空洞の内周
面）において原子が再配列して埋込不良を縮小すること
が可能となる。
【００５３】 請求項３４に記載の半導体基板の製造方
法によれば、アモルファス半導体の成膜と固相反応熱処
理を同一の装置内で連続して行うことにより、基板表面
への汚染物の付着を低減可能でスループットも向上す
る。
法によれば、アモルファス半導体の成膜と固相反応熱処
理を同一の装置内で連続して行うことにより、基板表面
への汚染物の付着を低減可能でスループットも向上す
る。
【００５４】 請求項３５および３６に記載の半導体基
板の製造方法のように、埋込エピタキシャル処理後の表
面を研磨法もしくはエッチバック法により平坦化するこ
とで段差を低減することができる。加えて、請求項３７
および３８によれば、マスク材を研磨もしくはドライエ
ッチングのストッパとすることが可能となり、表面の平
坦化における加工精度を向上することができる。
板の製造方法のように、埋込エピタキシャル処理後の表
面を研磨法もしくはエッチバック法により平坦化するこ
とで段差を低減することができる。加えて、請求項３７
および３８によれば、マスク材を研磨もしくはドライエ
ッチングのストッパとすることが可能となり、表面の平
坦化における加工精度を向上することができる。
【００５５】 請求項３９に記載のように、単結晶半導
体膜の表面を平坦化する工程において、トレンチ内の埋
込膜の中央部の埋込不良箇所が表面に露出した時点で、
エピタキシャル膜もしくは多結晶膜またはアモルファス
膜を成膜することで前記埋込不良箇所を埋設し、更に、
平坦化処理を実施すると、埋込不良を低減することがで
きる。
体膜の表面を平坦化する工程において、トレンチ内の埋
込膜の中央部の埋込不良箇所が表面に露出した時点で、
エピタキシャル膜もしくは多結晶膜またはアモルファス
膜を成膜することで前記埋込不良箇所を埋設し、更に、
平坦化処理を実施すると、埋込不良を低減することがで
きる。
【００５６】
【００５７】
【００５８】
【００５９】 請求項４０に記載の半導体基板の製造方
法によれば、半導体基板にトレンチが形成される。そし
て、エピタキシャル成長法によりトレンチ内を含めた半
導体基板上にトレンチの開口部分が塞がる前の状態まで
エピタキシャル膜が形成される。つまり、半導体層を形
成しようとする所望の位置に所望の深さでトレンチを形
成し、エピタキシャル膜を成膜する。さらに、開口部分
に形成されたエピタキシャル膜の一部をエッチング処理
をした後、エピタキシャル膜の上に導電材料の膜が成膜
され、トレンチ内においてエピタキシャル膜の内側に導
電材料の膜を埋め込みながらトレンチ内が埋め込まれ
る。つまり、トレンチ内部に成長させたエピタキシャル
膜の内側に、導電材料が成膜され埋め込むことにより、
拡散層の電位をとることが可能になる。
法によれば、半導体基板にトレンチが形成される。そし
て、エピタキシャル成長法によりトレンチ内を含めた半
導体基板上にトレンチの開口部分が塞がる前の状態まで
エピタキシャル膜が形成される。つまり、半導体層を形
成しようとする所望の位置に所望の深さでトレンチを形
成し、エピタキシャル膜を成膜する。さらに、開口部分
に形成されたエピタキシャル膜の一部をエッチング処理
をした後、エピタキシャル膜の上に導電材料の膜が成膜
され、トレンチ内においてエピタキシャル膜の内側に導
電材料の膜を埋め込みながらトレンチ内が埋め込まれ
る。つまり、トレンチ内部に成長させたエピタキシャル
膜の内側に、導電材料が成膜され埋め込むことにより、
拡散層の電位をとることが可能になる。
【００６０】さらに、半導体基板上のエピタキシャル膜
および導電材料の膜の表面が平坦化される。つまり、エ
ピタキシャル膜および導電膜の成長後に基板表面には段
差が発生するが、平坦化を行うことにより、後工程のデ
バイス形成における不具合を回避することができる。
および導電材料の膜の表面が平坦化される。つまり、エ
ピタキシャル膜および導電膜の成長後に基板表面には段
差が発生するが、平坦化を行うことにより、後工程のデ
バイス形成における不具合を回避することができる。
【００６１】 請求項４１に記載の半導体基板の製造方
法のように、トレンチ加工はドライエッチングを用いて
もウェットエッチングによる異方性エッチングによって
も加工することができる。
法のように、トレンチ加工はドライエッチングを用いて
もウェットエッチングによる異方性エッチングによって
も加工することができる。
【００６２】 請求項４２に記載の半導体基板の製造方
法によれば、エピタキシャル膜の成膜工程においてドー
パントとなるガス材料を導入することで埋込エピタキシ
ャル層の導電型および濃度制御が可能となり、所望の拡
散層を形成することができる。
法によれば、エピタキシャル膜の成膜工程においてドー
パントとなるガス材料を導入することで埋込エピタキシ
ャル層の導電型および濃度制御が可能となり、所望の拡
散層を形成することができる。
【００６３】 請求項４３に記載の半導体基板の製造方
法のように、導電材料として金属材料または金属シリサ
イド材料を用いたり、金属膜成膜後の熱処理によりシリ
サイド化反応させることにより、電気伝導性が良好で化
学的にも安定な導電材料層が形成できる。
法のように、導電材料として金属材料または金属シリサ
イド材料を用いたり、金属膜成膜後の熱処理によりシリ
サイド化反応させることにより、電気伝導性が良好で化
学的にも安定な導電材料層が形成できる。
【００６４】 請求項４４に記載の半導体基板の製造方
法によれば、半導体層の導電型と同一の導電型の高濃度
多結晶半導体（例えば、高濃度多結晶シリコン）を導電
材料とすることで半導体層の接触抵抗を低減することが
できる。
法によれば、半導体層の導電型と同一の導電型の高濃度
多結晶半導体（例えば、高濃度多結晶シリコン）を導電
材料とすることで半導体層の接触抵抗を低減することが
できる。
【００６５】 請求項４５に記載の半導体基板の製造方
法のように、埋込エピタキシャル処理および導電材成膜
後の表面を研磨法により平坦化することで段差を低減す
ることができる。
法のように、埋込エピタキシャル処理および導電材成膜
後の表面を研磨法により平坦化することで段差を低減す
ることができる。
【００６６】
【００６７】
【００６８】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００６９】図１，２は、本実施の形態における半導体
基板の製造工程を示す概略断面図である。図２（ｄ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）１にトレンチ２が形成され、このトレ
ンチ２の内部には単結晶シリコン膜３が充填されてい
る。単結晶シリコン膜３は埋込エピタキシャル成長によ
り形成されたものである。ここで、シリコン基板１はＮ
型シリコン基板であり、また、単結晶シリコン膜３はＰ
型拡散層である。よって、基板１と拡散層３の界面にＰ
Ｎ接合が形成され、これによりデバイスを深さ方向に高
集積化することが可能となる。以後、単結晶シリコン膜
３を拡散層という。なお、シリコン基板１と拡散層３の
導電型は逆でもよい（基板１がＰ型、拡散層３がＮ
型）。また、拡散層３のサイズに関して、トレンチ２を
横切る基板表面と平行な任意の面内での横方向の寸法Ａ
よりも基板表面に対し法線方向の寸法Ｂの方が大きくな
っている。さらに、拡散層３は、後記するようにトレン
チ２内部に所望のドーパント濃度となるようにエピタキ
シャル層にて埋め込みで形成しており、深さ方向に均一
な濃度プロファイルを有する。
基板の製造工程を示す概略断面図である。図２（ｄ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）１にトレンチ２が形成され、このトレ
ンチ２の内部には単結晶シリコン膜３が充填されてい
る。単結晶シリコン膜３は埋込エピタキシャル成長によ
り形成されたものである。ここで、シリコン基板１はＮ
型シリコン基板であり、また、単結晶シリコン膜３はＰ
型拡散層である。よって、基板１と拡散層３の界面にＰ
Ｎ接合が形成され、これによりデバイスを深さ方向に高
集積化することが可能となる。以後、単結晶シリコン膜
３を拡散層という。なお、シリコン基板１と拡散層３の
導電型は逆でもよい（基板１がＰ型、拡散層３がＮ
型）。また、拡散層３のサイズに関して、トレンチ２を
横切る基板表面と平行な任意の面内での横方向の寸法Ａ
よりも基板表面に対し法線方向の寸法Ｂの方が大きくな
っている。さらに、拡散層３は、後記するようにトレン
チ２内部に所望のドーパント濃度となるようにエピタキ
シャル層にて埋め込みで形成しており、深さ方向に均一
な濃度プロファイルを有する。
【００７０】次に、半導体基板の製造方法を説明する。
まず、図１（ａ）に示すように、単結晶シリコン基板１
を用意する。そして、図１（ｂ）に示すように、単結晶
シリコン基板１の上面に、エッチングマスクとなるシリ
コン酸化膜４を成膜し、レジスト材を塗布した上でフォ
トリソグラフィーにより所望の領域に開口部４ａを形成
する。つまり、トレンチ加工位置を開口する。この酸化
膜エッチングはドライエッチングであってもウェットエ
ッチングであっても構わないが高精度の加工を行う上で
はドライエッチングが望ましい。
まず、図１（ａ）に示すように、単結晶シリコン基板１
を用意する。そして、図１（ｂ）に示すように、単結晶
シリコン基板１の上面に、エッチングマスクとなるシリ
コン酸化膜４を成膜し、レジスト材を塗布した上でフォ
トリソグラフィーにより所望の領域に開口部４ａを形成
する。つまり、トレンチ加工位置を開口する。この酸化
膜エッチングはドライエッチングであってもウェットエ
ッチングであっても構わないが高精度の加工を行う上で
はドライエッチングが望ましい。
【００７１】さらに、図１（ｃ）に示すように、シリコ
ン酸化膜４をマスクにして単結晶シリコン基板１にトレ
ンチ２を形成する。つまり、開口部４ａからドライエッ
チングにより異方性エッチングを実施し、トレンチ２を
形成する。このドライエッチングについては、一般的に
半導体プロセスで用いられるＲＩＥ法（Reactive IonEt
ching）を用いて基板シリコン領域を縦方向にエッチン
グする。
ン酸化膜４をマスクにして単結晶シリコン基板１にトレ
ンチ２を形成する。つまり、開口部４ａからドライエッ
チングにより異方性エッチングを実施し、トレンチ２を
形成する。このドライエッチングについては、一般的に
半導体プロセスで用いられるＲＩＥ法（Reactive IonEt
ching）を用いて基板シリコン領域を縦方向にエッチン
グする。
【００７２】なお、トレンチ加工に関して、ドライ処理
による異方性エッチングプロセスを用いたが、ウェット
処理による異方性エッチングプロセスを用いてもよい。
ウェットエッチングによるトレンチ形成を行う場合に
は、酸化膜４の開口部４ａに形成される自然酸化膜を予
めＨＦ水溶液等で洗浄して除去しておき、その後、ＴＭ
ＡＨ溶液によりトレンチエッチングを行う。ＴＭＡＨ溶
液による異方性エッチングはシリコン基板１の面方位に
よりエッチングレートが異なるといった特性を用いるも
ので、より高アスペクトのトレンチ加工を行う上では、
Ｓｉ（１１０）基板を用いて、トレンチ側面がＳｉ（１
１１）面とすることでＳｉ（１１０）面とＳｉ（１１
１）面の選択比（１：６０）により高アスペクト加工が
可能である。また、エッチング溶液としてＴＭＡＨの他
にＫＯＨ溶液を用いることも可能である。
による異方性エッチングプロセスを用いたが、ウェット
処理による異方性エッチングプロセスを用いてもよい。
ウェットエッチングによるトレンチ形成を行う場合に
は、酸化膜４の開口部４ａに形成される自然酸化膜を予
めＨＦ水溶液等で洗浄して除去しておき、その後、ＴＭ
ＡＨ溶液によりトレンチエッチングを行う。ＴＭＡＨ溶
液による異方性エッチングはシリコン基板１の面方位に
よりエッチングレートが異なるといった特性を用いるも
ので、より高アスペクトのトレンチ加工を行う上では、
Ｓｉ（１１０）基板を用いて、トレンチ側面がＳｉ（１
１１）面とすることでＳｉ（１１０）面とＳｉ（１１
１）面の選択比（１：６０）により高アスペクト加工が
可能である。また、エッチング溶液としてＴＭＡＨの他
にＫＯＨ溶液を用いることも可能である。
【００７３】引き続き、図１（ｄ）に示すように、マス
ク材として用いた酸化膜４を除去した後、図２（ａ）に
示すように、エピタキシャル成長を行い、トレンチ２内
を含めた基板１上にエピタキシャル膜５を形成する（ト
レンチ２の内部に埋込用エピタキシャル膜５を形成す
る）。詳しくは、成膜処理に先立ちトレンチ２の内部を
含む基板１の表面を清浄化する。この清浄化処理はＨＦ
溶液により自然酸化膜を除去することが有効であるが、
特に、ドライエッチングによりトレンチ形成を行った場
合は反応生成物がトレンチ内部に付着している場合があ
るため硫酸（Ｈ2ＳＯ4 ）＋過酸化水素水（Ｈ2 Ｏ2 ）
溶液の洗浄を行うとともに、その後に、ＨＦ水溶液によ
り洗浄を行うことが有効である。ＨＦ水溶液による洗浄
においてトレンチ形成に用いたマスク酸化膜（４）を除
去することも可能であり、図１（ｄ）ではこの場合を示
している。更に、洗浄した基板１をＬＰ−ＣＶＤチャン
バに導入した後に、減圧下で水素ガス雰囲気で熱処理を
行うことにより、基板１表面の自然酸化膜を除去してよ
り清浄度を向上させることが好ましい。熱処理条件の一
例を挙げると、真空度：８０torr、Ｈ2 流量：２０〜５
０リットル／分、基板温度：８００〜１１５０℃、処理
時間：１〜３分を用いる。また、エピタキシャル膜５の
成膜処理においては、少なくとも成膜材料元素を含む成
膜ガスに基板１の表面がさらされる状態で任意の温度に
基板１を保持する（他のエピタキシャル膜の成膜も同様
である）。
ク材として用いた酸化膜４を除去した後、図２（ａ）に
示すように、エピタキシャル成長を行い、トレンチ２内
を含めた基板１上にエピタキシャル膜５を形成する（ト
レンチ２の内部に埋込用エピタキシャル膜５を形成す
る）。詳しくは、成膜処理に先立ちトレンチ２の内部を
含む基板１の表面を清浄化する。この清浄化処理はＨＦ
溶液により自然酸化膜を除去することが有効であるが、
特に、ドライエッチングによりトレンチ形成を行った場
合は反応生成物がトレンチ内部に付着している場合があ
るため硫酸（Ｈ2ＳＯ4 ）＋過酸化水素水（Ｈ2 Ｏ2 ）
溶液の洗浄を行うとともに、その後に、ＨＦ水溶液によ
り洗浄を行うことが有効である。ＨＦ水溶液による洗浄
においてトレンチ形成に用いたマスク酸化膜（４）を除
去することも可能であり、図１（ｄ）ではこの場合を示
している。更に、洗浄した基板１をＬＰ−ＣＶＤチャン
バに導入した後に、減圧下で水素ガス雰囲気で熱処理を
行うことにより、基板１表面の自然酸化膜を除去してよ
り清浄度を向上させることが好ましい。熱処理条件の一
例を挙げると、真空度：８０torr、Ｈ2 流量：２０〜５
０リットル／分、基板温度：８００〜１１５０℃、処理
時間：１〜３分を用いる。また、エピタキシャル膜５の
成膜処理においては、少なくとも成膜材料元素を含む成
膜ガスに基板１の表面がさらされる状態で任意の温度に
基板１を保持する（他のエピタキシャル膜の成膜も同様
である）。
【００７４】次に、図２（ｃ）に示すように、エピタキ
シャル膜６の成膜を行う。成膜温度は反応律速条件であ
っても供給律速条件であってもよい。つまり、図３に示
すように、成膜温度と成膜レートとの関係において、成
膜温度を調整することにより反応律速と供給律速を選択
する。ただ、結晶性を考慮すればより高温の成膜条件を
選択することが望ましい。成膜条件の一例を挙げると、
ＳｉＨ4 を成膜ガスとして用いた場合、真空度：８０to
rr、Ｈ2 流量：２０〜５０リットル／分、ＳｉＨ4 流
量：０．２〜０．５リットル／分、基板温度：７００〜
１１５０℃とする。
シャル膜６の成膜を行う。成膜温度は反応律速条件であ
っても供給律速条件であってもよい。つまり、図３に示
すように、成膜温度と成膜レートとの関係において、成
膜温度を調整することにより反応律速と供給律速を選択
する。ただ、結晶性を考慮すればより高温の成膜条件を
選択することが望ましい。成膜条件の一例を挙げると、
ＳｉＨ4 を成膜ガスとして用いた場合、真空度：８０to
rr、Ｈ2 流量：２０〜５０リットル／分、ＳｉＨ4 流
量：０．２〜０．５リットル／分、基板温度：７００〜
１１５０℃とする。
【００７５】このような埋込エピタキシャル膜５，６の
成膜により、トレンチ２の底部および側面からエピタキ
シャル膜５，６が成長するが、膜厚の増加に伴いトレン
チ２の開口部分の塞がりが発生しやすい。
成膜により、トレンチ２の底部および側面からエピタキ
シャル膜５，６が成長するが、膜厚の増加に伴いトレン
チ２の開口部分の塞がりが発生しやすい。
【００７６】そこで、図２（ｃ）のエピ成長に先立ち、
図２（ｂ）に示すように、エピタキシャル膜５の成膜後
においてエピタキシャル膜５に対しトレンチ２の開口部
分のエッチングをＨＣｌガス導入により行う。処理条件
の一例を挙げると、真空度：８０torr、Ｈ2 流量：２０
〜５０リットル／分、ＨＣｌ流量：０．５〜１．０リッ
トル／分、基板温度：７００〜１１５０℃とする。この
とき、特に開口部を選択的にエッチングしてトレンチ２
の底部のエピタキシャル膜５のエッチング量を小さくす
る必要から、より高温の供給律速条件でのエッチングが
望ましい。つまり、エピタキシャル膜５のエッチング処
理においては、少なくともエッチングガスに基板１の表
面がさらされる状態でエッチング反応が供給律速過程と
なる任意の温度に基板１を保持する。具体的には、図４
に示すように、１１００℃以上に保持してエッチング処
理を行うことにより供給律速を選択することが可能とな
る。また、高温でのエッチング処理を行うことによりエ
ッチング速度が大きくスループットが向上するといった
メリットもある。また、開口部のエッチングに関して
は、ＨＣｌに限らずＨ2 ガスであってもシリコン膜のエ
ッチング作用があり、ＨＣｌエッチングと同様に供給律
速条件を用いることが望ましい。このＨＣｌまたはＨ2
によるエッチング処理はエピタキシャル膜５の成膜を行
うＬＰ−ＣＶＤチャンバー内にガスを導入して処理する
ことが可能であり、成膜処理と連続してエッチング処理
が可能な点からもスループットの向上が期待できる。
図２（ｂ）に示すように、エピタキシャル膜５の成膜後
においてエピタキシャル膜５に対しトレンチ２の開口部
分のエッチングをＨＣｌガス導入により行う。処理条件
の一例を挙げると、真空度：８０torr、Ｈ2 流量：２０
〜５０リットル／分、ＨＣｌ流量：０．５〜１．０リッ
トル／分、基板温度：７００〜１１５０℃とする。この
とき、特に開口部を選択的にエッチングしてトレンチ２
の底部のエピタキシャル膜５のエッチング量を小さくす
る必要から、より高温の供給律速条件でのエッチングが
望ましい。つまり、エピタキシャル膜５のエッチング処
理においては、少なくともエッチングガスに基板１の表
面がさらされる状態でエッチング反応が供給律速過程と
なる任意の温度に基板１を保持する。具体的には、図４
に示すように、１１００℃以上に保持してエッチング処
理を行うことにより供給律速を選択することが可能とな
る。また、高温でのエッチング処理を行うことによりエ
ッチング速度が大きくスループットが向上するといった
メリットもある。また、開口部のエッチングに関して
は、ＨＣｌに限らずＨ2 ガスであってもシリコン膜のエ
ッチング作用があり、ＨＣｌエッチングと同様に供給律
速条件を用いることが望ましい。このＨＣｌまたはＨ2
によるエッチング処理はエピタキシャル膜５の成膜を行
うＬＰ−ＣＶＤチャンバー内にガスを導入して処理する
ことが可能であり、成膜処理と連続してエッチング処理
が可能な点からもスループットの向上が期待できる。
【００７７】このように、トレンチ２の開口部をエッチ
ングした後、図２（ｃ）に示すように、再度エピタキシ
ャル膜６を成膜させる。これにより、埋込性が向上す
る。なお、再度のエピタキシャル成長においてもトレン
チ開口部が塞がり埋込不良（す）が発生する場合には、
再度、エピタキシャル膜６のＨＣｌエッチング工程とエ
ピタキシャル成長工程を繰り返して埋込性を向上させ
る。
ングした後、図２（ｃ）に示すように、再度エピタキシ
ャル膜６を成膜させる。これにより、埋込性が向上す
る。なお、再度のエピタキシャル成長においてもトレン
チ開口部が塞がり埋込不良（す）が発生する場合には、
再度、エピタキシャル膜６のＨＣｌエッチング工程とエ
ピタキシャル成長工程を繰り返して埋込性を向上させ
る。
【００７８】そして、埋込エピタキシャル成長後に基板
１上のエピタキシャル膜５，６の表面を平坦化して、図
２（ｄ）に示すように、トレンチ２上に残る段差を無く
す。平坦化には、ＣＭＰ（Chemical Mechanical Polis
h ）工程を用いる。ＣＭＰ工程では、表面の平坦化に加
えて、トレンチ開口部付近の粗悪な結晶性のエピタキシ
ャル膜を除去する効果もある。また、ＣＭＰ（研磨）の
他にドライエッチング処理によるエッチバック法によっ
て平坦化してもよい。
１上のエピタキシャル膜５，６の表面を平坦化して、図
２（ｄ）に示すように、トレンチ２上に残る段差を無く
す。平坦化には、ＣＭＰ（Chemical Mechanical Polis
h ）工程を用いる。ＣＭＰ工程では、表面の平坦化に加
えて、トレンチ開口部付近の粗悪な結晶性のエピタキシ
ャル膜を除去する効果もある。また、ＣＭＰ（研磨）の
他にドライエッチング処理によるエッチバック法によっ
て平坦化してもよい。
【００７９】上記の加工工程により形成した拡散層（深
さ方向に延びる拡散層）の構造は、表面からの熱拡散等
の従来手法で形成したものとは異なり、図２（ｄ）に示
すように、半導体層（拡散層）３を横切る基板表面と平
行な任意の面内での横広がり寸法Ａに対する基板表面の
法線方向（深さ方向）での広がり寸法Ｂの比「Ｂ／Ａ」
が「１」より大きいことを満たす高アスペクトの拡散層
３が形成できる。
さ方向に延びる拡散層）の構造は、表面からの熱拡散等
の従来手法で形成したものとは異なり、図２（ｄ）に示
すように、半導体層（拡散層）３を横切る基板表面と平
行な任意の面内での横広がり寸法Ａに対する基板表面の
法線方向（深さ方向）での広がり寸法Ｂの比「Ｂ／Ａ」
が「１」より大きいことを満たす高アスペクトの拡散層
３が形成できる。
【００８０】また、図２（ｄ）に示す半導体基板を用い
て、例えば、米国特許第５４３８２１５号に開示されて
いるような高耐圧ＭＯＳデバイスを形成することができ
る。このように、本実施の形態は下記の特徴を有する。 （イ）シリコン基板１にトレンチ２を形成した後、エピ
タキシャル成長法によりトレンチ２内を含めた基板１上
にエピタキシャル膜５を形成し、さらに、エピタキシャ
ル膜５の一部のエッチング処理と、エピタキシャル膜６
の成膜処理とを１回または複数回行ってトレンチ２内
を、重ねたエピタキシャル膜５，６にて埋め込み、最後
に、基板１上のエピタキシャル膜５，６の表面を平坦化
した。よって、エピタキシャル膜５の一部をエッチング
処理することによりトレンチ２での開口部が広がり、こ
の状態でエピタキシャル膜６の成膜が行われるので、開
口部の塞がりを抑制して埋込不良（す）を抑制すること
ができる。また、埋込状態によっては、エピタキシャル
膜（５）の一部のエッチング処理と、エピタキシャル膜
（６）の成膜処理とを複数回行うことにより、さらに埋
込性が向上する。さらに、埋込エピタキシャル成長後に
基板１表面には段差が発生するが、平坦化処理を行うこ
とにより、後工程のデバイス形成における不具合を回避
することができる。 （ロ）エピタキシャル膜５のエッチング処理には、塩化
水素または水素を含んだ雰囲気で塩化水素または水素の
気相エッチング作用を用いた。このように、エピタキシ
ャル膜５のエッチング処理に塩化水素や水素によるシリ
コン層の化学的エッチング反応を用いることにより、低
ダメージに開口部を塞ぐものを除去することができる。 （ハ）エピタキシャル膜（５）の成膜処理とエピタキシ
ャル膜（５）のエッチング処理とを、同一の成膜装置内
で連続して行うようにしたので、エピタキシャル成長と
エッチング処理とを連続して行う上で、各々の処理にお
いて最適な基板温度を選択することができる。 （ニ）エピタキシャル膜（５）の成膜処理とエピタキシ
ャル膜（５）のエッチング処理を交互に行うようにした
ので、ガス材料によるエッチング反応処理は成膜装置内
でエピタキシャル膜成膜とエッチング処理を連続して行
うことが可能であるため、基板表面への汚染物の付着を
低減可能であるとともにスループットを向上させること
ができる。 （第２の実施の形態）次に、第２の実施形態を、第１の
実施形態との相違点を中心に説明する。
て、例えば、米国特許第５４３８２１５号に開示されて
いるような高耐圧ＭＯＳデバイスを形成することができ
る。このように、本実施の形態は下記の特徴を有する。 （イ）シリコン基板１にトレンチ２を形成した後、エピ
タキシャル成長法によりトレンチ２内を含めた基板１上
にエピタキシャル膜５を形成し、さらに、エピタキシャ
ル膜５の一部のエッチング処理と、エピタキシャル膜６
の成膜処理とを１回または複数回行ってトレンチ２内
を、重ねたエピタキシャル膜５，６にて埋め込み、最後
に、基板１上のエピタキシャル膜５，６の表面を平坦化
した。よって、エピタキシャル膜５の一部をエッチング
処理することによりトレンチ２での開口部が広がり、こ
の状態でエピタキシャル膜６の成膜が行われるので、開
口部の塞がりを抑制して埋込不良（す）を抑制すること
ができる。また、埋込状態によっては、エピタキシャル
膜（５）の一部のエッチング処理と、エピタキシャル膜
（６）の成膜処理とを複数回行うことにより、さらに埋
込性が向上する。さらに、埋込エピタキシャル成長後に
基板１表面には段差が発生するが、平坦化処理を行うこ
とにより、後工程のデバイス形成における不具合を回避
することができる。 （ロ）エピタキシャル膜５のエッチング処理には、塩化
水素または水素を含んだ雰囲気で塩化水素または水素の
気相エッチング作用を用いた。このように、エピタキシ
ャル膜５のエッチング処理に塩化水素や水素によるシリ
コン層の化学的エッチング反応を用いることにより、低
ダメージに開口部を塞ぐものを除去することができる。 （ハ）エピタキシャル膜（５）の成膜処理とエピタキシ
ャル膜（５）のエッチング処理とを、同一の成膜装置内
で連続して行うようにしたので、エピタキシャル成長と
エッチング処理とを連続して行う上で、各々の処理にお
いて最適な基板温度を選択することができる。 （ニ）エピタキシャル膜（５）の成膜処理とエピタキシ
ャル膜（５）のエッチング処理を交互に行うようにした
ので、ガス材料によるエッチング反応処理は成膜装置内
でエピタキシャル膜成膜とエッチング処理を連続して行
うことが可能であるため、基板表面への汚染物の付着を
低減可能であるとともにスループットを向上させること
ができる。 （第２の実施の形態）次に、第２の実施形態を、第１の
実施形態との相違点を中心に説明する。
【００８１】図５，６は、本実施の形態における半導体
基板の製造工程を示す概略断面図である。図６（ｃ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）１１にトレンチ１２が形成され、この
トレンチ１２の内部には単結晶シリコン膜（拡散層）１
３が充填されている。
基板の製造工程を示す概略断面図である。図６（ｃ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）１１にトレンチ１２が形成され、この
トレンチ１２の内部には単結晶シリコン膜（拡散層）１
３が充填されている。
【００８２】本実施形態では、図６（ｂ）でのトレンチ
１２の内部に埋込エピタキシャル膜１５を成長させる際
の埋込不良を抑制するために、エピタキシャル成長前の
トレンチ１２の形状を工夫している。
１２の内部に埋込エピタキシャル膜１５を成長させる際
の埋込不良を抑制するために、エピタキシャル成長前の
トレンチ１２の形状を工夫している。
【００８３】まず、図５（ａ），（ｂ）に示すように、
シリコン基板１１の上に開口部１４ａを有する酸化膜１
４を配置する。そして、図５（ｃ）に示すように、トレ
ンチ１２の側面を順テーパー加工する。これにより、図
６（ａ）に示すように、トレンチ１２の底部に対して開
口部が広がる（Ｆ＞Ｅ）。言い換えれば、トレンチ１２
の底部における横広がり寸法Ｅに対するトレンチ１２の
上部の横広がり寸法Ｆの比（Ｆ／Ｅ）が「１」以上とな
るトレンチ形状にする。これにより、トレンチ１２の底
部の成長膜厚が開口部の成長膜厚に比べて小さくても開
口部が塞がる前に図６（ｂ）に示すようにトレンチ１２
の底部にエピタキシャル膜１５を成長させることができ
る。
シリコン基板１１の上に開口部１４ａを有する酸化膜１
４を配置する。そして、図５（ｃ）に示すように、トレ
ンチ１２の側面を順テーパー加工する。これにより、図
６（ａ）に示すように、トレンチ１２の底部に対して開
口部が広がる（Ｆ＞Ｅ）。言い換えれば、トレンチ１２
の底部における横広がり寸法Ｅに対するトレンチ１２の
上部の横広がり寸法Ｆの比（Ｆ／Ｅ）が「１」以上とな
るトレンチ形状にする。これにより、トレンチ１２の底
部の成長膜厚が開口部の成長膜厚に比べて小さくても開
口部が塞がる前に図６（ｂ）に示すようにトレンチ１２
の底部にエピタキシャル膜１５を成長させることができ
る。
【００８４】トレンチ１２の順テーパー加工に関して
は、トレンチのアスペクト比はドライエッチングにおけ
るプラズマによる機械的なスパッタリング作用とラジカ
ルによる等方的な化学反応によるエッチング作用のバラ
ンスにより決まるため、ラジカルによる等方的エッチン
グ作用を強めることにより順テーパー加工することがで
きる。
は、トレンチのアスペクト比はドライエッチングにおけ
るプラズマによる機械的なスパッタリング作用とラジカ
ルによる等方的な化学反応によるエッチング作用のバラ
ンスにより決まるため、ラジカルによる等方的エッチン
グ作用を強めることにより順テーパー加工することがで
きる。
【００８５】エピタキシャル膜１５の成膜後において、
図６（ｃ）に示すように、エピタキシャル膜１５を平坦
化処理する。このように形成された単結晶シリコン層
（拡散層）１３においては、トレンチ加工時の構造を反
映し底部における横広がり寸法Ｃに対する上部の横広が
り寸法Ｄの比（Ｄ／Ｃ）が「１」以上となる。つまり、
図６（ａ）でのトレンチ１２の底部と上部の横広がり寸
法の比（Ｆ／Ｅ）が「１」以上となるトレンチ形状にす
ることにより、半導体層（拡散層）１３のアスペクト比
に関しても「１」以上の高アスペクトとすることができ
る。
図６（ｃ）に示すように、エピタキシャル膜１５を平坦
化処理する。このように形成された単結晶シリコン層
（拡散層）１３においては、トレンチ加工時の構造を反
映し底部における横広がり寸法Ｃに対する上部の横広が
り寸法Ｄの比（Ｄ／Ｃ）が「１」以上となる。つまり、
図６（ａ）でのトレンチ１２の底部と上部の横広がり寸
法の比（Ｆ／Ｅ）が「１」以上となるトレンチ形状にす
ることにより、半導体層（拡散層）１３のアスペクト比
に関しても「１」以上の高アスペクトとすることができ
る。
【００８６】また、本例のように順テーパー加工したト
レンチ１２を用いた場合にも、第１の実施形態で説明し
たように、埋込エピタキシャル成長後に開口部の塞がり
をＨＣｌまたはＨ2 エッチングにより除去するようにし
てもよく、さらに埋込性を向上させることができる。
レンチ１２を用いた場合にも、第１の実施形態で説明し
たように、埋込エピタキシャル成長後に開口部の塞がり
をＨＣｌまたはＨ2 エッチングにより除去するようにし
てもよく、さらに埋込性を向上させることができる。
【００８７】このように、本実施の形態は下記の特徴を
有する。 （イ）シリコン基板１１に、底部での幅Ｅよりも開口部
での幅Ｆが大きなトレンチ１２を形成し、トレンチ１２
内部に、トレンチ１２を横切る基板表面と平行な任意の
面内での横方向の寸法よりも基板表面に対し法線方向の
寸法の方が大きい拡散層１３を充填した。よって、従来
の基板表面やイオン注入領域から熱拡散により形成する
拡散層（半導体層）はアスペクト比（縦横の比率）が
「１」を原理的に超えられないのに対して、高アスペク
トの半導体層を形成することで深さ方向の有効活用につ
ながり単位面積当たりの素子の高集積化を行うことがで
きる。また、トレンチの底部（基板深部側）に対しトレ
ンチの上部（基板表面側）の横広がりを大きくした構造
は、トレンチ内部に埋込エピタキシャル成長により拡散
層１３を形成する上で埋込性を向上させることができ
る。
有する。 （イ）シリコン基板１１に、底部での幅Ｅよりも開口部
での幅Ｆが大きなトレンチ１２を形成し、トレンチ１２
内部に、トレンチ１２を横切る基板表面と平行な任意の
面内での横方向の寸法よりも基板表面に対し法線方向の
寸法の方が大きい拡散層１３を充填した。よって、従来
の基板表面やイオン注入領域から熱拡散により形成する
拡散層（半導体層）はアスペクト比（縦横の比率）が
「１」を原理的に超えられないのに対して、高アスペク
トの半導体層を形成することで深さ方向の有効活用につ
ながり単位面積当たりの素子の高集積化を行うことがで
きる。また、トレンチの底部（基板深部側）に対しトレ
ンチの上部（基板表面側）の横広がりを大きくした構造
は、トレンチ内部に埋込エピタキシャル成長により拡散
層１３を形成する上で埋込性を向上させることができ
る。
【００８８】なお、トレンチ１２内の半導体層１３は、
一種もしくは複数の濃度または導電型の異なる拡散層に
より構成してもよい。 （第３の実施の形態）次に、第３の実施形態を、第１，
２の実施形態との相違点を中心に説明する。
一種もしくは複数の濃度または導電型の異なる拡散層に
より構成してもよい。 （第３の実施の形態）次に、第３の実施形態を、第１，
２の実施形態との相違点を中心に説明する。
【００８９】図７，８は、本実施の形態における半導体
基板の製造工程を示す概略断面図である。図８（ｃ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）２１にトレンチ２２が形成され、この
トレンチ２２の内部には単結晶シリコン膜（拡散層）２
３が充填されている。
基板の製造工程を示す概略断面図である。図８（ｃ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）２１にトレンチ２２が形成され、この
トレンチ２２の内部には単結晶シリコン膜（拡散層）２
３が充填されている。
【００９０】本実施形態でも第２の実施形態とは異なる
手法にて、図８（ｂ）でのトレンチ２２の内部に埋込エ
ピタキシャル膜２６を成長させる際の埋込不良を抑制す
べく、エピタキシャル成長前のトレンチ２２の形状を工
夫している。
手法にて、図８（ｂ）でのトレンチ２２の内部に埋込エ
ピタキシャル膜２６を成長させる際の埋込不良を抑制す
べく、エピタキシャル成長前のトレンチ２２の形状を工
夫している。
【００９１】まず、図７（ａ）〜（ｄ）に示すように、
シリコン基板２１に対し開口部２４ａを有する酸化膜２
４を配置し、ドライもしくはウェット処理によりトレン
チ２２を形成する。
シリコン基板２１に対し開口部２４ａを有する酸化膜２
４を配置し、ドライもしくはウェット処理によりトレン
チ２２を形成する。
【００９２】その後、図８（ａ）に示すように、高温の
熱酸化処理を行うことによりトレンチ２２の開口部を丸
め酸化する。つまり、熱酸化膜２５の形成によってトレ
ンチ２２の開口部を広げる。特に、酸化温度を１０００
℃以上好ましくは１１００℃以上で酸化することにより
開口部コーナーの曲率半径を大きく丸め酸化することが
可能であり、広い開口部形状が形成できる。
熱酸化処理を行うことによりトレンチ２２の開口部を丸
め酸化する。つまり、熱酸化膜２５の形成によってトレ
ンチ２２の開口部を広げる。特に、酸化温度を１０００
℃以上好ましくは１１００℃以上で酸化することにより
開口部コーナーの曲率半径を大きく丸め酸化することが
可能であり、広い開口部形状が形成できる。
【００９３】そして、酸化膜２５をＨＦ水溶液等による
エッチング処理により除去する。これにより、開口部が
広がったトレンチ２２が露出する。その後、図８（ｂ）
に示すように、埋込エピタキシャル成長処理を行う。こ
のとき、エピタキシャル膜２６によりトレンチ２２の開
口部が塞がる前にトレンチ２２の底部にエピタキシャル
膜２６を成長させることができ、埋込性が向上する。
エッチング処理により除去する。これにより、開口部が
広がったトレンチ２２が露出する。その後、図８（ｂ）
に示すように、埋込エピタキシャル成長処理を行う。こ
のとき、エピタキシャル膜２６によりトレンチ２２の開
口部が塞がる前にトレンチ２２の底部にエピタキシャル
膜２６を成長させることができ、埋込性が向上する。
【００９４】そして、図８（ｃ）に示すように、エピタ
キシャル膜２６の平坦化処理を行う。本例でも、第１，
２の実施形態と同様に、拡散層２３のアスペクト比に関
しても「１」以上の高アスペクトとすることができる。
キシャル膜２６の平坦化処理を行う。本例でも、第１，
２の実施形態と同様に、拡散層２３のアスペクト比に関
しても「１」以上の高アスペクトとすることができる。
【００９５】また、本例のようにトレンチ２２の開口部
を丸め酸化する場合にも、第１の実施形態で説明したよ
うに、埋込エピタキシャル成長後に開口部の塞がりをＨ
ＣｌまたはＨ2 エッチングにより除去する工程と組み合
わせることによって、さらに埋込性を向上させることが
できる。 （第４の実施の形態）次に、第４の実施形態を、第１〜
３の実施形態との相違点を中心に説明する。
を丸め酸化する場合にも、第１の実施形態で説明したよ
うに、埋込エピタキシャル成長後に開口部の塞がりをＨ
ＣｌまたはＨ2 エッチングにより除去する工程と組み合
わせることによって、さらに埋込性を向上させることが
できる。 （第４の実施の形態）次に、第４の実施形態を、第１〜
３の実施形態との相違点を中心に説明する。
【００９６】図９は、本実施の形態における半導体基板
の製造工程を示す概略断面図である。本実施形態では、
エピタキシャル成長前のトレンチ形状制御として、トレ
ンチ開口部を広げるべくエッチング処理を行い、トレン
チ３２の開口部に幅広かつ浅いトレンチ３３を形成して
いる。
の製造工程を示す概略断面図である。本実施形態では、
エピタキシャル成長前のトレンチ形状制御として、トレ
ンチ開口部を広げるべくエッチング処理を行い、トレン
チ３２の開口部に幅広かつ浅いトレンチ３３を形成して
いる。
【００９７】まず、図９（ａ）に示すように、シリコン
基板３１に対し所望の拡散層形状に合わせてトレンチエ
ッチングを行い、トレンチ３２を形成する。また、マス
ク酸化膜は除去する。
基板３１に対し所望の拡散層形状に合わせてトレンチエ
ッチングを行い、トレンチ３２を形成する。また、マス
ク酸化膜は除去する。
【００９８】そして、図９（ｂ）に示すように、再度、
フォトリソグラフィーによりレジスト等のマスク３４を
形成する。このマスク３４は、トレンチ開口幅Ｗ１より
広い領域が開口している。即ち、マスク３４の開口幅Ｗ
２はトレンチ開口幅Ｗ１より大きい。
フォトリソグラフィーによりレジスト等のマスク３４を
形成する。このマスク３４は、トレンチ開口幅Ｗ１より
広い領域が開口している。即ち、マスク３４の開口幅Ｗ
２はトレンチ開口幅Ｗ１より大きい。
【００９９】さらに、レジストマスク３４でドライエッ
チング処理を行い、図９（ｃ）に示すように、トレンチ
開口部（トレンチ上部）のエッチングを行う。その結
果、開口部を広げるためのトレンチ３３が形成される。
よって、後工程における埋込エピタキシャル成膜におい
て開口部塞がりを抑制して埋込性を向上させることがで
きる。
チング処理を行い、図９（ｃ）に示すように、トレンチ
開口部（トレンチ上部）のエッチングを行う。その結
果、開口部を広げるためのトレンチ３３が形成される。
よって、後工程における埋込エピタキシャル成膜におい
て開口部塞がりを抑制して埋込性を向上させることがで
きる。
【０１００】ここで、トレンチ３３の形成領域のサイズ
について言及すると、幅Ｗ２はトレンチ３２の開口幅Ｗ
１より広く、深さＬ２はトレンチ３２の深さＬ１より浅
くすることが必要である。
について言及すると、幅Ｗ２はトレンチ３２の開口幅Ｗ
１より広く、深さＬ２はトレンチ３２の深さＬ１より浅
くすることが必要である。
【０１０１】なお、開口部のエッチング処理（トレンチ
３３の形成）は、トレンチ３２の加工工程の前に行って
もよい。そのためには、開口部のエッチング処理（トレ
ンチ３３の形成）をレジストマスクまたは酸化膜マスク
により実施した後に、再度酸化膜もしくはレジストマス
クによりトレンチ加工パターンを形成し、トレンチ３２
の形成のためのエッチング処理を行うこととなる。ま
た、トレンチ上部のエッチング処理の回数に関して、基
板３１にトレンチ３２を形成する処理を実施する前もし
くは後に、複数回行ってもよい。 （第５の実施の形態）次に、第５の実施形態を、第１〜
４の実施形態との相違点を中心に説明する。
３３の形成）は、トレンチ３２の加工工程の前に行って
もよい。そのためには、開口部のエッチング処理（トレ
ンチ３３の形成）をレジストマスクまたは酸化膜マスク
により実施した後に、再度酸化膜もしくはレジストマス
クによりトレンチ加工パターンを形成し、トレンチ３２
の形成のためのエッチング処理を行うこととなる。ま
た、トレンチ上部のエッチング処理の回数に関して、基
板３１にトレンチ３２を形成する処理を実施する前もし
くは後に、複数回行ってもよい。 （第５の実施の形態）次に、第５の実施形態を、第１〜
４の実施形態との相違点を中心に説明する。
【０１０２】 図１０は、本実施の形態における半導体
基板の製造工程を示す概略断面図である。シリコン基板
４１にトレンチ４２を形成する。このとき、トレンチ４
２のエッチングマスクである酸化膜４３を残しておく。
そして、この状態でエピタキシャル成長させエピタキシ
ャル膜４４を形成する。つまり、前工程であるトレンチ
形成工程のエッチングマスクに用いた膜４３の全部また
は一部を残した状態でエピタキシャル膜４４を成膜す
る。すると、トレンチ４２の内壁面においては単結晶シ
リコン４４ａが成長するが、酸化膜４３上では基板４１
の原子配置の情報が得られないため、酸化膜４３の上部
には多結晶シリコン４４ｂが成膜する。また、トレンチ
４２の開口部を塞ぐトレンチ開口部（すなわち図１０の
酸化膜４３のトレンチ側の面に成長した部分）における
エピタキシャル膜４４は、酸化膜４３上から横方向成長
する多結晶シリコンの影響を受けて多結晶シリコンとな
る（より詳しくは、多結晶と単結晶が混在する粗悪な結
晶性の膜となる）。
基板の製造工程を示す概略断面図である。シリコン基板
４１にトレンチ４２を形成する。このとき、トレンチ４
２のエッチングマスクである酸化膜４３を残しておく。
そして、この状態でエピタキシャル成長させエピタキシ
ャル膜４４を形成する。つまり、前工程であるトレンチ
形成工程のエッチングマスクに用いた膜４３の全部また
は一部を残した状態でエピタキシャル膜４４を成膜す
る。すると、トレンチ４２の内壁面においては単結晶シ
リコン４４ａが成長するが、酸化膜４３上では基板４１
の原子配置の情報が得られないため、酸化膜４３の上部
には多結晶シリコン４４ｂが成膜する。また、トレンチ
４２の開口部を塞ぐトレンチ開口部（すなわち図１０の
酸化膜４３のトレンチ側の面に成長した部分）における
エピタキシャル膜４４は、酸化膜４３上から横方向成長
する多結晶シリコンの影響を受けて多結晶シリコンとな
る（より詳しくは、多結晶と単結晶が混在する粗悪な結
晶性の膜となる）。
【０１０３】このような状態で、ＨＣｌもしくはＨ2 ガ
ス導入によるエッチングを施す。すると、多結晶シリコ
ン（４４ｂ）は単結晶に比較してエッチングレートが大
きいため、トレンチ４２の底部の良好な結晶性のエピタ
キシャル膜（４４ａ）に比較して開口部の粗悪な結晶性
のエピタキシャル膜（４４ｂ）のエッチングレートは大
きく、結果的に、開口部の選択的なエッチングを容易に
行うことができる。つまり、トレンチ開口部の多結晶シ
リコンを選択的に除去できる。
ス導入によるエッチングを施す。すると、多結晶シリコ
ン（４４ｂ）は単結晶に比較してエッチングレートが大
きいため、トレンチ４２の底部の良好な結晶性のエピタ
キシャル膜（４４ａ）に比較して開口部の粗悪な結晶性
のエピタキシャル膜（４４ｂ）のエッチングレートは大
きく、結果的に、開口部の選択的なエッチングを容易に
行うことができる。つまり、トレンチ開口部の多結晶シ
リコンを選択的に除去できる。
【０１０４】このように、酸化膜マスク４３を残した状
態でエピタキシャル成長させると、ＨＣｌもしくはＨ2
を用いたトレンチ開口部の選択的エッチング処理をより
効率的に行うことができる（開口部の選択エッチング性
を高めることができる）。なお、マスクとする材料とし
ては酸化膜に限らず窒化膜を用いてよく、窒化膜上にお
いても多結晶シリコンが成長するため酸化膜と同様の効
果が得られる。
態でエピタキシャル成長させると、ＨＣｌもしくはＨ2
を用いたトレンチ開口部の選択的エッチング処理をより
効率的に行うことができる（開口部の選択エッチング性
を高めることができる）。なお、マスクとする材料とし
ては酸化膜に限らず窒化膜を用いてよく、窒化膜上にお
いても多結晶シリコンが成長するため酸化膜と同様の効
果が得られる。
【０１０５】さらに、埋込エピタキシャル成長後のエピ
膜の表面を平坦化するＣＭＰ工程においては、研磨の終
点検出膜（研磨ストッパ）としてトレンチ形成において
エッチングマスクに用いた酸化膜４３を用いることによ
り加工精度の向上を図ることができる。つまり、酸化膜
はシリコン膜に比較して研磨レートが低いため、酸化膜
４３が露出した時点で研磨が停止する特性を用いる。同
様に、ドライエッチング処理によるエッチバックにより
エピタキシャル膜の表面平坦化を行う場合にもエッチン
グマスクに用いた酸化膜をエッチングストッパとしても
よい。
膜の表面を平坦化するＣＭＰ工程においては、研磨の終
点検出膜（研磨ストッパ）としてトレンチ形成において
エッチングマスクに用いた酸化膜４３を用いることによ
り加工精度の向上を図ることができる。つまり、酸化膜
はシリコン膜に比較して研磨レートが低いため、酸化膜
４３が露出した時点で研磨が停止する特性を用いる。同
様に、ドライエッチング処理によるエッチバックにより
エピタキシャル膜の表面平坦化を行う場合にもエッチン
グマスクに用いた酸化膜をエッチングストッパとしても
よい。
【０１０６】なお、当然のことながら上述したように、
エピタキシャル膜の成膜の際に、前工程であるトレンチ
形成工程のエッチングマスクに用いた膜４３の全部を除
去した状態でエピタキシャル膜４４を成膜することによ
り、トレンチ開口部および平坦部上に単結晶半導体を形
成するようにしてもよい。これにより、トレンチ開口部
のエピタキシャル膜の結晶性が向上する。 （第６の実施の形態）次に、第６の実施形態を、第１〜
５の実施形態との相違点を中心に説明する。
エピタキシャル膜の成膜の際に、前工程であるトレンチ
形成工程のエッチングマスクに用いた膜４３の全部を除
去した状態でエピタキシャル膜４４を成膜することによ
り、トレンチ開口部および平坦部上に単結晶半導体を形
成するようにしてもよい。これにより、トレンチ開口部
のエピタキシャル膜の結晶性が向上する。 （第６の実施の形態）次に、第６の実施形態を、第１〜
５の実施形態との相違点を中心に説明する。
【０１０７】図１１は、本実施の形態における半導体基
板の製造工程を示す概略断面図である。図１１（ｄ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）５１にトレンチ５２が形成され、この
トレンチ５２の内部には単結晶シリコン膜（拡散層）５
３が充填されている。
板の製造工程を示す概略断面図である。図１１（ｄ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）５１にトレンチ５２が形成され、この
トレンチ５２の内部には単結晶シリコン膜（拡散層）５
３が充填されている。
【０１０８】まず、図１１（ａ）に示すように、シリコ
ン基板５１における拡散層を形成しようとする所望の位
置に所望の深さのトレンチ５２を形成する。このトレン
チ形成工程では、ドライエッチング処理もしくはウェッ
トエッチング処理のいずれかによる異方性エッチング処
理を用いる。その後、トレンチ５２内を含めた基板１上
に埋込エピタキシャル成長させる（エピタキシャル膜５
４を形成する）。このとき、トレンチ５２の側面からの
成長により埋込が進む。その結果として、相対向する側
面からの成長端がトレンチ中央で接した場合には巨視的
に現れてくる埋込不良（す）は前記の第１〜４の実施形
態により低減できたとしても、原子レベルでの格子不整
合が発生し、結晶欠陥の原因となる。
ン基板５１における拡散層を形成しようとする所望の位
置に所望の深さのトレンチ５２を形成する。このトレン
チ形成工程では、ドライエッチング処理もしくはウェッ
トエッチング処理のいずれかによる異方性エッチング処
理を用いる。その後、トレンチ５２内を含めた基板１上
に埋込エピタキシャル成長させる（エピタキシャル膜５
４を形成する）。このとき、トレンチ５２の側面からの
成長により埋込が進む。その結果として、相対向する側
面からの成長端がトレンチ中央で接した場合には巨視的
に現れてくる埋込不良（す）は前記の第１〜４の実施形
態により低減できたとしても、原子レベルでの格子不整
合が発生し、結晶欠陥の原因となる。
【０１０９】そこで、本実施形態においては、図１１
（ａ）に示すごとくトレンチ５２の内部に埋込エピタキ
シャル成長させてトレンチ５２の中央部に“す”がある
状態で、図１１（ｂ）に示すように、トレンチ５２内を
含めた基板１上にアモルファスシリコン膜５５を成膜し
てトレンチ５２の内部を埋め込む。アモルファスシリコ
ン膜５５の成膜に関しては、ＬＰ−ＣＶＤにおいて成膜
ガスとしてＳｉＨ4 、キャリアガスとしてＨ2 を用いて
６００℃以下の低温で成膜させることにより形成する。
低温での成膜であるため埋込性は良好でトレンチ中央部
の“す”の中にも埋込可能である。
（ａ）に示すごとくトレンチ５２の内部に埋込エピタキ
シャル成長させてトレンチ５２の中央部に“す”がある
状態で、図１１（ｂ）に示すように、トレンチ５２内を
含めた基板１上にアモルファスシリコン膜５５を成膜し
てトレンチ５２の内部を埋め込む。アモルファスシリコ
ン膜５５の成膜に関しては、ＬＰ−ＣＶＤにおいて成膜
ガスとしてＳｉＨ4 、キャリアガスとしてＨ2 を用いて
６００℃以下の低温で成膜させることにより形成する。
低温での成膜であるため埋込性は良好でトレンチ中央部
の“す”の中にも埋込可能である。
【０１１０】引き続き、図１１（ｃ）に示すように、Ｌ
Ｐ−ＣＶＤ内で熱処理を施すことで固相反応させ、埋込
アモルファスシリコン層５５を単結晶化させる（単結晶
シリコン膜５６とする）。このとき、トレンチ５２の両
側面から気相反応させる際にトレンチ中央部に欠陥層が
発生することが懸念されるが、固相反応時（単結晶化の
時）にトレンチ中央部の結晶欠陥層が熱緩和される。こ
こで、固相反応させるためには９００℃以上好ましくは
１１００℃以上の熱処理が必要である。また、固相反応
を目的とする熱処理はＬＰ−ＣＶＤ中の減圧雰囲気での
処理に限らず、成膜装置外部に取り出した上で電気炉等
を使用した大気圧下の熱処理であってもよい。ただし、
ＬＰ−ＣＶＤ中で実施することにより一連の処理が同一
装置内でできるため処理時間の節約によりスループット
向上が期待できる。
Ｐ−ＣＶＤ内で熱処理を施すことで固相反応させ、埋込
アモルファスシリコン層５５を単結晶化させる（単結晶
シリコン膜５６とする）。このとき、トレンチ５２の両
側面から気相反応させる際にトレンチ中央部に欠陥層が
発生することが懸念されるが、固相反応時（単結晶化の
時）にトレンチ中央部の結晶欠陥層が熱緩和される。こ
こで、固相反応させるためには９００℃以上好ましくは
１１００℃以上の熱処理が必要である。また、固相反応
を目的とする熱処理はＬＰ−ＣＶＤ中の減圧雰囲気での
処理に限らず、成膜装置外部に取り出した上で電気炉等
を使用した大気圧下の熱処理であってもよい。ただし、
ＬＰ−ＣＶＤ中で実施することにより一連の処理が同一
装置内でできるため処理時間の節約によりスループット
向上が期待できる。
【０１１１】そして、図１１（ｄ）に示すように、膜５
４，５６の表面の平坦化処理を行う。なお、図１１では
エピタキシャル膜５４の成膜後にアモルファスシリコン
層５５を成膜することによりトレンチ５２内を埋め込ん
だが、エピタキシャル膜５４を使用せずにアモルファス
シリコン層５５のみでトレンチ埋め込みを行うことも可
能である。ただし、成膜レートが小さいため、アモルフ
ァスシリコンのみでトレンチ内部に埋め込もうとする場
合には長時間の成膜処理が必要となる。また、本例で
も、第１〜４の実施形態と同様に、アスペクト比が
「１」以上の高アスペクトの拡散層加工を行ってもよい
（このようにすることによる効果は後でまとめて記載す
る）。
４，５６の表面の平坦化処理を行う。なお、図１１では
エピタキシャル膜５４の成膜後にアモルファスシリコン
層５５を成膜することによりトレンチ５２内を埋め込ん
だが、エピタキシャル膜５４を使用せずにアモルファス
シリコン層５５のみでトレンチ埋め込みを行うことも可
能である。ただし、成膜レートが小さいため、アモルフ
ァスシリコンのみでトレンチ内部に埋め込もうとする場
合には長時間の成膜処理が必要となる。また、本例で
も、第１〜４の実施形態と同様に、アスペクト比が
「１」以上の高アスペクトの拡散層加工を行ってもよい
（このようにすることによる効果は後でまとめて記載す
る）。
【０１１２】このように、本実施形態は下記の特徴を有
する。 （イ）シリコン基板５１にトレンチ５２を形成し、トレ
ンチ５２内を含めた基板１上にアモルファスシリコン膜
５５を成膜してトレンチ５２の内部を埋め込み、さら
に、熱処理によりアモルファスシリコン膜５５を固相反
応させることにより単結晶化し、次に、基板５１上の単
結晶シリコン膜５６の表面を平坦化した。よって、アモ
ルファスシリコン膜５５の成膜は低温で行うため埋込性
には優れており、また、トレンチ５２の両側面から気相
反応させる際にトレンチ中央部に欠陥層が発生すること
が懸念されるが、固相反応ではアモルファスシリコンが
単結晶化する際に熱緩和されることが期待できるため良
好な単結晶膜の埋込が可能となる。さらに、アモルファ
スシリコン膜５５の成膜後には基板表面に段差が発生す
るが、平坦化処理を行うことにより、後工程のデバイス
形成における不具合を回避することができる。 （ロ）トレンチ５２は、底部での幅よりも開口部での幅
が大きものとすると、トレンチの底部（基板深部側）に
対しトレンチの上部（基板表面側）の横広がりを大きく
することにより、開口部が広がり、結果的にアモルファ
スシリコン膜５５の埋込性を向上させることが可能とな
る。 （ハ）トレンチ形成工程においてトレンチエッチング処
理後に熱酸化処理を行い、形成した酸化膜を除去するこ
とでトレンチ開口部を広げるようにすると、アモルファ
スシリコン膜５５の埋込性を向上させることができる。 （ニ）トレンチ形成工程においてトレンチエッチング処
理を実施する前もしくは後に１回または複数回のトレン
チ上部のエッチング処理を行うようにすると、所望のト
レンチの開口部をエッチングすることにより開口部を広
げることでアモルファスシリコン膜５５の埋込性を向上
させることができる。当然、トレンチ５２の上部のエッ
チング処理は、開口部の幅がトレンチ５２の幅より大き
く、エッチング深さはトレンチ５２の深さより小さくす
る。 （ホ）アモルファスシリコン膜５５の埋込前にエピタキ
シャル膜５４を成膜しており、アモルファスシリコン膜
５５のみを埋め込む場合には成長レートが低いためにス
ループットの低下が懸念されるが、エピタキシャル膜５
４を気相成長により成膜した後に、アモルファスシリコ
ン膜５５を完全に埋め込めばよく、アモルファスシリコ
ン膜５５は埋込の最終段階で成膜すればよい。そのた
め、スループットが向上し、なおかつトレンチ中央部の
埋込不良や結晶欠陥の抑制が可能となる。 （ヘ）エピタキシャル膜５４の成膜とアモルファスシリ
コン膜５５の成膜とを、同一の成膜装置内で連続して処
理すると、基板表面への汚染物の付着を低減可能とな
り、スループットも向上する。 （ト）トレンチ５２内部にエピタキシャル膜５４を成膜
した後に、エピタキシャル膜５４のエッチング処理とエ
ピタキシャル膜の成膜処理とを１回または複数回繰り返
すようにする。このようにエピタキシャル膜埋め込み後
に開口部を塞ぐものを取り除くことを目的とするエッチ
ング処理を施し、更にエピタキシャル膜を成膜すること
により、エピタキシャル膜埋め込みにおける開口部の塞
がりを低減して、エピタキシャル膜の成膜工程において
埋込性を向上させ埋込不良（す）を抑制することができ
る。 （チ）ここで、エピタキシャル膜５４のエッチング処理
は、塩化水素または水素を含んだ雰囲気において塩化水
素または水素の気相エッチング作用を用いると、低ダメ
ージに開口部を塞ぐものを除去することができる。 （リ）エピタキシャル膜（５４）の成膜処理とエピタキ
シャル膜（５４）のエッチング処理を交互に行うことに
より、エピタキシャル成長とエッチング処理とを連続し
て行う上で各々の処理において最適な基板温度を選択す
ることが可能となり、また、特にガス材料によるエッチ
ング反応処理は成膜装置内でエピタキシャル膜成膜とエ
ッチング処理を連続して行うことが可能であるため、基
板表面への汚染物の付着を低減可能でスループットの向
上も期待できる。 （ヌ）エピタキシャル膜５４の成膜処理においては、少
なくとも成膜材料元素を含む成膜ガスに基板表面がさら
される状態で任意の温度に基板５１を保持し、エピタキ
シャル膜５４のエッチング処理においては少なくともエ
ッチングガスに基板５１表面がさらされる状態でエッチ
ング反応が供給律速過程となる任意の温度に基板５１を
保持する。つまり、エッチング処理においては開口部を
選択的にエッチングすることが望ましいため、供給律速
となる高温下でのエッチング処理を行うことが有効であ
る。 （ル）前工程であるトレンチ形成工程のエッチングマス
クに用いた膜の全部もしくは一部を残した状態でエピタ
キシャル膜５４を成膜することにより、トレンチ開口部
に多結晶シリコンを形成し、エッチング処理においてト
レンチ開口部の多結晶シリコンを選択的に除去するよう
にすると、選択的に開口部のみをエッチング除去するこ
とができる。あるいは、エピタキシャル膜の成膜の際
に、前工程であるトレンチ形成工程のエッチングマスク
に用いた膜の全部を除去した状態でエピタキシャル膜５
４を成膜することにより、トレンチ開口部および平坦部
上に単結晶半導体を形成するようにしてもよい。その結
果、トレンチ開口部のエピタキシャル膜の結晶性が向上
する。
する。 （イ）シリコン基板５１にトレンチ５２を形成し、トレ
ンチ５２内を含めた基板１上にアモルファスシリコン膜
５５を成膜してトレンチ５２の内部を埋め込み、さら
に、熱処理によりアモルファスシリコン膜５５を固相反
応させることにより単結晶化し、次に、基板５１上の単
結晶シリコン膜５６の表面を平坦化した。よって、アモ
ルファスシリコン膜５５の成膜は低温で行うため埋込性
には優れており、また、トレンチ５２の両側面から気相
反応させる際にトレンチ中央部に欠陥層が発生すること
が懸念されるが、固相反応ではアモルファスシリコンが
単結晶化する際に熱緩和されることが期待できるため良
好な単結晶膜の埋込が可能となる。さらに、アモルファ
スシリコン膜５５の成膜後には基板表面に段差が発生す
るが、平坦化処理を行うことにより、後工程のデバイス
形成における不具合を回避することができる。 （ロ）トレンチ５２は、底部での幅よりも開口部での幅
が大きものとすると、トレンチの底部（基板深部側）に
対しトレンチの上部（基板表面側）の横広がりを大きく
することにより、開口部が広がり、結果的にアモルファ
スシリコン膜５５の埋込性を向上させることが可能とな
る。 （ハ）トレンチ形成工程においてトレンチエッチング処
理後に熱酸化処理を行い、形成した酸化膜を除去するこ
とでトレンチ開口部を広げるようにすると、アモルファ
スシリコン膜５５の埋込性を向上させることができる。 （ニ）トレンチ形成工程においてトレンチエッチング処
理を実施する前もしくは後に１回または複数回のトレン
チ上部のエッチング処理を行うようにすると、所望のト
レンチの開口部をエッチングすることにより開口部を広
げることでアモルファスシリコン膜５５の埋込性を向上
させることができる。当然、トレンチ５２の上部のエッ
チング処理は、開口部の幅がトレンチ５２の幅より大き
く、エッチング深さはトレンチ５２の深さより小さくす
る。 （ホ）アモルファスシリコン膜５５の埋込前にエピタキ
シャル膜５４を成膜しており、アモルファスシリコン膜
５５のみを埋め込む場合には成長レートが低いためにス
ループットの低下が懸念されるが、エピタキシャル膜５
４を気相成長により成膜した後に、アモルファスシリコ
ン膜５５を完全に埋め込めばよく、アモルファスシリコ
ン膜５５は埋込の最終段階で成膜すればよい。そのた
め、スループットが向上し、なおかつトレンチ中央部の
埋込不良や結晶欠陥の抑制が可能となる。 （ヘ）エピタキシャル膜５４の成膜とアモルファスシリ
コン膜５５の成膜とを、同一の成膜装置内で連続して処
理すると、基板表面への汚染物の付着を低減可能とな
り、スループットも向上する。 （ト）トレンチ５２内部にエピタキシャル膜５４を成膜
した後に、エピタキシャル膜５４のエッチング処理とエ
ピタキシャル膜の成膜処理とを１回または複数回繰り返
すようにする。このようにエピタキシャル膜埋め込み後
に開口部を塞ぐものを取り除くことを目的とするエッチ
ング処理を施し、更にエピタキシャル膜を成膜すること
により、エピタキシャル膜埋め込みにおける開口部の塞
がりを低減して、エピタキシャル膜の成膜工程において
埋込性を向上させ埋込不良（す）を抑制することができ
る。 （チ）ここで、エピタキシャル膜５４のエッチング処理
は、塩化水素または水素を含んだ雰囲気において塩化水
素または水素の気相エッチング作用を用いると、低ダメ
ージに開口部を塞ぐものを除去することができる。 （リ）エピタキシャル膜（５４）の成膜処理とエピタキ
シャル膜（５４）のエッチング処理を交互に行うことに
より、エピタキシャル成長とエッチング処理とを連続し
て行う上で各々の処理において最適な基板温度を選択す
ることが可能となり、また、特にガス材料によるエッチ
ング反応処理は成膜装置内でエピタキシャル膜成膜とエ
ッチング処理を連続して行うことが可能であるため、基
板表面への汚染物の付着を低減可能でスループットの向
上も期待できる。 （ヌ）エピタキシャル膜５４の成膜処理においては、少
なくとも成膜材料元素を含む成膜ガスに基板表面がさら
される状態で任意の温度に基板５１を保持し、エピタキ
シャル膜５４のエッチング処理においては少なくともエ
ッチングガスに基板５１表面がさらされる状態でエッチ
ング反応が供給律速過程となる任意の温度に基板５１を
保持する。つまり、エッチング処理においては開口部を
選択的にエッチングすることが望ましいため、供給律速
となる高温下でのエッチング処理を行うことが有効であ
る。 （ル）前工程であるトレンチ形成工程のエッチングマス
クに用いた膜の全部もしくは一部を残した状態でエピタ
キシャル膜５４を成膜することにより、トレンチ開口部
に多結晶シリコンを形成し、エッチング処理においてト
レンチ開口部の多結晶シリコンを選択的に除去するよう
にすると、選択的に開口部のみをエッチング除去するこ
とができる。あるいは、エピタキシャル膜の成膜の際
に、前工程であるトレンチ形成工程のエッチングマスク
に用いた膜の全部を除去した状態でエピタキシャル膜５
４を成膜することにより、トレンチ開口部および平坦部
上に単結晶半導体を形成するようにしてもよい。その結
果、トレンチ開口部のエピタキシャル膜の結晶性が向上
する。
【０１１３】また、他の特徴として、アモルファスシリ
コンを単結晶化するための固相反応工程において、アモ
ルファスシリコン膜５５の埋込工程と同一の成膜装置内
で連続して熱処理することにより、基板表面への汚染物
の付着を低減可能でスループットも向上する。また、膜
５４，５６の表面の平坦化を研磨法もしくはドライエッ
チング処理によるエッチバック法により行うときに、エ
ッチングマスクに用いた膜を研磨ストッパもしくはドラ
イエッチングのストッパとすることができ、表面の平坦
化における加工精度を向上することができる。 （第７の実施の形態）次に、第７の実施形態を、第１〜
６の実施形態との相違点を中心に説明する。
コンを単結晶化するための固相反応工程において、アモ
ルファスシリコン膜５５の埋込工程と同一の成膜装置内
で連続して熱処理することにより、基板表面への汚染物
の付着を低減可能でスループットも向上する。また、膜
５４，５６の表面の平坦化を研磨法もしくはドライエッ
チング処理によるエッチバック法により行うときに、エ
ッチングマスクに用いた膜を研磨ストッパもしくはドラ
イエッチングのストッパとすることができ、表面の平坦
化における加工精度を向上することができる。 （第７の実施の形態）次に、第７の実施形態を、第１〜
６の実施形態との相違点を中心に説明する。
【０１１４】図１２，１３は、本実施の形態における半
導体基板の製造工程を示す概略断面図である。図１３
（ｃ）に示すように、半導体基板を構成するシリコン基
板（単結晶シリコン基板）６１にトレンチ６２が形成さ
れ、このトレンチ６２の内部には単結晶シリコン膜（拡
散層）６３が充填されるとともにその内部には導電材料
６４が埋め込まれている。導電材料６４は拡散層６３の
電位をとることを目的にして配置したものである。ま
た、当然のことながら、基板６１はＮ型で、拡散層６３
はＰ型であり（あるいは基板１はＰ型で、拡散層６３は
Ｎ型）、その界面にＰＮ接合が形成され、デバイスを深
さ方向に高集積化することが可能となっている。
導体基板の製造工程を示す概略断面図である。図１３
（ｃ）に示すように、半導体基板を構成するシリコン基
板（単結晶シリコン基板）６１にトレンチ６２が形成さ
れ、このトレンチ６２の内部には単結晶シリコン膜（拡
散層）６３が充填されるとともにその内部には導電材料
６４が埋め込まれている。導電材料６４は拡散層６３の
電位をとることを目的にして配置したものである。ま
た、当然のことながら、基板６１はＮ型で、拡散層６３
はＰ型であり（あるいは基板１はＰ型で、拡散層６３は
Ｎ型）、その界面にＰＮ接合が形成され、デバイスを深
さ方向に高集積化することが可能となっている。
【０１１５】まず、図１２（ａ）〜（ｄ）に示すよう
に、シリコン基板６１に酸化膜６５を用いて開口部６５
ａからエッチングを行い、拡散層を形成しようとする所
望の位置に所望の深さでトレンチ６２を形成する。エッ
チングにはドライエッチング処理もしくはウェットエッ
チング処理のいずれかによる異方性エッチング処理を用
いる。ここまでのトレンチ６２の加工工程に関しては第
１の実施形態と同様である。
に、シリコン基板６１に酸化膜６５を用いて開口部６５
ａからエッチングを行い、拡散層を形成しようとする所
望の位置に所望の深さでトレンチ６２を形成する。エッ
チングにはドライエッチング処理もしくはウェットエッ
チング処理のいずれかによる異方性エッチング処理を用
いる。ここまでのトレンチ６２の加工工程に関しては第
１の実施形態と同様である。
【０１１６】そして、図１３（ａ）に示すように、エピ
タキシャル成長法によりトレンチ６２内を含めた基板６
１上にエピタキシャル膜６６を形成する。エピタキシャ
ル膜６６の成長工程においては、後工程においてトレン
チ６２内に導電材料６４を埋め込むために、エピタキシ
ャル膜６６はトレンチ６２の内側に成長させ、完全には
埋め込まないようにする。
タキシャル成長法によりトレンチ６２内を含めた基板６
１上にエピタキシャル膜６６を形成する。エピタキシャ
ル膜６６の成長工程においては、後工程においてトレン
チ６２内に導電材料６４を埋め込むために、エピタキシ
ャル膜６６はトレンチ６２の内側に成長させ、完全には
埋め込まないようにする。
【０１１７】その後、図１３（ｂ）に示すように、エピ
タキシャル膜６６の上に導電材料の膜（導電膜）６７を
成膜し、トレンチ６２内においてエピタキシャル膜６６
の内側に導電膜６７を埋め込みながらトレンチ６２内の
埋め込みを行う。埋め込む導電材料（６４）としては、
一般的に配線材料として用いられる金属材料（金属
膜）、具体的にはＡｌ、Ｃｕ等を用いる。ただし、予め
トレンチ内部にバリアメタルとなるＴｉＮ等の材料を成
膜することでＡｌやＣｕのマイグレーションを防ぐこと
ができる。Ａｌについてはスパッタリングや蒸着等のＰ
ＶＤ法やＣＶＤ法により成膜することができ、埋込性や
結晶性を良好にするため、成膜後に６００℃程度の熱処
理を行うことが望ましい。ＣｕについてはＣｕメッキ法
等で成膜を行う。
タキシャル膜６６の上に導電材料の膜（導電膜）６７を
成膜し、トレンチ６２内においてエピタキシャル膜６６
の内側に導電膜６７を埋め込みながらトレンチ６２内の
埋め込みを行う。埋め込む導電材料（６４）としては、
一般的に配線材料として用いられる金属材料（金属
膜）、具体的にはＡｌ、Ｃｕ等を用いる。ただし、予め
トレンチ内部にバリアメタルとなるＴｉＮ等の材料を成
膜することでＡｌやＣｕのマイグレーションを防ぐこと
ができる。Ａｌについてはスパッタリングや蒸着等のＰ
ＶＤ法やＣＶＤ法により成膜することができ、埋込性や
結晶性を良好にするため、成膜後に６００℃程度の熱処
理を行うことが望ましい。ＣｕについてはＣｕメッキ法
等で成膜を行う。
【０１１８】また、他の導電材料としては、金属とシリ
コンの化合物である金属シリサイドを埋め込むことも可
能である。金属シリサイドを形成する金属材料として
は、ＴｉやＣｏ、Ｎｉ、Ｗ、Ｐｄ、Ｐｔ等を用いること
ができ、いずれもスパッタリングや蒸着等のＰＶＤ法に
よりトレンチ６２内に堆積させ、その後の熱処理（３０
０〜９００℃）によりエピタキシャル膜６６の一部と反
応させシリサイド化させる。金属層をシリサイド化させ
ることで正味の堆積が増加するため、結果としてトレン
チ６２の内部を完全に埋め込むことが可能となる。ま
た、金属シリサイド層の成膜に関しては、金属シリサイ
ド材料が含まれるガス材料を用いたＣＶＤ法によっても
成膜可能である。金属シリサイドは化学的にも安定であ
るため信頼性が高く、電気伝導率も金属とほぼ同等であ
るため拡散層の電位をとる導電材料に用いることは好ま
しい。
コンの化合物である金属シリサイドを埋め込むことも可
能である。金属シリサイドを形成する金属材料として
は、ＴｉやＣｏ、Ｎｉ、Ｗ、Ｐｄ、Ｐｔ等を用いること
ができ、いずれもスパッタリングや蒸着等のＰＶＤ法に
よりトレンチ６２内に堆積させ、その後の熱処理（３０
０〜９００℃）によりエピタキシャル膜６６の一部と反
応させシリサイド化させる。金属層をシリサイド化させ
ることで正味の堆積が増加するため、結果としてトレン
チ６２の内部を完全に埋め込むことが可能となる。ま
た、金属シリサイド層の成膜に関しては、金属シリサイ
ド材料が含まれるガス材料を用いたＣＶＤ法によっても
成膜可能である。金属シリサイドは化学的にも安定であ
るため信頼性が高く、電気伝導率も金属とほぼ同等であ
るため拡散層の電位をとる導電材料に用いることは好ま
しい。
【０１１９】また、導電材料として、高不純物濃度の多
結晶シリコン（高濃度の多結晶半導体材料）を用いても
よい。この場合、ＣＶＤ法によりドーパントとなるガス
材料と成膜材料を導入しトレンチ内に成膜する。この方
法では、エピタキシャル成長装置内で連続して成膜する
ことが可能となる。なお、この場合、エピタキシャル膜
６６の導電型と多結晶シリコンの導電型を一致させるこ
とが必要である。また、エピタキシャル膜６６の成膜工
程および導電膜６７の成膜工程において、埋込性を向上
させるために、第１の実施形態等で用いたＨＣｌやＨ2
による開口部のエッチング処理を付加するとよい。
結晶シリコン（高濃度の多結晶半導体材料）を用いても
よい。この場合、ＣＶＤ法によりドーパントとなるガス
材料と成膜材料を導入しトレンチ内に成膜する。この方
法では、エピタキシャル成長装置内で連続して成膜する
ことが可能となる。なお、この場合、エピタキシャル膜
６６の導電型と多結晶シリコンの導電型を一致させるこ
とが必要である。また、エピタキシャル膜６６の成膜工
程および導電膜６７の成膜工程において、埋込性を向上
させるために、第１の実施形態等で用いたＨＣｌやＨ2
による開口部のエッチング処理を付加するとよい。
【０１２０】このように、埋込用導電材料として、金属
材料、金属シリサイド材料、高濃度の多結晶半導体材料
の少なくともいずれか１つを用いる。これらを使用する
ことにより電気伝導性が良好で化学的にも安定な導電材
料層が形成できる。また、拡散層６３の導電型と同一の
導電型の高濃度多結晶シリコンを導電材料とすることに
より拡散層６３の接触抵抗を低減することができる。
材料、金属シリサイド材料、高濃度の多結晶半導体材料
の少なくともいずれか１つを用いる。これらを使用する
ことにより電気伝導性が良好で化学的にも安定な導電材
料層が形成できる。また、拡散層６３の導電型と同一の
導電型の高濃度多結晶シリコンを導電材料とすることに
より拡散層６３の接触抵抗を低減することができる。
【０１２１】そして、図１３（ｃ）に示すように、基板
６１のエピタキシャル膜６６および導電膜６７の表面を
研磨により平坦化して成膜による段差を無くして、後工
程のデバイス形成時の不具合を回避する。その結果、導
電材料６４を内蔵した高アスペクトの拡散層６３が形成
される。つまり、トレンチ６２を横切る基板表面と平行
な任意の面内での横方向の寸法よりも基板表面に対し法
線方向の寸法の方が大きい拡散層６３が充填される。よ
って、従来の基板表面やイオン注入領域から熱拡散によ
り形成する拡散層はアスペクト比は「１」を原理的に超
えられないのに対して、高アスペクトの半導体層（拡散
層）を形成することで深さ方向の有効活用につながり単
位面積当たりの素子の高集積化が可能となる。
６１のエピタキシャル膜６６および導電膜６７の表面を
研磨により平坦化して成膜による段差を無くして、後工
程のデバイス形成時の不具合を回避する。その結果、導
電材料６４を内蔵した高アスペクトの拡散層６３が形成
される。つまり、トレンチ６２を横切る基板表面と平行
な任意の面内での横方向の寸法よりも基板表面に対し法
線方向の寸法の方が大きい拡散層６３が充填される。よ
って、従来の基板表面やイオン注入領域から熱拡散によ
り形成する拡散層はアスペクト比は「１」を原理的に超
えられないのに対して、高アスペクトの半導体層（拡散
層）を形成することで深さ方向の有効活用につながり単
位面積当たりの素子の高集積化が可能となる。
【０１２２】また、導電材料６４を拡散層６３内に埋め
込むことで、拡散層６３の表面に配線を接続する場合に
比べて（表面から電位をとる場合に比べて）、拡散層６
３内に均一に電界を広げることが可能となり、拡散層６
３と配線間の寄生抵抗を低減することができ、特に、ト
レンチ深さを深くし、より高アスペクトの拡散層を形成
する場合に有効である。 （第８の実施の形態）次に、第８の実施形態を、第１〜
７の実施形態との相違点を中心に説明する。
込むことで、拡散層６３の表面に配線を接続する場合に
比べて（表面から電位をとる場合に比べて）、拡散層６
３内に均一に電界を広げることが可能となり、拡散層６
３と配線間の寄生抵抗を低減することができ、特に、ト
レンチ深さを深くし、より高アスペクトの拡散層を形成
する場合に有効である。 （第８の実施の形態）次に、第８の実施形態を、第１〜
７の実施形態との相違点を中心に説明する。
【０１２３】図１４は、本実施の形態における半導体基
板の製造工程を示す概略断面図である。図１４（ｂ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）７１にトレンチ７２が形成され、この
トレンチ７２の内部には単結晶シリコン膜（拡散層）７
３が充填されている。
板の製造工程を示す概略断面図である。図１４（ｂ）に
示すように、半導体基板を構成するシリコン基板（単結
晶シリコン基板）７１にトレンチ７２が形成され、この
トレンチ７２の内部には単結晶シリコン膜（拡散層）７
３が充填されている。
【０１２４】まず、図１４（ａ）に示すように、シリコ
ン基板７１にトレンチ７２を形成した後、エピタキシャ
ル成長法によりトレンチ７２の内部を含めた基板１上に
エピタキシャル膜７３を成膜する。このとき、トレンチ
７２の上部に埋込不良領域“す”が残っている状態であ
っても、図１４（ｂ）に示すように、埋込不良のない深
さまで表面から研磨処理により埋込不良領域を除去す
る。つまり、基板７１上のエピタキシャル膜７３の表面
から研磨を行い、少なくともトレンチ７２の開口部より
も深い位置までのエピタキシャル膜７３及び基板７１を
除去する。よって、少なくともトレンチ７２の開口部に
おいてエピタキシャル膜７３の成膜時の“す”が残って
いても、この研磨処理にて“す”が除去できる。また、
この研磨処理にて表面が平坦化され、後工程のデバイス
形成における不具合を回避することができる。このよう
にして、最終的には埋込性の良好な拡散層７３を加工す
ることができる。
ン基板７１にトレンチ７２を形成した後、エピタキシャ
ル成長法によりトレンチ７２の内部を含めた基板１上に
エピタキシャル膜７３を成膜する。このとき、トレンチ
７２の上部に埋込不良領域“す”が残っている状態であ
っても、図１４（ｂ）に示すように、埋込不良のない深
さまで表面から研磨処理により埋込不良領域を除去す
る。つまり、基板７１上のエピタキシャル膜７３の表面
から研磨を行い、少なくともトレンチ７２の開口部より
も深い位置までのエピタキシャル膜７３及び基板７１を
除去する。よって、少なくともトレンチ７２の開口部に
おいてエピタキシャル膜７３の成膜時の“す”が残って
いても、この研磨処理にて“す”が除去できる。また、
この研磨処理にて表面が平坦化され、後工程のデバイス
形成における不具合を回避することができる。このよう
にして、最終的には埋込性の良好な拡散層７３を加工す
ることができる。
【０１２５】この方法は第６実施形態で示したアモルフ
ァスシリコンを埋め込んで単結晶化する場合であって
も、第７実施形態で示したエピタキシャル膜と導電材料
を埋め込む場合であっても、トレンチ上部の埋込不良除
去法として適用可能である。
ァスシリコンを埋め込んで単結晶化する場合であって
も、第７実施形態で示したエピタキシャル膜と導電材料
を埋め込む場合であっても、トレンチ上部の埋込不良除
去法として適用可能である。
【０１２６】第８の実施形態の説明を終え、拡散層のド
ーパント濃度制御について説明を加える。第１〜８の実
施形態においては、トレンチ内部に埋込エピタキシャル
膜（アモルファス膜５５を含む）を成膜することにより
３次元の拡散層形成を狙ったものであるが、拡散層を形
成する上では、埋込層のドーパント濃度制御が必要であ
る。ドーパントの混入（ドーパントとなる不純物を含む
ガス材料の導入）はエピタキシャル膜の成膜工程におい
て、Ｐ型層を形成する場合にはＢ2 Ｈ6 等のガスを０．
１〜０．５リットル／分程度導入することで、Ｂ（ボロ
ン）をエピタキシャル膜中に混入させる。また、Ｎ型層
を形成する場合にはＰＨ3 等のガスを０．１〜０．５リ
ットル／分程度導入することで、Ｐ（リン）をエピタキ
シャル膜中に混入させる。 （第９の実施の形態）次に、第９の実施の形態を、第１
及び第６の実施の形態との相違点を中心に説明する。
ーパント濃度制御について説明を加える。第１〜８の実
施形態においては、トレンチ内部に埋込エピタキシャル
膜（アモルファス膜５５を含む）を成膜することにより
３次元の拡散層形成を狙ったものであるが、拡散層を形
成する上では、埋込層のドーパント濃度制御が必要であ
る。ドーパントの混入（ドーパントとなる不純物を含む
ガス材料の導入）はエピタキシャル膜の成膜工程におい
て、Ｐ型層を形成する場合にはＢ2 Ｈ6 等のガスを０．
１〜０．５リットル／分程度導入することで、Ｂ（ボロ
ン）をエピタキシャル膜中に混入させる。また、Ｎ型層
を形成する場合にはＰＨ3 等のガスを０．１〜０．５リ
ットル／分程度導入することで、Ｐ（リン）をエピタキ
シャル膜中に混入させる。 （第９の実施の形態）次に、第９の実施の形態を、第１
及び第６の実施の形態との相違点を中心に説明する。
【０１２７】本実施形態では、第１の実施の形態におい
てトレンチ内部に埋込エピタキシャル成長させた場合の
トレンチ中央部の埋込不良に対して、減圧下での非酸化
性雰囲気において熱処理を行うようにしている。これに
より、表面の酸化を防止しつつシリコン原子の移動が促
進される。よって、埋込不良領域のシリコン原子が再配
列され、その結果、埋込不良を縮小させることができ
る。
てトレンチ内部に埋込エピタキシャル成長させた場合の
トレンチ中央部の埋込不良に対して、減圧下での非酸化
性雰囲気において熱処理を行うようにしている。これに
より、表面の酸化を防止しつつシリコン原子の移動が促
進される。よって、埋込不良領域のシリコン原子が再配
列され、その結果、埋込不良を縮小させることができ
る。
【０１２８】詳しくは、工程条件（減圧下での非酸化性
熱処理）として、処理温度を、９５０℃〜１２００℃
（特に、１１００℃以上とすると、より効果的である）
とし、時間を、１〜２０分間とし、雰囲気を、真空中も
しくはＨ2 または希ガス（Ｈｅ、Ａｒ等）を導入した減
圧雰囲気（１０〜３００torr）とする。
熱処理）として、処理温度を、９５０℃〜１２００℃
（特に、１１００℃以上とすると、より効果的である）
とし、時間を、１〜２０分間とし、雰囲気を、真空中も
しくはＨ2 または希ガス（Ｈｅ、Ａｒ等）を導入した減
圧雰囲気（１０〜３００torr）とする。
【０１２９】より具体的には、比較例として、トレンチ
エッチング→ＨＦ洗浄（自然酸化膜除去）→熱処理（自
然酸化膜除去）→エピ成膜→ＨＣｌエッチング→再エピ
成膜（低温成膜による埋込性向上）→１次研磨→犠牲酸
化→仕上げ研磨という工程を具備する場合において、本
実施形態を適用して、トレンチエッチング→ＨＦ洗浄
（自然酸化膜除去）→熱処理（自然酸化膜除去）→エピ
成膜→ＨＣｌエッチング→再エピ成膜（低温成膜による
埋込性向上）→減圧下での非酸化性熱処理→１次研磨→
犠牲酸化→仕上げ研磨を行うようにする。
エッチング→ＨＦ洗浄（自然酸化膜除去）→熱処理（自
然酸化膜除去）→エピ成膜→ＨＣｌエッチング→再エピ
成膜（低温成膜による埋込性向上）→１次研磨→犠牲酸
化→仕上げ研磨という工程を具備する場合において、本
実施形態を適用して、トレンチエッチング→ＨＦ洗浄
（自然酸化膜除去）→熱処理（自然酸化膜除去）→エピ
成膜→ＨＣｌエッチング→再エピ成膜（低温成膜による
埋込性向上）→減圧下での非酸化性熱処理→１次研磨→
犠牲酸化→仕上げ研磨を行うようにする。
【０１３０】図１５は、非酸化性の減圧雰囲気における
熱処理による効果確認を行った際の縦断面図である。図
１５（ａ）のように基板１のトレンチ２内にエピタキシ
ャル膜５を形成した後に、Ｈ2 、１１５０℃、１０分、
８０torrの熱処理を行ったところ、図１５（ｂ）のよう
に、埋込不良が縮小した。詳しくは、図１５（ａ）にお
ける埋込不良はトレンチ中央部においてトレンチ深さ方
向に直線的に延びている。この状態から上述の熱処理を
行うことにより、埋込不良にて露出する面（空洞の内周
面）においてシリコン原子の移動にて原子が再配列す
る。これにより、直線的に延びていた埋込不良に対し両
側から結合する部分が発生し埋込不良が縮小する。その
結果、図１５（ｂ）のように、埋込不良が線から点にな
る。
熱処理による効果確認を行った際の縦断面図である。図
１５（ａ）のように基板１のトレンチ２内にエピタキシ
ャル膜５を形成した後に、Ｈ2 、１１５０℃、１０分、
８０torrの熱処理を行ったところ、図１５（ｂ）のよう
に、埋込不良が縮小した。詳しくは、図１５（ａ）にお
ける埋込不良はトレンチ中央部においてトレンチ深さ方
向に直線的に延びている。この状態から上述の熱処理を
行うことにより、埋込不良にて露出する面（空洞の内周
面）においてシリコン原子の移動にて原子が再配列す
る。これにより、直線的に延びていた埋込不良に対し両
側から結合する部分が発生し埋込不良が縮小する。その
結果、図１５（ｂ）のように、埋込不良が線から点にな
る。
【０１３１】このように、半導体基板の製造方法とし
て、エピタキシャル膜の成膜の際に、トレンチ内部に埋
込後、非酸化性の減圧雰囲気において熱処理を行うこと
により、埋込不良を抑制することができる。特に、非酸
化性の減圧雰囲気における熱処理は、エピタキシャル膜
成膜を行った同一の成膜装置内でエピタキシャル膜成膜
後に連続して行うと、基板表面への汚染物の付着を低減
可能でスループットも向上する。これらの手法は第１の
実施の形態の他にも第６の実施の形態にも適用できる。
つまり、図１１（ｂ）のアモルファス半導体膜５５を固
相反応させて単結晶化する工程において、非酸化性の減
圧雰囲気において熱処理を行う。また、この際、アモル
ファス半導体膜埋込工程と同一の成膜装置内で連続して
熱処理すると、基板表面への汚染物の付着を低減可能で
スループットも向上する。
て、エピタキシャル膜の成膜の際に、トレンチ内部に埋
込後、非酸化性の減圧雰囲気において熱処理を行うこと
により、埋込不良を抑制することができる。特に、非酸
化性の減圧雰囲気における熱処理は、エピタキシャル膜
成膜を行った同一の成膜装置内でエピタキシャル膜成膜
後に連続して行うと、基板表面への汚染物の付着を低減
可能でスループットも向上する。これらの手法は第１の
実施の形態の他にも第６の実施の形態にも適用できる。
つまり、図１１（ｂ）のアモルファス半導体膜５５を固
相反応させて単結晶化する工程において、非酸化性の減
圧雰囲気において熱処理を行う。また、この際、アモル
ファス半導体膜埋込工程と同一の成膜装置内で連続して
熱処理すると、基板表面への汚染物の付着を低減可能で
スループットも向上する。
【０１３２】また、非酸化性の熱処理は、研磨による平
坦化後に、減圧雰囲気に導入して処理することによって
も、埋込不良部分でのシリコン原子の移動による埋込不
良の縮小が可能である。 （第１０の実施の形態）次に、第１０の実施の形態を、
第１及び第６の実施の形態との相違点を中心に説明す
る。
坦化後に、減圧雰囲気に導入して処理することによって
も、埋込不良部分でのシリコン原子の移動による埋込不
良の縮小が可能である。 （第１０の実施の形態）次に、第１０の実施の形態を、
第１及び第６の実施の形態との相違点を中心に説明す
る。
【０１３３】まず、図２（ａ）に示すように、シリコン
基板１にトレンチ２を形成した後、エピタキシャル膜５
を形成し、図２（ｂ）に示すように、エピタキシャル膜
５の一部をエッチングする。そして、図１６（ａ）に示
すように、エピタキシャル膜６を成長させる。このと
き、トレンチ２の中央部に埋込不良ができる。そこで、
図１６（ｂ）に示すように、エピタキシャル膜５，６に
対し研磨等の平坦化処理を行って埋込不良箇所を露出さ
せる。さらに、図１６（ｃ）に示すように、再度、エピ
タキシャル膜８０を成膜して埋込不良箇所を埋込む。こ
れにより、埋込不良の発生を抑制することができる。こ
のとき、低温での反応律速成膜（６００℃以下）を行う
と埋込効果はより高い。
基板１にトレンチ２を形成した後、エピタキシャル膜５
を形成し、図２（ｂ）に示すように、エピタキシャル膜
５の一部をエッチングする。そして、図１６（ａ）に示
すように、エピタキシャル膜６を成長させる。このと
き、トレンチ２の中央部に埋込不良ができる。そこで、
図１６（ｂ）に示すように、エピタキシャル膜５，６に
対し研磨等の平坦化処理を行って埋込不良箇所を露出さ
せる。さらに、図１６（ｃ）に示すように、再度、エピ
タキシャル膜８０を成膜して埋込不良箇所を埋込む。こ
れにより、埋込不良の発生を抑制することができる。こ
のとき、低温での反応律速成膜（６００℃以下）を行う
と埋込効果はより高い。
【０１３４】詳しくは、工程条件（埋込不良箇所の再埋
込工程）として、成膜装置がＬＰ−ＣＶＤであり、成膜
材料として、例えばＳｉＨ4 を用い、成膜温度として、
３００℃〜１２００℃にする。なお、シリコン膜は、成
膜温度により単結晶膜、多結晶膜、アモルファス膜に変
化するので、いずれかを使用する。
込工程）として、成膜装置がＬＰ−ＣＶＤであり、成膜
材料として、例えばＳｉＨ4 を用い、成膜温度として、
３００℃〜１２００℃にする。なお、シリコン膜は、成
膜温度により単結晶膜、多結晶膜、アモルファス膜に変
化するので、いずれかを使用する。
【０１３５】膜８０の成膜後において、図１６（ｄ）に
示すように、再度平坦化処理( 研磨またはエッチバッ
ク）を行う。より具体的には、比較例として、トレンチ
エッチング→ＨＦ洗浄（自然酸化膜除去）→熱処理（自
然酸化膜除去）→エピ成膜→ＨＣｌエッチング→再エピ
成膜（低温成膜による埋込性向上）→１次研磨→犠牲酸
化→仕上げ研磨という工程を具備する場合において、本
実施形態を適用して、トレンチエッチング→ＨＦ洗浄
（自然酸化膜除去）→熱処理（自然酸化膜除去）→エピ
成膜→ＨＣｌエッチング→再エピ成膜（低温成膜による
埋込性向上）→減圧化での非酸化性熱処理（第９の実施
形態で説明済み）→１次研磨→犠牲酸化→仕上げ研磨→
埋込不良再埋込工程としてのシリコン埋込（３００〜１
２００℃，単結晶あるいはポリシリコンあるいはアモル
ファスシリコン）→１次研磨→仕上げ研磨を行うように
する。
示すように、再度平坦化処理( 研磨またはエッチバッ
ク）を行う。より具体的には、比較例として、トレンチ
エッチング→ＨＦ洗浄（自然酸化膜除去）→熱処理（自
然酸化膜除去）→エピ成膜→ＨＣｌエッチング→再エピ
成膜（低温成膜による埋込性向上）→１次研磨→犠牲酸
化→仕上げ研磨という工程を具備する場合において、本
実施形態を適用して、トレンチエッチング→ＨＦ洗浄
（自然酸化膜除去）→熱処理（自然酸化膜除去）→エピ
成膜→ＨＣｌエッチング→再エピ成膜（低温成膜による
埋込性向上）→減圧化での非酸化性熱処理（第９の実施
形態で説明済み）→１次研磨→犠牲酸化→仕上げ研磨→
埋込不良再埋込工程としてのシリコン埋込（３００〜１
２００℃，単結晶あるいはポリシリコンあるいはアモル
ファスシリコン）→１次研磨→仕上げ研磨を行うように
する。
【０１３６】このように、半導体基板の製造方法とし
て、平坦化処理工程において、トレンチ２内の埋込エピ
タキシャル膜５，６の中央部の埋込不良箇所が表面に露
出した時点で、エピタキシャル膜８０もしくは多結晶膜
またはアモルファス膜を成膜することで埋込不良箇所を
埋設し、更に、平坦化処理を実施すると、埋込不良を低
減することができる。この手法は、第１の実施形態の他
にも第６の実施形態に適用することができる。つまり、
図１１（ｃ）においてトレンチ５２内の埋込膜５４，５
６の平坦化処理工程において、埋込層５４，５６の中央
部の埋込不良箇所が表面に露出した時点で、エピタキシ
ャル膜８０もしくは多結晶膜またはアモルファス膜を成
膜することで埋込不良箇所を埋設し、更に、平坦化処理
を実施する。 （第１１の実施の形態）次に、第１１の実施の形態を、
第１及び第６の実施の形態との相違点を中心に説明す
る。
て、平坦化処理工程において、トレンチ２内の埋込エピ
タキシャル膜５，６の中央部の埋込不良箇所が表面に露
出した時点で、エピタキシャル膜８０もしくは多結晶膜
またはアモルファス膜を成膜することで埋込不良箇所を
埋設し、更に、平坦化処理を実施すると、埋込不良を低
減することができる。この手法は、第１の実施形態の他
にも第６の実施形態に適用することができる。つまり、
図１１（ｃ）においてトレンチ５２内の埋込膜５４，５
６の平坦化処理工程において、埋込層５４，５６の中央
部の埋込不良箇所が表面に露出した時点で、エピタキシ
ャル膜８０もしくは多結晶膜またはアモルファス膜を成
膜することで埋込不良箇所を埋設し、更に、平坦化処理
を実施する。 （第１１の実施の形態）次に、第１１の実施の形態を、
第１及び第６の実施の形態との相違点を中心に説明す
る。
【０１３７】本実施形態は、図１７に示すように、トレ
ンチ９２内の底面でのエピタキシャル膜９３の成長速度
をαとし、同じくトレンチ９２内の側面でのエピタキシ
ャル膜９３の成長速度をβとし、トレンチ９２の開口部
での幅をＦとし、トレンチ深さをＢとしたとき、 Ｂ／α＜Ｆ／２β の関係を満足させるようにしている。
ンチ９２内の底面でのエピタキシャル膜９３の成長速度
をαとし、同じくトレンチ９２内の側面でのエピタキシ
ャル膜９３の成長速度をβとし、トレンチ９２の開口部
での幅をＦとし、トレンチ深さをＢとしたとき、 Ｂ／α＜Ｆ／２β の関係を満足させるようにしている。
【０１３８】詳しくは、図１７（ａ）に示すように基板
９１のトレンチ９２に対し、図１７（ｂ）に示すように
エピタキシャル膜９３を成長させる際に、トレンチ側面
からの成長合わせ面が埋込不良の原因となるため、合わ
せ面が初期のトレンチ上部となるように、トレンチ形状
やトレンチ内部のエピタキシャル膜成長速度（側面、底
面）に関して最適化を図るようにする。
９１のトレンチ９２に対し、図１７（ｂ）に示すように
エピタキシャル膜９３を成長させる際に、トレンチ側面
からの成長合わせ面が埋込不良の原因となるため、合わ
せ面が初期のトレンチ上部となるように、トレンチ形状
やトレンチ内部のエピタキシャル膜成長速度（側面、底
面）に関して最適化を図るようにする。
【０１３９】具体例を挙げると、基板として、Ｓｉ（１
１０）を用い、トレンチエッチングを、ＴＭＡＨによる
ウェットエッチングを行うものとする。この場合、トレ
ンチ内部成長速度は、β＝０．４５μｍ／ｍｉｎ、α＝
０．３８μｍとなり、上述の関係を満たすためには、ト
レンチ構造として、開口部幅Ｆが１８μｍの場合には、
深さＢを７．６μｍより小さくする。
１０）を用い、トレンチエッチングを、ＴＭＡＨによる
ウェットエッチングを行うものとする。この場合、トレ
ンチ内部成長速度は、β＝０．４５μｍ／ｍｉｎ、α＝
０．３８μｍとなり、上述の関係を満たすためには、ト
レンチ構造として、開口部幅Ｆが１８μｍの場合には、
深さＢを７．６μｍより小さくする。
【０１４０】このように、半導体基板９１にトレンチ９
２を形成した後、エピタキシャル成長法によりトレンチ
９２内を含めた半導体基板９１上にエピタキシャル膜９
３を形成し、半導体基板９１の上のエピタキシャル膜９
３の表面を平坦化する半導体装置の製造方法において、
上述の関係式（Ｂ／α＜Ｆ／２β）を満足させるように
した。よって、埋込不良の発生を抑制することができ
る。
２を形成した後、エピタキシャル成長法によりトレンチ
９２内を含めた半導体基板９１上にエピタキシャル膜９
３を形成し、半導体基板９１の上のエピタキシャル膜９
３の表面を平坦化する半導体装置の製造方法において、
上述の関係式（Ｂ／α＜Ｆ／２β）を満足させるように
した。よって、埋込不良の発生を抑制することができ
る。
【０１４１】この手法は第１の実施形態に適用できる。
つまり、図２（ａ），（ｃ）においてトレンチ内にエピ
タキシャル膜５，６を成長させる際に適用できる。ま
た、第６の実施形態にも適用できる。つまり、図１１
（ａ）においてトレンチ５２内にアモルファス半導体膜
を成長させる際において、トレンチ内の底面でのアモル
ファス半導体膜の成長速度をαとし、同じくトレンチ内
の側面でのアモルファス半導体膜の成長速度をβとし、
トレンチの開口部での幅をＦとし、トレンチ深さをＢと
したとき、Ｂ／α＜Ｆ／２βの関係を満足させる。ま
た、図１１（ａ）においてトレンチ５２内にエピタキシ
ャル膜５４を成長させるとともに図１１（ｂ）において
トレンチ５２内にアモルファス半導体膜５５を成長させ
る際において、両膜５４，５５におけるトレンチ底面で
の成長速度αと側面での成長速度βとトレンチ５２のサ
イズＧ，Ｆとの関係で、Ｂ／α＜Ｆ／２βを満足させる
ようにしてもよい。
つまり、図２（ａ），（ｃ）においてトレンチ内にエピ
タキシャル膜５，６を成長させる際に適用できる。ま
た、第６の実施形態にも適用できる。つまり、図１１
（ａ）においてトレンチ５２内にアモルファス半導体膜
を成長させる際において、トレンチ内の底面でのアモル
ファス半導体膜の成長速度をαとし、同じくトレンチ内
の側面でのアモルファス半導体膜の成長速度をβとし、
トレンチの開口部での幅をＦとし、トレンチ深さをＢと
したとき、Ｂ／α＜Ｆ／２βの関係を満足させる。ま
た、図１１（ａ）においてトレンチ５２内にエピタキシ
ャル膜５４を成長させるとともに図１１（ｂ）において
トレンチ５２内にアモルファス半導体膜５５を成長させ
る際において、両膜５４，５５におけるトレンチ底面で
の成長速度αと側面での成長速度βとトレンチ５２のサ
イズＧ，Ｆとの関係で、Ｂ／α＜Ｆ／２βを満足させる
ようにしてもよい。
【０１４２】これまで説明してきた各実施形態以外につ
いて説明すると、上記の第１〜１１の実施形態について
はシリコン基板上にシリコンをエピタキシャル成長させ
ることで３次元の拡散層を形成する基板加工法について
示したが、同様の加工技術はＳｉＣやＳｉＧｅ、ＧａＡ
ｓ等の他の半導体材料への展開も可能であり、基板深さ
方向の高集積化を目的とする拡散層形成が実現可能であ
る。
いて説明すると、上記の第１〜１１の実施形態について
はシリコン基板上にシリコンをエピタキシャル成長させ
ることで３次元の拡散層を形成する基板加工法について
示したが、同様の加工技術はＳｉＣやＳｉＧｅ、ＧａＡ
ｓ等の他の半導体材料への展開も可能であり、基板深さ
方向の高集積化を目的とする拡散層形成が実現可能であ
る。
【０１４３】また、基板構造として上記の第１〜１１の
実施形態については拡散層は基板の表面に露出する構造
であったが（例えば、図２（ｄ）において拡散層３は基
板１の上面に露出しているが）、拡散層は基板に内蔵さ
れている構造、例えば、図２（ｄ）において拡散層３の
上にシリコン層を配置した構造としてもよい。
実施形態については拡散層は基板の表面に露出する構造
であったが（例えば、図２（ｄ）において拡散層３は基
板１の上面に露出しているが）、拡散層は基板に内蔵さ
れている構造、例えば、図２（ｄ）において拡散層３の
上にシリコン層を配置した構造としてもよい。
【図１】 第１の実施形態を説明するための半導体基板
の断面を示す模式図。
の断面を示す模式図。
【図２】 同じく半導体基板の断面を示す模式図。
【図３】 成膜温度に対するエピタキシャル膜の成長レ
ートの一例を示す図。
ートの一例を示す図。
【図４】 基板温度に対するＨＣｌエッチングレートの
一例を示す図。
一例を示す図。
【図５】 第２の実施形態を説明するための半導体基板
の断面を示す模式図。
の断面を示す模式図。
【図６】 同じく半導体基板の断面を示す模式図。
【図７】 第３の実施形態を説明するための半導体基板
の断面を示す模式図。
の断面を示す模式図。
【図８】 同じく半導体基板の断面を示す模式図。
【図９】 第４の実施形態を説明するための半導体基板
の断面を示す模式図。
の断面を示す模式図。
【図１０】 第５の実施形態を説明するための半導体基
板の断面を示す模式図。
板の断面を示す模式図。
【図１１】 第６の実施形態を説明するための半導体基
板の断面を示す模式図。
板の断面を示す模式図。
【図１２】 第７の実施形態を説明するための半導体基
板の断面を示す模式図。
板の断面を示す模式図。
【図１３】 同じく半導体基板の断面を示す模式図。
【図１４】 第８の実施形態を説明するための半導体基
板の断面を示す模式図。
板の断面を示す模式図。
【図１５】 第９の実施形態を説明するための半導体基
板の断面を示す模式図。
板の断面を示す模式図。
【図１６】 第１０の実施形態を説明するための半導体
基板の断面を示す模式図。
基板の断面を示す模式図。
【図１７】 第１１の実施形態を説明するための半導体
基板の断面を示す模式図。
基板の断面を示す模式図。
【図１８】 従来技術を説明するための基板断面図。
【図１９】 従来技術を説明するための積層エピタキシ
ャル成長法による基板断面図。
ャル成長法による基板断面図。
【図２０】 従来技術を説明するための積層エピタキシ
ャル成長法による基板断面図。
ャル成長法による基板断面図。
【図２１】 従来技術を説明するためのトレンチエピタ
キシャル成長法による基板断面図。
キシャル成長法による基板断面図。
【図２２】 従来技術を説明するための選択エピタキシ
ャル成長法による基板断面図。
ャル成長法による基板断面図。
１…シリコン基板、２…トレンチ、３…拡散層、４…酸
化膜、４ａ…開口部、５…エピタキシャル膜、６…エピ
タキシャル膜、１１…シリコン基板、１２…トレンチ、
１３…拡散層、１５…エピタキシャル膜、２１…シリコ
ン基板、２２…トレンチ、２３…拡散層、２５…酸化
膜、２６…エピタキシャル膜、３１…シリコン基板、３
２…トレンチ、４１…シリコン基板、４２…トレンチ、
４３…酸化膜、４４…エピタキシャル膜、５１…シリコ
ン基板、５２…トレンチ、５３…拡散層、５４…エピタ
キシャル膜、５５…アモルファス膜、５６…単結晶シリ
コン膜、６１…シリコン基板、６２…トレンチ、６３…
拡散層、６６…エピタキシャル膜、６７…導電膜、７１
…シリコン基板、７２…トレンチ、７３…拡散層、８０
…エピタキシャル膜、９１…半導体基板、９２…トレン
チ、９３…エピタキシャル膜。
化膜、４ａ…開口部、５…エピタキシャル膜、６…エピ
タキシャル膜、１１…シリコン基板、１２…トレンチ、
１３…拡散層、１５…エピタキシャル膜、２１…シリコ
ン基板、２２…トレンチ、２３…拡散層、２５…酸化
膜、２６…エピタキシャル膜、３１…シリコン基板、３
２…トレンチ、４１…シリコン基板、４２…トレンチ、
４３…酸化膜、４４…エピタキシャル膜、５１…シリコ
ン基板、５２…トレンチ、５３…拡散層、５４…エピタ
キシャル膜、５５…アモルファス膜、５６…単結晶シリ
コン膜、６１…シリコン基板、６２…トレンチ、６３…
拡散層、６６…エピタキシャル膜、６７…導電膜、７１
…シリコン基板、７２…トレンチ、７３…拡散層、８０
…エピタキシャル膜、９１…半導体基板、９２…トレン
チ、９３…エピタキシャル膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 榊原 利夫
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(72)発明者 大塚 義則
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(56)参考文献 特開 昭58−108775（ＪＰ，Ａ)
特開 昭49−130185（ＪＰ，Ａ)
特開 昭57−186323（ＪＰ，Ａ)
特開 平８−330423（ＪＰ，Ａ)
特開 平８−139190（ＪＰ，Ａ)
国際公開99／023703（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/20 - 21/205
H01L 21/28
H01L 29/06
Claims (45)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、 エピタキシャル成長法により前記トレンチ内を含めた半
導体基板上に、前記トレンチの開口部分が塞がる前の状
態までエピタキシャル膜を形成する工程と、 前記開口部分に形成された前記エピタキシャル膜の一部
をエッチングするエピタキシャル膜のエッチング処理
と、エピタキシャル膜の成膜処理とを１回または複数回
行うことによって、前記トレンチ内を重ねたエピタキシ
ャル膜にて埋め込む工程と、 前記半導体基板上のエピタキシャル膜の表面を平坦化す
る工程とを備えたことを特徴とする半導体基板の製造方
法。 - 【請求項２】 前記トレンチは、底部での幅よりも開口
部での幅が大きいものであることを特徴とする請求項１
に記載の半導体基板の製造方法。 - 【請求項３】 前記トレンチ内の底面でのエピタキシャ
ル膜の成長速度をαとし、同じくトレンチ内の側面での
エピタキシャル膜の成長速度をβとし、トレンチの開口
部での幅をＦとし、トレンチ深さをＢとしたとき、 Ｂ／α＜Ｆ／２β の関係を満足させるようにしたことを特徴とする請求項
１に記載の半導体基板の製造方法。 - 【請求項４】 前記トレンチを形成する工程は、ドライ
エッチング処理もしくはウェットエッチング処理のいず
れかによる異方性エッチング処理を用いることを特徴と
する請求項１に記載の半導体基板の製造方法。 - 【請求項５】 前記トレンチを形成する工程において、
トレンチエッチング処理後に熱酸化処理を行い、形成し
た酸化膜を除去することでトレンチの開口部を広げるよ
うにしたことを特徴とする請求項１または２に記載の半
導体基板の製造方法。 - 【請求項６】 前記半導体基板にトレンチを形成するト
レンチエッチング処理を実施した後に、１回または複数
回のトレンチ上部のエッチング処理を行うようにしたこ
とを特徴とする請求項１または２に記載の半導体基板の
製造方法。 - 【請求項７】 前記トレンチ上部のエッチング処理によ
り形成されたトレンチは、開口部の幅がトレンチの幅よ
り大きく、エッチング深さがトレンチの深さより小さい
ことを特徴とする請求項６に記載の半導体基板の製造方
法。 - 【請求項８】 前記エピタキシャル膜のエッチング処理
は、塩化水素を含んだ雰囲気における塩化水素による気
相エッチング作用、もしくは水素を含んだ雰囲気におけ
る水素による気相エッチング作用のいずれかを用いるこ
とを特徴とする請求項１に記載の半導体基板の製造方
法。 - 【請求項９】 前記エピタキシャル膜の成膜処理とエピ
タキシャル膜のエッチング処理とを、同一の成膜装置内
で連続して行うようにしたことを特徴とする請求項１ま
たは８に記載の半導体基板の製造方法。 - 【請求項１０】 前記エピタキシャル膜の成膜処理とエ
ピタキシャル膜のエッチング処理を交互に行うことを特
徴とする請求項１，８，９のいずれか１項に記載の半導
体基板の製造方法。 - 【請求項１１】 前記エピタキシャル膜の成膜処理にお
いては、少なくとも成膜材料元素を含む成膜ガスに基板
の表面がさらされる状態で任意の温度に半導体基板を保
持し、エピタキシャル膜のエッチング処理においては、
少なくともエッチングガスに半導体基板の表面がさらさ
れる状態でエッチング反応が供給律速過程となる任意の
温度に半導体基板を保持することを特徴とする請求項１
０に記載の半導体基板の製造方法。 - 【請求項１２】 前記エピタキシャル膜の成膜の際に、
前工程であるトレンチを形成する工程のエッチングマス
クに用いた膜の全部もしくは一部を残した状態でエピタ
キシャル膜を成膜することにより、トレンチ開口部に多
結晶半導体を形成し、エッチング処理においてトレンチ
開口部の多結晶半導体を選択的に除去することを特徴と
する請求項１，８，９，１０，１１のいずれか１項に記
載の半導体基板の製造方法。 - 【請求項１３】 前記エピタキシャル膜の成膜の際に、
前工程であるトレンチを形成する工程のエッチングマス
クに用いた膜の全部を除去した状態でエピタキシャル膜
を成膜することにより、トレンチ開口部及び平坦部上に
単結晶半導体を形成することを特徴とする請求項１，
８，９，１０，１１のいずれか１項に記載の半導体基板
の製造方法。 - 【請求項１４】 前記エピタキシャル膜の成膜の際に、
ドーパントとなる不純物を含むガス材料を導入し、エピ
タキシャル膜の成膜を行うことを特徴とする請求項１に
記載の半導体基板の製造方法。 - 【請求項１５】 前記エピタキシャル膜の成膜の際に、
トレンチ内部に前記エピタキシャル膜を埋込後、非酸化
性の減圧雰囲気において熱処理を行うことを特徴とする
請求項１〜１４のいずれか１項に記載の半導体基板の製
造方法。 - 【請求項１６】 前記非酸化性の減圧雰囲気における熱
処理は、エピタキシャル膜成膜を行った同一の成膜装置
内でエピタキシャル膜成膜後に連続して行うことを特徴
とする請求項１５に記載の半導体基板の製造方法。 - 【請求項１７】 前記エピタキシャル膜の表面を平坦化
する工程において、研磨によりエピタキシャル膜の表面
を平坦化するようにしたことを特徴とする請求項１に記
載の半導体基板の製造方法。 - 【請求項１８】 前記エピタキシャル膜の表面を平坦化
する工程において、ドライエッチング処理によるエッチ
バックによりエピタキシャル膜の表面を平坦化するよう
にしたことを特徴とする請求項１に記載の半導体基板の
製造方法。 - 【請求項１９】 前記エピタキシャル膜の表面を平坦化
する工程において、研磨によりエピタキシャル膜の表面
を平坦化する際にトレンチを形成する工程のエッチング
マスクに用いた膜を研磨ストッパとしたことを特徴とす
る請求項１，１２，１７のいずれか１項に記載の半導体
基板の製造方法。 - 【請求項２０】 前記エピタキシャル膜の表面を平坦化
する工程において、ドライエッチング処理によるエッチ
バックによりエピタキシャル膜の表面を平坦化する際に
トレンチを形成する工程のエッチングマスクに用いた膜
をエッチングストッパとしたことを特徴とする請求項
１，１２，１８のいずれか１項に記載の半導体基板の製
造方法。 - 【請求項２１】 前記エピタキシャル膜の表面を平坦化
する工程において、トレンチ内の埋込エピタキシャル膜
の中央部の埋込不良箇所が表面に露出した時点で、エピ
タキシャル膜もしくは多結晶膜またはアモルファス膜を
成膜することで前記埋込不良箇所を埋設し、更に、平坦
化処理を実施することを特徴とする請求項１，１７，１
８のいずれか１項に記載の半導体基板の製造方法。 - 【請求項２２】 半導体基板にトレンチを形成する工程
と、 エピタキシャル成長法により前記トレンチ内を含めた半
導体基板上にエピタキシャル膜を形成する工程と、 前記エピタキシャル膜の一部のエッチング処理と、エピ
タキシャル膜の成膜処理とを１回または複数回行うこと
によって、前記トレンチ内を重ねたエピタキシャル膜に
て埋め込む工程と、 前記半導体基板上のエピタキシャル膜の表面を平坦化す
る工程とを備え、前記エピタキシャル膜の表面を平坦化
する工程において、トレンチ内の埋込エピタキシャル膜
の中央部の埋込不良箇所が表面に露出した時点で、エピ
タキシャル膜もしくは多結晶膜またはアモルファス膜を
成膜することで前記埋込不良箇所を埋設し、更に、平坦
化処理を実施することを特徴とする半導体基板の製造方
法。 - 【請求項２３】 半導体基板にトレンチを形成する工程
と、 前記トレンチ内を含めた半導体基板上にアモルファス半
導体膜を成膜してトレンチの内部を埋め込む工程と、 熱処理によりアモルファス半導体膜を固相反応させるこ
とにより単結晶化する工程と、 前記半導体基板上の単結晶半導体膜の表面を平坦化する
工程とを備え、前記アモルファス半導体膜を成膜してト
レンチの内部を埋め込む工程において、アモルファス半
導体膜の埋込前に前記トレンチ内を含めた半導体基板上
にエピタキシャル膜を成膜することを特徴とする半導体
基板の製造方法。 - 【請求項２４】 前記トレンチを形成する工程におい
て、ドライエッチング処理もしくはウェットエッチング
処理のいずれかによる異方性エッチング処理を用いるこ
とを特徴とする請求項２３に記載の半導体基板の製造方
法。 - 【請求項２５】 前記アモルファス半導体膜を成膜して
トレンチの内部を埋め込む工程におけるエピタキシャル
膜の成膜とアモルファス半導体膜の成膜とを、同一の成
膜装置内で連続して処理することを特徴とする請求項２
３に記載の半導体基板の製造方法。 - 【請求項２６】 前記エピタキシャル膜を成膜する際
に、トレンチ内部にエピタキシャル膜を成膜した後に、
エピタキシャル膜のエッチング処理とエピタキシャル膜
の成膜処理とを１回または複数回繰り返すことを特徴と
する請求項２３に記載の半導体基板の製造方法。 - 【請求項２７】 前記エピタキシャル膜のエッチング処
理は、塩化水素を含んだ雰囲気における塩化水素による
気相エッチング作用、もしくは水素を含んだ雰囲気にお
ける水素による気相エッチング作用のいずれかを用いる
ことを特徴とする請求項２６に記載の半導体基板の製造
方法。 - 【請求項２８】 前記エピタキシャル膜の成膜処理とエ
ピタキシャル膜のエッチング処理を交互に行うことを特
徴とする請求項２６または２７に記載の半導体基板の製
造方法。 - 【請求項２９】 前記エピタキシャル膜の成膜処理にお
いては、少なくとも成膜材料元素を含む成膜ガスに基板
表面がさらされる状態で任意の温度に半導体基板を保持
し、エピタキシャル膜のエッチング処理においては少な
くともエッチングガスに半導体基板表面がさらされる状
態でエッチング反応が供給律速過程となる任意の温度に
半導体基板を保持することを特徴とする請求項２８に記
載の半導体基板の製造方法。 - 【請求項３０】 前記エピタキシャル膜を成膜する際
に、前工程であるトレンチを形成する工程のエッチング
マスクに用いた膜の全部もしくは一部を残した状態でエ
ピタキシャル膜を成膜することにより、トレンチ開口部
に多結晶半導体を形成し、エッチング処理においてトレ
ンチ開口部の多結晶半導体を選択的に除去することを特
徴とする請求項２３〜２９のいずれか１項に記載の半導
体基板の製造方法。 - 【請求項３１】 前記エピタキシャル膜を成膜する際
に、前工程であるトレンチを形成する工程のエッチング
マスクに用いた膜の全部を除去した状態でエピタキシャ
ル膜を成膜することにより、トレンチ開口部及び平坦部
上に単結晶半導体を形成することを特徴とする請求項２
３〜２９のいずれか１項に記載の半導体基板の製造方
法。 - 【請求項３２】 前記エピタキシャル膜を成膜する際
に、ドーパントとなる不純物を含むガス材料を導入し、
エピタキシャル膜の成膜を行うことを特徴とする請求項
２３〜２６のいずれか１項に記載の半導体基板の製造方
法。 - 【請求項３３】 前記固相反応させることにより単結晶
化する工程において、非酸化性の減圧雰囲気において熱
処理を行うことを特徴とする請求項２３に記載の半導体
基板の製造方法。 - 【請求項３４】 前記固相反応させることにより単結晶
化する工程において、前記アモルファス半導体膜を成膜
してトレンチ内部を埋め込む工程と同一の成膜装置内で
連続して熱処理することを特徴とする請求項２３または
３３に記載の半導体基板の製造方法。 - 【請求項３５】 前記単結晶半導体膜の表面を平坦化す
る工程において、研磨により膜の表面を平坦化するよう
にしたことを特徴とする請求項２３に記載の半導体基板
の製造方法。 - 【請求項３６】 前記単結晶半導体膜の表面を平坦化す
る工程において、ドライエッチング処理によるエッチバ
ックにより膜の表面を平坦化するようにしたことを特徴
とする請求項２３に記載の半導体基板の製造方法。 - 【請求項３７】 前記単結晶半導体膜の表面を平坦化す
る工程において、研磨により膜の表面を平坦化する際
に、トレンチを形成する工程のエッチングマスクに用い
た膜を研磨ストッパとしたことを特徴とする請求項２
３，３０，３５のいずれか１項に記載の半導体基板の製
造方法。 - 【請求項３８】 前記単結晶半導体膜の表面を平坦化す
る工程において、ドライエッチング処理によるエッチバ
ックにより膜の表面を平坦化する際に、トレンチを形成
する工程のエッチングマスクに用いた膜をエッチングス
トッパとしたことを特徴とする請求項２３，３０，３６
のいずれか１項に記載の半導体基板の製造方法。 - 【請求項３９】 前記単結晶半導体膜の表面を平坦化す
る工程において、トレンチ内の埋込膜の中央部の埋込不
良箇所が表面に露出した時点で、エピタキシャル膜もし
くは多結晶膜またはアモルファス膜を成膜することで前
記埋込不良箇所を埋設し、更に、平坦化処理を実施する
ことを特徴とする請求項２３，３５，３６のいずれか１
項に記載の半導体基板の製造方法。 - 【請求項４０】 半導体基板にトレンチを形成する工程
と、 エピタキシャル成長法により前記トレンチ内を含めた半
導体基板上に、前記トレンチの開口部分が塞がる前の状
態までエピタキシャル膜を形成する工程と、 前記開口部分に形成された前記エピタキシャル膜の一部
をエッチング処理した後、前記エピタキシャル膜の上に
導電材料膜を成膜し、トレンチ内においてエピタキシャ
ル膜の内側に導電材料の膜を埋め込みながらトレンチ内
を埋め込む工程と、 前記半導体基板上のエピタキシャル膜及び導電材料の膜
の表面を平坦化する工程とを備えたことを特徴とする半
導体基板の製造方法。 - 【請求項４１】 前記トレンチを形成する工程におい
て、ドライエッチング処理もしくはウェットエッチング
処理のいずれかによる異方性エッチング処理を用いるこ
とを特徴とする請求項４０に記載の半導体基板の製造方
法。 - 【請求項４２】 前記エピタキシャル膜を形成する工程
において、ドーパントとなる不純物を含むガス材料を導
入し、エピタキシャル膜の成膜を行うことを特徴とする
請求項４０に記載の半導体基板の製造方法。 - 【請求項４３】 前記導電材料膜のエピタキシャル膜内
への埋め込みは、金属材料の成膜または金属シリサイド
材料の成膜、または、成膜した金属膜に熱処理を施し金
属シリサイド化させることにより行うようにしたことを
特徴とする請求項４０に記載の半導体基板の製造方法。 - 【請求項４４】 前記トレンチ内を埋め込む工程におい
て、導電材料膜を成膜する際に、エピタキシャル膜埋込
工程で成膜したエピタキシャル膜と同一の導電型の高濃
度多結晶半導体膜を半導体層内部に成膜することを特徴
とする請求項４０に記載の半導体基板の製造方法。 - 【請求項４５】 前記エピタキシャル膜及び導電材料の
膜の表面を平坦化する工程において、研磨によりエピタ
キシャル膜及び導電材料の膜の表面を平坦化するように
したことを特徴とする請求項４０に記載の半導体基板の
製造方法。
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|---|---|---|---|
| JP2000268960A JP3485081B2 (ja) | 1999-10-28 | 2000-09-05 | 半導体基板の製造方法 |
| DE10053463A DE10053463B4 (de) | 1999-10-28 | 2000-10-27 | Verfahren zur Herstellung eines Halbleitersubstrats |
| US09/696,951 US6495294B1 (en) | 1999-10-28 | 2000-10-27 | Method for manufacturing semiconductor substrate having an epitaxial film in the trench |
| DE10066433A DE10066433B4 (de) | 1999-10-28 | 2000-10-27 | Verfahren zur Herstellung eines Halbleitersubstrats |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-307656 | 1999-10-28 | ||
| JP30765699 | 1999-10-28 | ||
| JP2000268960A JP3485081B2 (ja) | 1999-10-28 | 2000-09-05 | 半導体基板の製造方法 |
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|---|---|
| JP2001196573A JP2001196573A (ja) | 2001-07-19 |
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|---|---|---|---|
| JP2000268960A Expired - Fee Related JP3485081B2 (ja) | 1999-10-28 | 2000-09-05 | 半導体基板の製造方法 |
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|---|---|
| US (1) | US6495294B1 (ja) |
| JP (1) | JP3485081B2 (ja) |
| DE (2) | DE10066433B4 (ja) |
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