JP4773716B2 - 半導体基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 333
- 239000004065 semiconductor Substances 0.000 title claims description 132
- 238000004519 manufacturing process Methods 0.000 title claims description 131
- 239000007789 gas Substances 0.000 claims description 456
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 329
- 229910052710 silicon Inorganic materials 0.000 claims description 329
- 239000010703 silicon Substances 0.000 claims description 329
- 230000015572 biosynthetic process Effects 0.000 claims description 147
- 150000004820 halides Chemical class 0.000 claims description 133
- 239000012535 impurity Substances 0.000 claims description 112
- 239000002019 doping agent Substances 0.000 claims description 79
- 238000009792 diffusion process Methods 0.000 claims description 61
- 238000010438 heat treatment Methods 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 53
- 239000012808 vapor phase Substances 0.000 claims description 38
- 238000012545 processing Methods 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 29
- 238000006243 chemical reaction Methods 0.000 claims description 24
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 24
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 18
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 claims description 17
- 239000005049 silicon tetrachloride Substances 0.000 claims description 17
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 claims description 17
- 239000005052 trichlorosilane Substances 0.000 claims description 17
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 14
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 14
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 13
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 12
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 239000000460 chlorine Substances 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 5
- 229910052801 chlorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 31
- 230000008569 process Effects 0.000 description 23
- 238000010924 continuous production Methods 0.000 description 22
- 230000007547 defect Effects 0.000 description 22
- 238000002156 mixing Methods 0.000 description 20
- 238000009826 distribution Methods 0.000 description 16
- 239000013078 crystal Substances 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 230000009467 reduction Effects 0.000 description 9
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 8
- 239000012159 carrier gas Substances 0.000 description 7
- 238000001878 scanning electron micrograph Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000009471 action Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000011800 void material Substances 0.000 description 6
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910003902 SiCl 4 Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000000265 homogenisation Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- D—TEXTILES; PAPER
- D06—TREATMENT OF TEXTILES OR THE LIKE; LAUNDERING; FLEXIBLE MATERIALS NOT OTHERWISE PROVIDED FOR
- D06M—TREATMENT, NOT PROVIDED FOR ELSEWHERE IN CLASS D06, OF FIBRES, THREADS, YARNS, FABRICS, FEATHERS OR FIBROUS GOODS MADE FROM SUCH MATERIALS
- D06M15/00—Treating fibres, threads, yarns, fabrics, or fibrous goods made from such materials, with macromolecular compounds; Such treatment combined with mechanical treatment
- D06M15/19—Treating fibres, threads, yarns, fabrics, or fibrous goods made from such materials, with macromolecular compounds; Such treatment combined with mechanical treatment with synthetic macromolecular compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- D—TEXTILES; PAPER
- D06—TREATMENT OF TEXTILES OR THE LIKE; LAUNDERING; FLEXIBLE MATERIALS NOT OTHERWISE PROVIDED FOR
- D06M—TREATMENT, NOT PROVIDED FOR ELSEWHERE IN CLASS D06, OF FIBRES, THREADS, YARNS, FABRICS, FEATHERS OR FIBROUS GOODS MADE FROM SUCH MATERIALS
- D06M11/00—Treating fibres, threads, yarns, fabrics or fibrous goods made from such materials, with inorganic substances or complexes thereof; Such treatment combined with mechanical treatment, e.g. mercerising
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- D—TEXTILES; PAPER
- D06—TREATMENT OF TEXTILES OR THE LIKE; LAUNDERING; FLEXIBLE MATERIALS NOT OTHERWISE PROVIDED FOR
- D06M—TREATMENT, NOT PROVIDED FOR ELSEWHERE IN CLASS D06, OF FIBRES, THREADS, YARNS, FABRICS, FEATHERS OR FIBROUS GOODS MADE FROM SUCH MATERIALS
- D06M13/00—Treating fibres, threads, yarns, fabrics or fibrous goods made from such materials, with non-macromolecular organic compounds; Such treatment combined with mechanical treatment
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- D06M—TREATMENT, NOT PROVIDED FOR ELSEWHERE IN CLASS D06, OF FIBRES, THREADS, YARNS, FABRICS, FEATHERS OR FIBROUS GOODS MADE FROM SUCH MATERIALS
- D06M17/00—Producing multi-layer textile fabrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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Description
に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くした半導体基板の製造方法をその要旨としている。
グにより前記トレンチの開口部での前記エピタキシャル膜による開口部を拡大させた後に、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたことを特徴としている。
となる。詳しくは、ガス流量分布の影響を抑制して分子流の状態で成膜することにより不純物濃度の均一性が向上する。
以下、本発明を具体化した第1の実施の形態を図面に従って説明する。
図1に、本実施の形態における縦型トレンチゲートMOSFETの断面図を示す。図2は、図1における素子部での要部拡大図である。
まず、図3(a)に示すように、n+シリコン基板1を用意し、その上にn型のエピタキシャル膜2を成膜する。そして、チップ外周部でのエピタキシャル膜2に複数のトレンチ20を形成し、このトレンチ20内にシリコン酸化膜21を充填する。さらに、エピタキシャル膜2の上面を平坦化する。
コン基板にトレンチ4を形成する。
その後、図1に示すように、LOCOS酸化膜15を形成する。また、素子部においてpウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12を形成する。さらに、電極および配線を形成する。この素子部の形成において、n+ソース領域11やp+ソースコンタクト領域12等をイオン注入にて形成する際に、図4(d)においてチップ外周部に設けたトレンチ20におけるエピタキシャル膜26の上面には窪み27が形成されており、この窪み27をアライメントマークとして用いてフォトマスクと位置合わせする。
図5(a)に示すように、シリコン基板30にトレンチ31を形成した後に、図5(c)に示すようにエピタキシャル膜32によりトレンチ31内を埋め込む。このとき、図5(b)に示すように、エピタキシャル膜32の成膜条件として、トレンチ側面上に成長するエピタキシャル膜32について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くなることとする。つまり、トレンチ開口部での成長速度をroとし、トレンチ開口部よりも深い部位での成長速度をrbとしたとき、ro<rbとなることとする。
[A].エピタキシャル膜23の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。
[C].トレンチエッチングの際のマスクとして用いた酸化膜を除去してからトレンチ埋め込みエピを行う。
[E].トレンチのアスペクト比が「2」以上である。
まず、上記[A]のシリコンソースガスとハロゲン化物ガスの混合ガスを用いて成膜することについて説明する。
埋込不良(ボイド)の発生は、トレンチ内部の成膜量に比較してトレンチ開口部付近の成膜量が相対的に大きくなることによりトレンチ開口部が先に塞がりトレンチ内部にボイドが残存することによる。トレンチ開口部の成膜量が大きくなる主要な要因は、トレンチ開口部でのシリコンソースガスの供給量がトレンチ内部でのシリコンソースガスの供給量より相対的に多いことによるものである。これに対し、シリコンソースガスとハロゲン化物ガスの混合ガスを用いる。
反応律速成膜条件において成膜を行うことによりガス供給量分布の影響を受けにくくなり、トレンチ開口部でのシリコンソースガスの供給量がトレンチ内部でのシリコンソースガスの供給量よりも多くなることを回避して成膜時にトレンチ内部にボイドが残存しにくくすることができる。
トレンチエッチングに用いたマスク酸化膜を残した状態で埋め込みエピ成長させた場合には、マスク酸化膜上に成長した多結晶シリコン膜とトレンチ内部のエピ膜との間の応力により結晶欠陥が発生する可能性がある。これに対し、マスク酸化膜を除去した後に、埋め込みエピ成膜を実施する。これにより、結晶欠陥の発生を防止することができる。
シリコンソースガスとハロゲン化物ガスの混合ガスを用いて成膜する際に、基板およびトレンチ側面の面方位について、次のようにする。
スーパージャンクション(p/nコラム)構造のMOSにより、パワーデバイスの性能指標となる規格化オン抵抗と耐圧のトレードオフ関係の打破が可能となる。
ただし、低オン抵抗化実現のためには、p/nコラム構造の高アスペクト化が必要であり、図8に示すようにコラム幅(トレンチ幅)を縮小することにより低オン抵抗化が進む。また、トレンチ深さについては、2μmあたり約10ボルトの耐圧が得られることが分かっており、高耐圧化のためにはトレンチ深さを深くすることが必要なため、一層の高アスペクト化が必要となる。
(イ)図3(c),(d)に示すように、n+シリコン基板1とエピタキシャル膜2よりなるシリコン基板にトレンチ4を形成した後に、トレンチ4の底面および側面を含めたシリコン基板(1,2)上にエピタキシャル膜23を成膜してトレンチ4の内部をエピタキシャル膜23で埋め込むときに、トレンチ4の内部をエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜23について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くした。よって、トレンチ側面上に成長するエピタキシャル膜23においてトレンチ開口部での成長速度がトレンチ開口部よりも深い部位での成長速度よりも遅くなることにより、エピタキシャル膜23によるトレンチ開口部での塞がりを抑制してトレンチ4内の埋め込み性を向上させることができる。
なお、トレンチ形成後にエピタキシャル膜によるトレンチ埋め込みを行うときに、途中まではエピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスのみを用い、途中から(少なくとも埋め込みの最終工程において)シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる場合、時間とともにハロゲン化物ガスの供給量を増加させる(シリコンソースガスの供給量は一定)ようにするとよい。さらにこのとき、直線的にハロゲン化物ガスの供給量を増加させても、指数関数的にハロゲン化物ガスの供給量を増加させてもよい。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
(第3の実施の形態)
次に、第3の実施の形態を、第1、第2の実施の形態との相違点を中心に説明する。
従来においては、スーパージャンクション構造を成立させる上では、p/nコラム内の各チャージ量を一致させることが必要で、実用上はp、nの各コラムについて狙いの濃度に対して10%程度以下の範囲内に制御する必要がある。また、埋込エピ工程のスループットの向上も不可欠であり、埋め込み不良の抑制を進める上でも、濃度の制御性を向上させることと、スループット向上は不可欠な課題である。
図16(a)に示すように、半導体基板としてのn型シリコン基板60の上面にトレンチ61を形成する。その後、図16(b)に示すように、トレンチ61の底面および側面を含めたシリコン基板60上に、ドーパントとなる不純物を混入したエピタキシャル膜、詳しくは、p型不純物を高濃度にドープしたp+エピタキシャル膜62を成膜する(成長させる)。図17に示す連続工程とする場合には、処理温度を高温とするとともに、シリコンソースガスを多く流し、かつ、ハロゲン化物ガスを流さずに、かつ、ドーパントガス流量を多く(高濃度)する。
(第4の実施の形態)
次に、第4の実施の形態を、第1、第2の実施の形態との相違点を中心に説明する。
図18(a)に示すように、半導体基板としてのn型シリコン基板60の上面にトレンチ61を形成する。その後、図18(b)に示すように、トレンチ61の底面および側面を含めたシリコン基板60上に、p型不純物を低濃度にドープあるいはノンドープのエピタキシャル膜66を成膜する(成長させる)。図19に示す連続工程とする場合には、処理温度を高温とするとともに、シリコンソースガスを多く流し、かつ、ハロゲン化物ガスを流さずに、かつ、ドーパントガス流量を少なく(低濃度)あるいはまったく流さない。
(第5の実施の形態)
次に、第5の実施の形態を、第1、第2の実施の形態との相違点を中心に説明する。
図20(a)に示すように、半導体基板としてのn型シリコン基板60の上面にトレンチ61を形成する。その後、図20(b)に示すように、トレンチ61の内壁(トレンチ61の底面および側面)から気相拡散により不純物ドーパントを混入させ濃度均一性の良好な拡散領域70を形成する。図21に示す連続工程とする場合には、処理温度を高温とするとともに、シリコンソースガスを流さず、かつ、ハロゲン化物ガスを流さず、かつ、ドーパントガスを多量に(高濃度)に流す。このようにして、この気相拡散は、シリコン基板60を加熱した状態でドーパントガスを混入して行い、エピタキシャル成膜装置内でシリコンソースガスを停止した状態で高温下でドーパントガスを導入することによってシリコン基板60の表面から拡散可能である。即ち、加熱したシリコン基板60にドーパントガスを供給することによりトレンチ61の底面および側面からドーパントを拡散させることができる。
(第6の実施の形態)
次に、第6の実施の形態を、第3の実施の形態との相違点を中心に説明する。
図22(a)に示すように、半導体基板としてのn型シリコン基板60の上面にトレンチ61を形成する。その後、図22(b)に示すように、トレンチ61の底面および側面を含めたシリコン基板60上にp+エピタキシャル膜73を成膜する(成長させる)。図23に示す連続工程とする場合には、高真空度かつ処理温度を高温とするとともに、シリコンソースガスを多く流し、かつ、ハロゲン化物ガスを流さずに、かつ、ドーパントガス流量を多く(高濃度)する。
(第7の実施の形態)
次に、第7の実施の形態を、第1、第2の実施の形態との相違点を中心に説明する。
図25(a)に示すように、半導体基板としてのn型シリコン基板60の上面にトレンチ61を形成する。その後、図25(b)に示すように、トレンチ61の底面および側面を含めたシリコン基板60上に低ドーパント濃度またはノンドープのエピタキシャル膜76を形成する(成長させる)。図26に示す連続工程とする場合には、低真空度かつ処理温度を高温とするとともに、シリコンソースガスを多く流し、かつ、ハロゲン化物ガスを流さずに、かつ、ドーパントガス流量を少量あるいはまったく流さない。
Claims (36)
- シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜して前記トレンチの内部を前記エピタキシャル膜で埋め込む半導体基板の製造方法であって、
トレンチの内部をエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする半導体基板の製造方法。 - シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜して前記トレンチの内部を前記エピタキシャル膜で埋め込む半導体基板の製造方法であって、
トレンチの内部をエピタキシャル膜で埋め込む際に、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすべく、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたことを特徴とする半導体基板の製造方法。 - 請求項1または2に記載の半導体基板の製造方法において、
シリコン基板にトレンチを形成した後の前記エピタキシャル膜の成膜開始から前記トレンチの内部を前記エピタキシャル膜で埋め込むまでにおいて、前記エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたことを特徴とする半導体基板の製造方法。 - 請求項1または2に記載の半導体基板の製造方法において、
シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜し、引き続き、ハロゲン化物ガスによるエッチングにより前記トレンチの開口部での前記エピタキシャル膜による開口部を拡大させた後に、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたことを特徴とする半導体基板の製造方法。 - 請求項1〜4のいずれか1項に記載の半導体基板の製造方法において、
少なくとも埋め込みの最終工程においてエピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、エピタキシャル膜を反応律速の条件下で成膜するようにしたことを特徴とする半導体基板の製造方法。 - 請求項5に記載の半導体基板の製造方法において、
前記ハロゲン化物ガスとして、塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素のいずれかを用いたことを特徴とする半導体基板の製造方法。 - 請求項5に記載の半導体基板の製造方法において、
前記シリコンソースガスとして、モノシラン、ジシラン、ジクロロシラン、トリクロロシラン、四塩化シリコンのいずれかを用いたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
前記シリコンソースガスとして、ジクロロシラン、トリクロロシラン、四塩化シリコンのいずれかを用いたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
前記シリコンソースガスとしてモノシランまたはジシランを用い、かつ、成膜温度の上限を950℃としたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
前記シリコンソースガスとしてジクロロシランを用い、かつ、成膜温度の上限を1100℃としたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
前記シリコンソースガスとしてトリクロロシランを用い、かつ、成膜温度の上限を1150℃としたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
前記シリコンソースガスとして四塩化シリコンを用い、かつ、成膜温度の上限を1200℃としたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
成膜真空度が常圧から100Paの範囲で、成膜温度の下限を800℃としたことを特徴とする半導体基板の製造方法。 - 請求項7に記載の半導体基板の製造方法において、
成膜真空度が100Paから1×10-5Paの範囲で、成膜温度の下限を600℃としたことを特徴とする半導体基板の製造方法。 - 請求項1〜14のいずれか1項に記載の半導体基板の製造方法において、
前記シリコン基板にトレンチを形成する際のマスクとしてシリコン基板上に形成した酸化膜を用い、トレンチ形成後のエピタキシャル膜の成膜前にマスクとして用いた酸化膜を除去するようにしたことを特徴とする半導体基板の製造方法。 - 請求項1〜15のいずれか1項に記載の半導体基板の製造方法において、
前記シリコン基板におけるトレンチの底面が(110)面で、トレンチの側面が(111)面であることを特徴とする半導体基板の製造方法。 - 請求項1〜15のいずれか1項に記載の半導体基板の製造方法において、
前記シリコン基板におけるトレンチの底面が(100)面で、トレンチの側面が(100)面であることを特徴とする半導体基板の製造方法。 - 請求項1〜17のいずれか1項に記載の半導体基板の製造方法において、
前記トレンチのアスペクト比が「2」以上であることを特徴とする半導体基板の製造方法。 - 請求項1または2に記載の半導体基板の製造方法において、
シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上に不純物をドープしたエピタキシャル膜を成膜し、さらに、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、前記不純物をドープしたエピタキシャル膜よりも低濃度またはノンドープのエピタキシャル膜を成膜してトレンチ内を完全に埋め込むようにしたことを特徴とする半導体基板の製造方法。 - 請求項19に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めたシリコン基板上への不純物をドープしたエピタキシャル膜の成膜、および、前記トレンチ内を完全に埋め込むための低濃度またはノンドープのエピタキシャル膜の成膜に続いて、熱処理を実施することを特徴とする半導体基板の製造方法。 - 請求項20に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めたシリコン基板上への不純物をドープしたエピタキシャル膜の成膜、および、前記トレンチ内を完全に埋め込むための低濃度またはノンドープのエピタキシャル膜の成膜、および、前記熱処理を、同一のエピタキシャル成膜装置内で連続して処理することを特徴とする半導体基板の製造方法。 - 請求項1または2に記載の半導体基板の製造方法において、
シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜し、さらに、気相拡散によって当該エピタキシャル膜の表面から不純物を導入して不純物をドープした領域を形成し、さらには、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、前記不純物をドープした領域よりも低濃度またはノンドープのエピタキシャル膜を成膜してトレンチ内を完全に埋め込むようにしたことを特徴とする半導体基板の製造方法。 - 請求項22に記載の半導体基板の製造方法において、
前記気相拡散は、加熱したシリコン基板にドーパントガスを供給することによりエピタキシャル膜の表面から不純物を導入するものであることを特徴とする半導体基板の製造方法。 - 請求項22または23に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めたシリコン基板上へのエピタキシャル膜の成膜、および、気相拡散、および、前記トレンチ内を完全に埋め込むための低濃度またはノンドープのエピタキシャル膜の成膜に続いて、熱処理を実施することを特徴とする半導体基板の製造方法。 - 請求項24に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めたシリコン基板上へのエピタキシャル膜の成膜、および、気相拡散、および、前記トレンチ内を完全に埋め込むための低濃度またはノンドープのエピタキシャル膜の成膜、および、前記熱処理を、同一のエピタキシャル成膜装置内で連続して処理することを特徴とする半導体基板の製造方法。 - 請求項1または2に記載の半導体基板の製造方法において、
シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面から、気相拡散によって不純物を導入してトレンチの底面および側面に不純物を導入した領域を形成し、さらに、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、前記不純物を導入した領域よりも低濃度またはノンドープのエピタキシャル膜を成膜してトレンチ内を完全に埋め込むようにしたことを特徴とする半導体基板の製造方法。 - 請求項26に記載の半導体基板の製造方法において、
前記気相拡散は、加熱したシリコン基板にドーパントガスを供給することによりトレンチの底面および側面から不純物を導入するものであることを特徴とする半導体基板の製造方法。 - 請求項26または27に記載の半導体基板の製造方法において、
前記気相拡散、および、前記トレンチ内を完全に埋め込むための低濃度またはノンドープのエピタキシャル膜の成膜に続いて、熱処理を実施することを特徴とする半導体基板の製造方法。 - 請求項28に記載の半導体基板の製造方法において、
前記気相拡散、および、前記トレンチ内を完全に埋め込むための低濃度またはノンドープのエピタキシャル膜の成膜、及び、熱処理を、同一のエピタキシャル成膜装置内で連続して処理することを特徴とする半導体基板の製造方法。 - 請求項19〜21のいずれか1項に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めたシリコン基板上に不純物をドープしたエピタキシャル膜を成膜する際の成長真空度を、前記低濃度またはノンドープのエピタキシャル膜を成膜してトレンチ内を完全に埋め込む際の成長真空度よりも高くしたことを特徴とする半導体基板の製造方法。 - 請求項30に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めたシリコン基板上に不純物をドープしたエピタキシャル膜を成膜する際の成長真空度を、1000Paから1×10-3Paの範囲としたことを特徴とする半導体基板の製造方法。 - 請求項1または2に記載の半導体基板の製造方法において、
シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜し、さらに、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、しかも、不純物をドープし、かつ、当該不純物の濃度を前記トレンチの底面および側面を含めた前記シリコン基板上に成膜するエピタキシャル膜よりも高く、かつ、成長真空度を、前記トレンチの底面および側面を含めたシリコン基板上にエピタキシャル膜を成膜する際の成長真空度よりも高くしてエピタキシャル膜を成膜してトレンチ内を完全に埋め込むようにしたことを特徴とする半導体基板の製造方法。 - 請求項32に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めた前記シリコン基板上に成膜するエピタキシャル膜は、ノンドープエピタキシャル膜であることを特徴とする半導体基板の製造方法。 - 請求項32に記載の半導体基板の製造方法において、
前記トレンチ内を完全に埋め込むためのエピタキシャル膜の成膜の際の成長真空度を、1000Paから1×10-3Paの範囲としたことを特徴とする半導体基板の製造方法。 - 請求項32に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めた前記シリコン基板上へのエピタキシャル膜の成膜、および、トレンチ内を完全に埋め込むためのエピタキシャル膜の成膜に続いて、熱処理を実施することを特徴とする半導体基板の製造方法。 - 請求項35に記載の半導体基板の製造方法において、
前記トレンチの底面および側面を含めた前記シリコン基板上へのエピタキシャル膜の成膜、および、トレンチ内を完全に埋め込むためのエピタキシャル膜の成膜、および、前記熱処理を、同一のエピタキシャル成膜装置内で連続して処理することを特徴とする半導体基板の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004352010A JP4773716B2 (ja) | 2004-03-31 | 2004-12-03 | 半導体基板の製造方法 |
KR1020050026803A KR100613369B1 (ko) | 2004-03-31 | 2005-03-30 | 반도체 소자의 제조 방법 |
US11/094,782 US7601603B2 (en) | 2004-03-31 | 2005-03-31 | Method for manufacturing semiconductor device |
DE102005014722A DE102005014722B8 (de) | 2004-03-31 | 2005-03-31 | Verfahren zur Herstellung einer Halbleitervorrichtung |
US13/271,485 USRE44236E1 (en) | 2004-03-31 | 2011-10-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004107859 | 2004-03-31 | ||
JP2004107859 | 2004-03-31 | ||
JP2004352010A JP4773716B2 (ja) | 2004-03-31 | 2004-12-03 | 半導体基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005317905A JP2005317905A (ja) | 2005-11-10 |
JP4773716B2 true JP4773716B2 (ja) | 2011-09-14 |
Family
ID=35034294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004352010A Active JP4773716B2 (ja) | 2004-03-31 | 2004-12-03 | 半導体基板の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7601603B2 (ja) |
JP (1) | JP4773716B2 (ja) |
KR (1) | KR100613369B1 (ja) |
DE (1) | DE102005014722B8 (ja) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7166890B2 (en) | 2003-10-21 | 2007-01-23 | Srikant Sridevan | Superjunction device with improved ruggedness |
JP4764999B2 (ja) * | 2004-07-09 | 2011-09-07 | 富士電機株式会社 | 半導体素子の製造方法 |
EP1724822A3 (en) * | 2005-05-17 | 2007-01-24 | Sumco Corporation | Semiconductor substrate and manufacturing method thereof |
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JP5011881B2 (ja) | 2006-08-11 | 2012-08-29 | 株式会社デンソー | 半導体装置の製造方法 |
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JP5380794B2 (ja) | 2007-06-22 | 2014-01-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法および半導体層の形成方法 |
JP5261641B2 (ja) * | 2007-09-13 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体ウエハの製造方法 |
JP5103118B2 (ja) * | 2007-09-27 | 2012-12-19 | オンセミコンダクター・トレーディング・リミテッド | 半導体ウエハおよびその製造方法 |
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
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JP5572924B2 (ja) | 2008-06-23 | 2014-08-20 | 富士電機株式会社 | 半導体装置の製造方法 |
JP5476689B2 (ja) | 2008-08-01 | 2014-04-23 | 富士電機株式会社 | 半導体装置の製造方法 |
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JP5671779B2 (ja) * | 2008-12-17 | 2015-02-18 | 住友電気工業株式会社 | エピタキシャルウエハの製造方法および半導体装置の製造方法 |
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JP5397253B2 (ja) * | 2010-02-11 | 2014-01-22 | 株式会社デンソー | 半導体基板の製造方法 |
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EP2599107B1 (en) * | 2010-07-26 | 2016-12-21 | STMicroelectronics Srl | Process for filling deep trenches in a semiconductor material body |
CN102468133A (zh) * | 2010-11-15 | 2012-05-23 | 上海华虹Nec电子有限公司 | 一种具有沟槽的半导体结构的形成方法 |
JP5397402B2 (ja) * | 2011-03-28 | 2014-01-22 | 富士電機株式会社 | 半導体素子の製造方法 |
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CN102320561A (zh) * | 2011-09-15 | 2012-01-18 | 上海先进半导体制造股份有限公司 | 可提高工艺效率的薄膜制作方法 |
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JP4253558B2 (ja) | 2003-10-10 | 2009-04-15 | 株式会社豊田中央研究所 | 半導体装置 |
-
2004
- 2004-12-03 JP JP2004352010A patent/JP4773716B2/ja active Active
-
2005
- 2005-03-30 KR KR1020050026803A patent/KR100613369B1/ko active IP Right Grant
- 2005-03-31 US US11/094,782 patent/US7601603B2/en not_active Ceased
- 2005-03-31 DE DE102005014722A patent/DE102005014722B8/de active Active
-
2011
- 2011-10-12 US US13/271,485 patent/USRE44236E1/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR20060045053A (ko) | 2006-05-16 |
JP2005317905A (ja) | 2005-11-10 |
DE102005014722A1 (de) | 2005-10-20 |
DE102005014722B4 (de) | 2009-07-30 |
US7601603B2 (en) | 2009-10-13 |
USRE44236E1 (en) | 2013-05-21 |
KR100613369B1 (ko) | 2006-08-22 |
US20050221547A1 (en) | 2005-10-06 |
DE102005014722B8 (de) | 2010-04-08 |
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Legal Events
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FPAY | Renewal fee payment (event date is renewal date of database) |
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