KR100603930B1 - 비휘발성 기억 소자의 형성 방법 - Google Patents
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Abstract
비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판에 활성영역을 한정하는 소자분리막을 형성한다. 이때, 소자분리막의 상부면을 기판의 표면 보다 높게 형성하여, 기판 표면 보다 높은 소자분리막의 상부(upper portion)로 둘러싸인 갭 영역을 형성한다. 활성영역 상에 터널 절연막을 형성하고, 기판 전면 상에 플로팅 게이트막을 형성한다. 기판에 수소 어닐링을 수행하여 플로팅 게이트막을 리플로우시켜 갭 영역을 채운다. 리플로우된 플로팅 게이트막을 소자분리막이 노출될때까지 평탄화시키어 플로팅 게이트 패턴을 형성한다.
Description
도 1 내지 도 4는 종래의 플래쉬 기억 소자의 형성 방법 중 일부를 설명하기 위한 단면도들이다.
도 5a 내지 도 11a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 11b는 각각 도 5a 내지 도 11a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자의 형성 방법에 관한 것이다.
비휘발성 기억 소자는 전원 공급이 중단될지라도, 저장된 데이타를 유지하는 특성을 갖는다. 비휘발성 기억 소자의 대표적인 예는 플로팅 게이트를 갖는 플래쉬 기억 소자라 할 수 있다. 전기적으로 격리된 플로팅 게이트 내에 전하들을 저장하거나, 저장된 전하들이 방출됨에 따라, 플래쉬 기억 소자의 단위 셀에 저장된 데이 타가 논리 "1" 또는 논리 "0"으로 구분된다.
통상, 플래쉬 기억 셀은 적층된 게이트 구조를 가질 수 있다. 상기 적층식 게이트 구조란 플로팅 게이트와 셀의 여러가지 동작들을 제어하는 제어 게이트 전극이 차례로 적층된 구조를 말한다. 상기 플로팅 게이트와 상기 제어 게이트 전극이 차례로 적층됨으로써, 보다 고집적화된 플래쉬 기억 소자를 구현할 수 있다.
상기 적층식 게이트 구조의 플래쉬 기억 셀을 형성하는 통상적인 방법을 간략히 설명하면, 먼저, 활성영역 상에 터널 산화막을 개재하여 실리콘막을 형성하고, 상기 실리콘막을 패터닝하여 상기 활성영역과 중첩되는 플로팅 게이트 패턴을 형성한다. 이어서, 산화막-질화막-산화막(ONO layer ; Oxide-Nitride-Oxide layer, 이하 ONO막이라 함) 및 제어 게이트 도전막을 차례로 형성하고, 상기 제어 게이트 도전막, 상기 ONO막 및 상기 플로팅 게이트 패턴을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트 및 제어 게이트 전극을 형성한다. 이러한 통상적인 방법에 있어서, 상기 플로팅 게이트 패턴은 포토리소그라피 공정을 포함한 패터닝 공정에 의해 형성됨으로써, 상기 플로팅 게이트 패턴과 상기 활성영역간의 중첩 마진이 요구된다.
한편, 반도체 소자가 고집적화됨에 따라, 층들간의 중첩 마진이 점점 감소하고 있다. 이러한 경향에 의해 플래쉬 기억 셀의 상기 플로팅 게이트 패턴과 상기 활성영역간의 중첩 마진도 점점 감소하고 있다. 통상적으로, 활성영역의 평면적은 플래쉬 기억 셀의 평면적을 결정하는 중요한 요소임으로, 상기 활성영역의 평면적은 디자인룰에 입각한 최소 면적으로 형성될 수 있다. 이러한 이유로 상기 플로팅 게이트 패턴과 상기 활성영역 간의 중첩 마진은 더욱 감소될 수 있다.
상기 플로팅 게이트 패턴과 상기 활성영역간의 중첩 마진을 개선하기 위한 방법으로 상기 플로팅 게이트 패턴을 상기 활성영역 상에 자기정렬적으로 형성하는 방법이 제안된 바 있다. 이 방법을 간략히 설명하면, 상기 활성영역 상에 소자분리막의 상부(upper portion)에 의해 둘러싸인 갭 영역을 자기정렬적으로 형성하고, 상기 갭 영역을 실리콘막으로 채운 후에, 상기 실리콘막을 상기 소자분리막이 노출될때까지 평탄화시키어 상기 플로팅 게이트 패턴을 형성한다. 이 방법에 의하면, 상기 플로팅 게이트 패턴과 상기 활성영역은 자기정렬되어 포토리소그라피 공정을 요구하지 않는다. 따라서, 상기 플로팅 게이트 패턴과 상기 활성영역은 중첩도로부터 프리(free)해질 수 있다.
하지만, 상술한 방법으로 플래쉬 기억 소자를 형성할 경우, 문제점이 발생할 수 있다. 즉, 반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 갭 영역의 종횡비가 증가될 수 있다. 이에 따라, 상기 실리콘막으로 상기 갭 영역을 채울때, 상기 갭 영역내에 심(seam) 또는/및 보이드(viod)가 발생될 수 있다. 상기 심(seam) 또는 보이드는 후속에 형성되는 플로팅 게이트 내에 포함될 수 있음으로, 플래쉬 기억 셀의 특성 열화 또는/및 불량을 유발시킬 수 있다.
이러한 심(seam) 또는 보이드를 최소화하기 위한 종래의 방법을 도면들을 참조하여 설명한다.
도 1 내지 도 4는 종래의 플래쉬 기억 소자의 형성 방법 중 일부를 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(1) 상에 하드마스크막을 형성하고, 상기 하드마스크막 및 기판(1)을 연속적으로 패터닝하여 활성영역을 한정하는 트렌치(3)를 형성한다. 상기 트렌치(3)를 채우는 소자분리막(4)을 형성한다. 이때, 소자분리막(4)은 상기 패터닝된 하드마스크막(2)의 상부면과 동일한 평면의 상부면을 갖는다.
도 2를 참조하면, 상기 패터닝된 하드마스크막(2)을 제거하여 상기 활성영역을 노출시킨다. 이때, 상기 활성영역 상에는 상기 패터닝된 하드마스크막(2)의 제거된 영역인 갭 영역(15)이 형성된다. 이어서, 노출된 활성영역 상에 터널 산화막(5)을 형성하고, 상기 기판(1) 전면 상에 상기 갭 영역(15)의 일부를 채우는 제1 실리콘막(6)을 형성한다. 이때, 상기 갭 영역(15)의 나머지 빈 영역의 종횡비가 증가될 수 있다.
도 3을 참조하면, 상기 기판(1)에 등방성 식각인 습식식각을 수행하여 상기 제1 실리콘막(6)을 등방성 식각한다. 이에 따라, 상기 갭 영역(15)의 나머지 빈 영역의 종횡비가 감소된다. 상기 식각된 제1 실리콘막(6a) 상에 상기 갭 영역(15)을 채우는 제2 실리콘막(7)을 형성한다. 상기 식각된 제1 실리콘막(6a) 및 제2 실리콘막(7)은 플로팅 게이트막(8)을 구성한다.
도 4를 참조하면, 상기 플로팅 게이트막(8)을 상기 소자분리막(4)이 노출될때까지 평탄화시키어 플로팅 게이트 패턴(8a)을 형성한다. 상기 플로팅 게이트 패턴(8a)은 평탄화된 제1 실리콘막(6b) 및 평탄화된 제2 실리콘막(7a)을 포함한다.
상술한 종래의 형성 방법에 따르면, 상기 습식식각으로 상기 제1 실리콘막(6)을 등방성 식각함으로써, 상기 갭 영역(15)의 나머지 빈 영역에 대한 종횡비를 감소시키고, 상기 제2 실리콘막(7)을 형성함으로써, 상기 갭 영역(15)내의 심(seam) 또는 보이드를 최소화시킨다.
하지만, 상술한 종래 방법에 있어서, 상기 갭 영역(15)의 높은 종횡비로 인하여, 상기 갭 영역(15)내에 형성된 상기 제1 실리콘막(6)의 측벽이 경사지게 형성될 수 있다. 특히, 상기 갭 영역(15)의 상부측벽에 오버행이 형성되어 네가티브(negative)한 경사가 발생된다. 이러한 형태의 상기 제1 실리콘막(6)을 등방성 식각인 습식식각으로 식각함으로써, 상기 갭 영역(15)내의 상기 식각된 제1 실리콘막(6a)의 측벽도 경사지게 형성될 수 있다. 그 결과, 상기 제2 실리콘막(7)을 형성할지라도, 상기 갭 영역(15)내에 심 또는/및 보이드(9)가 발생할 수 있다. 따라서, 상기 플로팅 게이트 패턴(8a)으로부터 형성되는 플로팅 게이트(미도시함)가 상기 심 또는/및 보이드(9)를 포함하게 되어 플래쉬 기억 셀의 특성 열화 또는/및 불량이 발생될 수 있다.
또한, 상술한 종래 방법에 따르면, 상기 플로팅 게이트막(8)을 형성하기 위하여, 2층 이상의 실리콘막들을 형성하는 공정들과, 실리콘막을 형성하는 공정들 사이에 수행되는 1회 이상의 습식식각 공정이 요구된다. 이에 따라, 플래쉬 기억 소자의 제조 공정들이 복잡하기 되어 생산성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트 내에 심(seam) 또는/및 보이드를 방지할 수 있는 비휘발성 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정을 단순화시킬 수 있는 비 휘발성 기억 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판에 활성영역을 한정하는 소자분리막을 형성한다. 이때, 상기 소자분리막의 상부면을 상기 기판의 표면 보다 높게 형성하여, 상기 기판 표면 보다 높은 상기 소자분리막의 상부(upper portion)로 둘러싸인 갭 영역을 형성한다. 상기 활성영역 상에 터널 절연막을 형성하고, 상기 기판 전면 상에 플로팅 게이트막을 형성한다. 상기 기판에 수소 어닐링을 수행하여 상기 플로팅 게이트막을 리플로우시켜 상기 갭 영역을 채운다. 상기 리플로우된 플로팅 게이트막을 상기 소자분리막이 노출될때까지 평탄화시키어 플로팅 게이트 패턴을 형성한다.
구체적으로, 상기 방법은 상기 플로팅 게이트 패턴을 형성한 후에, 상기 기판 전면에 블로킹 절연막 및 제어 게이트 도전막을 차례로 형성하는 단계, 및 상기 제어 게이트 도전막, 상기 블로킹 절연막 및 상기 플로팅 게이트 패턴을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 소자분리막을 리세스하여 상기 플로팅 게이트 패턴 측벽의 적어도 일부를 노출시키는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 소자분리막을 형성하는 단계는 다음의 단계들을 더 포함할 수 있다. 기판 상에 하드마스크막을 형성하고, 상기 하드마스크막 및 상 기 기판을 연속적으로 패터닝하여 상기 활성영역을 한정하는 트렌치를 형성한다. 상기 기판 전면에 상기 트렌치를 채우는 소자분리 절연막을 형성하고, 상기 소자분리 절연막을 상기 패터닝된 하드마스크막이 노출될때까지 평탄화시키어 상기 소자분리막을 형성한다. 상기 패터닝된 하드마스크막을 제거하여 상기 활성영역을 노출시킨다. 상기 패터닝된 하드마스크막이 제거된 영역은 상기 갭 영역에 해당한다.
일 실시예에 있어서, 상기 플로팅 게이트막은 폴리실리콘막으로 형성할 수 있다. 상기 블로킹 절연막은 ONO막으로 형성할 수 있다. 이와는 달리, 상기 블로킹 절연막은 실리콘 질화막에 비하여 유전상수가 높은 고유전막으로 형성할 수 있다.
일 실시예에 있어서, 상기 수소 어닐링은 400℃ 내지 900℃의 공정온도, 0.1 Torr 내지 100 Torr의 공정압력, 1분 내지 5시간의 공정시간, 1 sccm 내지 10000 sccm의 수소유량으로 수행할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들 은 동일한 구성요소들을 나타낸다.
도 5a 내지 도 11a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 5b 내지 도 11b는 각각 도 5a 내지 도 11a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 하드마스크막을 형성한다. 상기 하드마스크막은 상기 기판(100)에 대하여 식각선택비를 갖는 물질, 예컨대, 실리콘 질화막을 포함할 수 있다. 특히, 상기 하드마스크막은 차례로 적층된 버퍼 산화막 및 실리콘 질화막을 포함할 수 있다. 상기 버퍼 산화막은 실리콘 산화막으로 형성할 수 있다.
상기 하드마스크막 및 상기 기판(100)을 연속적으로 패터닝하여 활성영역을 한정하는 트렌치(104)를 형성한다. 이때, 상기 패터닝된 하드마스크막(102)은 상기 활성영역 상에 배치된다. 상기 기판(100) 전면 상에 상기 트렌치(104)를 채우는 소자분리 절연막(106)을 형성한다. 상기 소자분리 절연막(106)은 갭필 특성이 우수한 절연막으로 형성한다. 예컨대, 상기 소자분리 절연막(106)은 고밀도 플라즈마 실리콘 산화막 또는/및 에스오지(SOG;Spin ON Glass)막등을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 소자분리 절연막(106)을 상기 패터닝된 하드마스크막(102)이 노출될때까지 평탄화시키어 활성영역을 한정하는 소자분리막(106a)을 형성한다. 상기 소자분리막(106a)은 상기 패터닝된 하드마스크막(102)의 상부면과 동일한 평면의 상부면을 갖는다. 따라서, 상기 소자분리막(106a)의 상부면은 상기 기판(100)의 표면 보다 높게 형성된다.
상기 패터닝된 하드마스크막(102)을 제거하여 상기 활성영역을 노출시킨다. 이때, 상기 패터닝된 하드마스크막(102)이 제거된 영역인 갭 영역(108)이 형성된다. 상기 패터닝된 하드마스크막(102)은 등방성 식각인 습식식각으로 제거할 수 있다. 이에 따라, 상기 노출된 활성영역의 표면은 건식식각에 의한 손상을 방지할 수 있다. 상기 패터닝된 하드마스크막(102)이 버퍼 산화막을 포함할 경우, 상기 버퍼 산화막을 습식식각으로 제거하는 동안에, 상기 기판(100)의 표면 위로 돌출된 상기 소자분리막(106a)의 상부(upper portion)의 표면도 일부 식각될 수 있다. 이로 인해, 상기 갭 영역(108)의 폭이 증가될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 기판(100) 전면에 플로팅 게이트막(112)을 형성한다. 상기 플로팅 게이트막(112)은 폴리실리콘막으로 형성하는 것이 바람직하다. 특히, 상기 플로팅 게이트막(112)은 인시츄로 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 플로팅 게이트막(112)은 상기 갭 영역(108)의 일부를 채우도록 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 플로팅 게이트막(112)을 포함하는 상기 기판(100)에 수소 어닐링을 수행한다. 상기 수소 어닐링에 의해 상기 플로팅 게이트막(112)의 표면 에너지가 증가되며, 상기 증가된 표면 에너지를 감소시키기 위하여 상기 플로팅 게이트막(112)의 실리콘 원자들이 이동된다. 이로써, 상기 플로팅 게이트막(112)은 리플로우되어 상기 갭 영역(108)을 채운다. 상기 리플로우된 플로팅 게이트막(112')은 수소 어닐링에 의해 평탄화된 플로팅 게이트막으로 정의한다.
상기 수소 어닐링은 400℃ 내지 900℃의 공정온도에서 수행하는 것이 바람직 하다. 이때, 상기 수소 어닐링의 공정 압력은 0.1 Torr 내지 100 Torr인 것이 바람직하며, 상기 수소 어닐링의 공정시간은 1분 내지 5시간인 것이 바람직하다. 상기 수소 어닐링시, 수소의 유량은 1 sccm(standard cubic centimeter per minute) 내지 10000 sccm인 것이 바람직하다.
상기 플로팅 게이트막(112)을 수소 어닐링으로 리플로우시킴으로써, 상기 갭 영역(108)은 상기 리플로우된 플로팅 게이트막(112')으로 완전히 채워질 수 있다. 이에 따라, 종래의 갭 영역의 심(seam) 또는/및 보이드(viod)를 방지할 수 있다. 그 결과, 종래의 플로팅 게이트내 심(seam) 또는 보이드등에 의한 비휘발성 기억 소자의 특성 열화 또는/및 불량등을 방지할 수 있다.
또한, 상기 리플로우된 플로팅 게이트막(112')은 단층의 플로팅 게이트막(112)을 형성한 후에 상기 수소 어닐링 공정으로 형성된다. 이에 따라, 상기 방법은 종래의 방법(복수층의 실리콘층들을 형성하고, 실리콘층을 형성하는 단계들 사이에 습식식각공정을 수행하는 것)에 비하여 매우 단순화된다. 이에 따라, 비휘발성 기억 소자의 제조비용을 최소화하여 생산성을 크게 향상시킬 수 있다.
도 9a 및 도 9b를 참조하면, 상기 리플로우된 플로팅 게이트막(112')을 상기 소자분리막(106a)이 노출될때까지 평탄화시키어 플로팅 게이트 패턴(112a)을 형성한다. 상기 플로팅 게이트 패턴(112a)은 상기 갭 영역(108)을 채우며, 상기 활성영역 상에 자기정렬적으로 형성된다. 상기 플로팅 게이트 패턴(112a)은 상기 활성영역 상에 자기정렬되어 형성됨으로써, 상기 플로팅 게이트 패턴(112a)과 상기 활성영역은 중첩도로부터 프리(free)해진다.
도 10a 및 도 10b를 참조하면, 상기 소자분리막(106a)을 리세스하여 상기 플로팅 게이트 패턴(112a)의 측벽의 적어도 일부를 노출시키는 것이 바람직하다. 상기 리세스된 소자분리막(106a')의 상부면은 상기 플로팅 게이트 패턴(112a)와 상기 활성영역 사이의 상기 터널 절연막(110)의 상부면에 근접하는 것이 바람직하다. 즉, 상기 리세스된 소자분리막(106a')은 상기 플로팅 게이트 패턴(112a)의 측벽을 최대한 노출시킴과 더불어 상기 플로팅 게이트 패턴(112a)과 상기 활성영역 사이의 상기 터널 절연막(110)의 측벽을 덮는 것이 바람직하다.
상기 기판(100) 전면에 블로킹 절연막(114)을 콘포말하게 형성한다. 상기 블로킹 절연막(114)은 ONO막으로 형성할 수 있다. 이와는 달리, 상기 블로킹 절연막(114)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성할 수도 있다. 예컨대, 상기 블로킹 절연막(114)은 고유전 상수를 갖는 금속산화막인 알루미늄 산화막, 하프늄산화막 또는 란탄산화막등의 단일막 혹은 이들의 조합막으로 형성할 수 있다.
상기 블로킹 절연막(114) 상에 상기 플로팅 게이트 패턴(112a)의 측벽 및 상부면을 덮는 제어 게이트 도전막(116)을 형성한다. 상기 제어 게이트 도전막(116)은 도전막인 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드 또는 티타늄실리사이드등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등의 단일막 혹은 이들의 조합막으로 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제어 게이트 도전막(116), 블로킹 절연 막(114) 및 플로팅 게이트 패턴(112a)을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트(112b), 블로킹 절연 패턴(114a) 및 제어 게이트 전극(116a)을 형성한다. 상기 제어 게이트 전극(116a)은 상기 활성영역을 가로지르고, 상기 플로팅 게이트(112b)는 상기 제어 게이트 전극(116a)과 상기 터널 절연막(110) 사이에 배치된다. 상기 블로킹 절연 패턴(114a)은 상기 플로팅 게이트(112b)와 상기 제어 게이트 전극(116a) 사이에 개재된다. 상기 플로팅 게이트(112a)는 상기 터널 절연막(110) 및 상기 블로킹 절연 패턴(114a)에 의해 전기적으로 절연된다.
상기 리세스된 소자분리막(106a')에 의해 상기 플로팅 게이트 패턴(112a)의 측벽이 노출됨으로써, 상기 제어 게이트 전극(116a)과 상기 플로팅 게이트(112b)의 중첩 면적은 상기 플로팅 게이트(112a)의 상부면 및 상기 노출된 측벽으로 증가한다. 이에 따라, 상기 제어 게이트 전극(116a)과 상기 플로팅 게이트(112b)간의 커패시턴스가 증가되어 비휘발성 기억 셀의 커플링비가 증가된다. 그 결과, 상기 비휘발성 기억 셀의 동작 전압을 감소시켜 저소비전력의 비휘발성 기억 소자를 구현할 수 있다.
이어서, 불순물 이온들을 선택적으로 주입하여 상기 제어 게이트 전극(112a) 양측의 상기 활성영역에 불순물 도핑층(118)을 형성한다.
상술한 바와 같이, 본 발명에 따르면, 기판 위로 돌출된 소자분리막의 상부(upper portion)로 둘러싸인 갭 영역을 단층의 플로팅 게이트막을 형성한 후에, 수소 어닐링 공정을 수행하여 상기 플로팅 게이트막을 리플로우시켜 채운다. 이에 따 라, 종래의 플로팅 게이트 패턴내의 심(seam) 또는 보이드를 방지할 수 있다. 그 결과, 종래 플로팅 게이트내 심 또는 보이드를 방지하여 비휘발성 기억 셀의 특성 열화 또는/및 불량을 방지할 수 있다.
또한, 상기 갭 영역을 채우는 본 발명의 방법은 종래 공정에 비하여 매우 단순화된다. 그 결과, 비휘발성 기억 소자의 생산단가를 낮추어 생산성을 크게 향상시킬 수 있다.
Claims (9)
- 기판에 활성영역을 한정하는 소자분리막을 형성하되, 상기 소자분리막의 상부면을 상기 기판의 표면 보다 높게 형성하여 상기 소자분리막의 상기 기판 표면 보다 높은 부분으로 둘러싸인 갭 영역을 형성하는 단계;상기 활성영역 상에 터널 절연막을 형성하는 단계;상기 기판 전면 상에 플로팅 게이트막을 형성하는 단계;상기 기판에 수소 어닐링을 수행하여 상기 플로팅 게이트막을 리플로우시켜 상기 갭 영역을 채우는 단계; 및상기 리플로우된 플로팅 게이트막을 상기 소자분리막이 노출될때까지 평탄화시키어 플로팅 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트 패턴을 형성한 후에,상기 기판 전면에 블로킹 절연막 및 제어 게이트 도전막을 차례로 형성하는 단계; 및상기 제어 게이트 도전막, 상기 블로킹 절연막 및 상기 플로팅 게이트 패턴을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자분리막을 리세스하여 상기 플로팅 게이트 패턴 측벽의 적어도 일부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자분리막을 형성하는 단계는,기판 상에 하드마스크막을 형성하는 단계;상기 하드마스크막 및 상기 기판을 연속적으로 패터닝하여 상기 활성영역을 한정하는 트렌치를 형성하는 단계;상기 기판 전면에 상기 트렌치를 채우는 소자분리 절연막을 형성하는 단계;상기 소자분리 절연막을 상기 패터닝된 하드마스크막이 노출될때까지 평탄화시키어 상기 소자분리막을 형성하는 단계; 및상기 패터닝된 하드마스크막을 제거하여 상기 활성영역을 노출시키는 단계를 포함하되, 상기 패터닝된 하드마스크막이 제거된 영역은 상기 갭 영역인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 블로킹 절연막은 ONO막으로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 블로킹 절연막은 실리콘 질화막에 비하여 유전상수가 높은 고유전막으로 형성하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 수소 어닐링은 400℃ 내지 900℃의 공정온도, 0.1 Torr 내지 100 Torr의 공정압력, 1분 내지 5시간의 공정시간, 1 sccm 내지 10000 sccm의 수소유량으로 수행하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,불순물 이온들을 선택적으로 주입하여 상기 제어 게이트 전극 양측의 상기 활성영역에 불순물 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
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