JP2817307B2 - 半導体保護素子 - Google Patents
半導体保護素子Info
- Publication number
- JP2817307B2 JP2817307B2 JP1686290A JP1686290A JP2817307B2 JP 2817307 B2 JP2817307 B2 JP 2817307B2 JP 1686290 A JP1686290 A JP 1686290A JP 1686290 A JP1686290 A JP 1686290A JP 2817307 B2 JP2817307 B2 JP 2817307B2
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- JP
- Japan
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- conductivity type
- diffusion region
- type
- region
- epitaxial layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体保護素子に関する。
従来の半導体保護素子は第３図に示すように、Ｐ型シ
リコン基板１の上に選択的に設けたN+型埋込領域２と、
N+型埋込領域２を含む表面に設けたＮ型エピタキシャル
層４と、Ｎ型エピタキシャル層４の表面からN+型埋込領
域２に達するように設けた環状のN+型拡散領域３と、N+
型拡散領域３の内側のＮ型エピタキシャル層４の表面に
選択的に設けたP+型拡散領域５と、全面に設けた酸化シ
リコン膜７を開孔してP+型拡散領域５に接続して設けた
電極８と、N+型拡散領域３に接続して設けた電極９を有
して構成され、電極９を正極電源に、電極８を入力端子
及び内部回路素子にそれぞれ接続して使用される。
リコン基板１の上に選択的に設けたN+型埋込領域２と、
N+型埋込領域２を含む表面に設けたＮ型エピタキシャル
層４と、Ｎ型エピタキシャル層４の表面からN+型埋込領
域２に達するように設けた環状のN+型拡散領域３と、N+
型拡散領域３の内側のＮ型エピタキシャル層４の表面に
選択的に設けたP+型拡散領域５と、全面に設けた酸化シ
リコン膜７を開孔してP+型拡散領域５に接続して設けた
電極８と、N+型拡散領域３に接続して設けた電極９を有
して構成され、電極９を正極電源に、電極８を入力端子
及び内部回路素子にそれぞれ接続して使用される。
上述した従来の半導体保護素子は、静電破壊に対する
保護効果を上げるには保護素子のダイオードの抵抗を小
さくする必要があるが、ダイオードの一方を構成する逆
導電型エピタキシャル層の抵抗が大きく、ダイオードの
抵抗を小さくするためには逆導電型エピタキシャル層に
設けた一導電型拡散領域とエピタキシャル層とのPN接合
面積を大きくしなければならないが、そのためには素子
領域の面積を広げなければならず、高集積化を妨げると
いう問題点がある。
保護効果を上げるには保護素子のダイオードの抵抗を小
さくする必要があるが、ダイオードの一方を構成する逆
導電型エピタキシャル層の抵抗が大きく、ダイオードの
抵抗を小さくするためには逆導電型エピタキシャル層に
設けた一導電型拡散領域とエピタキシャル層とのPN接合
面積を大きくしなければならないが、そのためには素子
領域の面積を広げなければならず、高集積化を妨げると
いう問題点がある。
本発明の目的は、素子領域の面積を広げることはな
く、抵抗の小さい半導体保護素子を提供することにあ
る。
く、抵抗の小さい半導体保護素子を提供することにあ
る。
本発明の第１の半導体保護素子は、一導電型半導体基
板上に設けた逆導電型の埋込領域と、前記埋込領域を含
む表面に設けた逆導電型のエピタキシャル層と、前記エ
ピタキシャル層の表面に設けて、前記埋込領域に達する
環状の逆導電型拡散領域と、前記逆導電型拡散領域内の
前記エピタキシャル層の表面に設けた凹部と、前記凹部
の内面に設けた一導電型の拡散領域と、前記凹部内を充
填して設けた低比抵抗の金属層とを有している。
板上に設けた逆導電型の埋込領域と、前記埋込領域を含
む表面に設けた逆導電型のエピタキシャル層と、前記エ
ピタキシャル層の表面に設けて、前記埋込領域に達する
環状の逆導電型拡散領域と、前記逆導電型拡散領域内の
前記エピタキシャル層の表面に設けた凹部と、前記凹部
の内面に設けた一導電型の拡散領域と、前記凹部内を充
填して設けた低比抵抗の金属層とを有している。
本発明の第２の半導体保護素子は、一導電型半導体基
板上に設けた一導電型埋込領域と、前記一導電型埋込領
域を含む表面に設けた逆導電型のエピタキシャル層と、
前記エピタキシャル層の表面に設けて前記埋込領域に達
する一導電型の拡散領域と、前記一導電型拡散領域の表
面に設けた凹部と、前記凹部の内面に設けた逆導電型の
拡散領域と、前記凹部内を充填して設けた低比抵抗の金
属層とを有している。
板上に設けた一導電型埋込領域と、前記一導電型埋込領
域を含む表面に設けた逆導電型のエピタキシャル層と、
前記エピタキシャル層の表面に設けて前記埋込領域に達
する一導電型の拡散領域と、前記一導電型拡散領域の表
面に設けた凹部と、前記凹部の内面に設けた逆導電型の
拡散領域と、前記凹部内を充填して設けた低比抵抗の金
属層とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の第１の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１の表面にN+型埋込領域２を選択的に設け、N+型埋込領
域２を含む表面にＮ型にエピタキシャル層４を成長させ
る。次に、Ｎ型エピタキシャル層４の表面からN+型埋込
領域２に達する環状のN+型拡散領域３を設けた後、全面
に設けた酸化シリコン膜７及びＮ型エピタキシャル層４
を順次異方性のドライエッチングにて選択的にエッチン
グして凹部を設ける。次に、酸化シリコン膜７をマスク
として凹部内面にＰ型不純物を拡散し、P+型拡散領域５
を形成する。次に、気相成長法によりアルミニウム等の
低比抵抗の金属層６を堆積して凹部内を充填する。
１の表面にN+型埋込領域２を選択的に設け、N+型埋込領
域２を含む表面にＮ型にエピタキシャル層４を成長させ
る。次に、Ｎ型エピタキシャル層４の表面からN+型埋込
領域２に達する環状のN+型拡散領域３を設けた後、全面
に設けた酸化シリコン膜７及びＮ型エピタキシャル層４
を順次異方性のドライエッチングにて選択的にエッチン
グして凹部を設ける。次に、酸化シリコン膜７をマスク
として凹部内面にＰ型不純物を拡散し、P+型拡散領域５
を形成する。次に、気相成長法によりアルミニウム等の
低比抵抗の金属層６を堆積して凹部内を充填する。
次に、第１図（ｂ）に示すように、全面を異方性ドラ
イエッチングによりエッチバックし、凹部内にのみ金属
層６を埋込む。次に、N+型拡散領域３上の酸化シリコン
膜７を選択的に開孔し、正極電源に接続される電極９と
金属層６上に電極８を形成する。
イエッチングによりエッチバックし、凹部内にのみ金属
層６を埋込む。次に、N+型拡散領域３上の酸化シリコン
膜７を選択的に開孔し、正極電源に接続される電極９と
金属層６上に電極８を形成する。
第２図は本発明の第２の実施例の断面図である。
第２図に示すように、Ｐ型シリコン基板１の表面にP+
型埋込領域10を設け、P+型埋込領域10を含む表面にＮ型
エピタキシャル層４を設ける。次に、Ｎ型エピタキシャ
ル層４にP+型埋込領域10に達するＰ型拡散領域11及びP+
型拡散領域12を設ける。次に、全面に設けた酸化シリコ
ン膜７及びＰ型拡散領域11を選択的に順次異方性エッチ
ングして凹部を設け、酸化シリコン膜７をマスクとして
凹部内面にＮ型不純物を拡散してN+型拡散領域13を形成
する。次に第１の実施例と同様にして凹部内に低比抵抗
の金属層６を埋込んだ後、P+型領域12上の酸化シリコン
膜７を開孔して、GND電源に接続される電極14と金属層
６上に電極８を形成する。
型埋込領域10を設け、P+型埋込領域10を含む表面にＮ型
エピタキシャル層４を設ける。次に、Ｎ型エピタキシャ
ル層４にP+型埋込領域10に達するＰ型拡散領域11及びP+
型拡散領域12を設ける。次に、全面に設けた酸化シリコ
ン膜７及びＰ型拡散領域11を選択的に順次異方性エッチ
ングして凹部を設け、酸化シリコン膜７をマスクとして
凹部内面にＮ型不純物を拡散してN+型拡散領域13を形成
する。次に第１の実施例と同様にして凹部内に低比抵抗
の金属層６を埋込んだ後、P+型領域12上の酸化シリコン
膜７を開孔して、GND電源に接続される電極14と金属層
６上に電極８を形成する。
この実施例は、保護用のPNダイオードを外部端子と、
GND電極との間に接続する場合の実施例である。
GND電極との間に接続する場合の実施例である。
以上説明したように本発明は、保護素子のダイオード
を構成する一方の半導体領域に凹部を設け、凹部に形成
されたPN接合の内側の拡散層に低比抵抗の金属層を設け
ることによって、第１の実施例の場合P+型拡散領域５直
下のＮ型エピタキシャル層４の厚さが薄くなり素子領域
の面積を大きくすることなく抵抗の低減が図れ、さらに
凹部に低比抵抗の金属層を設けることによって、より抵
抗の低減が可能となる効果がある。
を構成する一方の半導体領域に凹部を設け、凹部に形成
されたPN接合の内側の拡散層に低比抵抗の金属層を設け
ることによって、第１の実施例の場合P+型拡散領域５直
下のＮ型エピタキシャル層４の厚さが薄くなり素子領域
の面積を大きくすることなく抵抗の低減が図れ、さらに
凹部に低比抵抗の金属層を設けることによって、より抵
抗の低減が可能となる効果がある。
第２の実施例の場合には同様にＮ型拡散領域13直下の
Ｐ型拡散領域11の厚さを薄くすることによって抵抗の低
減が図れる効果がある。
Ｐ型拡散領域11の厚さを薄くすることによって抵抗の低
減が図れる効果がある。
第１図（ａ），（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図、第２図は本発明の第２の実施例の断面図、第３図
は、従来の半導体保護素子の断面図である。 １……Ｐ型シリコン基板、２……N+型埋込領域、３……
N+型拡散領域、４……Ｎ型エピタキシャル層、５……P+
型拡散領域、６……金属層、７……酸化シリコン膜、8,
9……電極、10……P+型埋込領域、11……Ｐ型拡散領
域、12……P+型拡散領域、13……N+型拡散領域、14……
電極。
法を説明するための工程順に示した半導体チップの断面
図、第２図は本発明の第２の実施例の断面図、第３図
は、従来の半導体保護素子の断面図である。 １……Ｐ型シリコン基板、２……N+型埋込領域、３……
N+型拡散領域、４……Ｎ型エピタキシャル層、５……P+
型拡散領域、６……金属層、７……酸化シリコン膜、8,
9……電極、10……P+型埋込領域、11……Ｐ型拡散領
域、12……P+型拡散領域、13……N+型拡散領域、14……
電極。
Claims (2)
- 【請求項１】一導電型半導体基板上に設けた逆導電型の
埋込領域と、前記埋込領域を含む表面に設けた逆導電型
のエピタキシャル層と、前記エピタキシャル層の表面に
設けて、前記埋込領域に達する環状の逆導電型拡散領域
と、前記逆導電型拡散領域内の前記エピタキシャル層の
表面に設けた凹部と、前記凹部の内面に設けた一導電型
の拡散領域と、前記凹部内を充填して設けた低比抵抗の
金属層とを有することを特徴とする半導体保護素子。 - 【請求項２】一導電型半導体基板上に設けた一導電型埋
込領域と、前記一導電型埋込領域を含む表面に設けた逆
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に設けて前記埋込領域に達する一導電型の拡散領域
と、前記一導電型拡散領域の表面に設けた凹部と、前記
凹部の内面に設けた逆導電型の拡散領域と、前記凹部内
を充填して設けた低比抵抗の金属層とを有することを特
徴とする半導体保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686290A JP2817307B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686290A JP2817307B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220779A JPH03220779A (ja) | 1991-09-27 |
| JP2817307B2 true JP2817307B2 (ja) | 1998-10-30 |
Family
ID=11928030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1686290A Expired - Lifetime JP2817307B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817307B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3485081B2 (ja) * | 1999-10-28 | 2004-01-13 | 株式会社デンソー | 半導体基板の製造方法 |
| JP5206104B2 (ja) * | 2008-05-13 | 2013-06-12 | 株式会社デンソー | ツェナーダイオードの製造方法 |
-
1990
- 1990-01-25 JP JP1686290A patent/JP2817307B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03220779A (ja) | 1991-09-27 |
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