CN102303844B - Mems器件及其形成方法 - Google Patents
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Abstract
本发明提供了一种MEMS器件及其形成方法，所述形成方法包括：提供基底，所述基底上形成有沟槽；沉积多晶硅或无定型硅层，所述多晶硅或无定型硅层填充所述沟槽以实现封口工艺，并覆盖所述基底的表面；对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，以形成半导体器件的图形。本发明能够改善填充可靠性并简化工艺流程，降低成本。
Description
技术领域
本发明涉及MEMS器件以及MEMS工艺技术，尤其涉及一种MEMS器件及其形成方法。
背景技术
随着MEMS(微机电***)技术的发展，MEMS器件得到了广泛的应用，如微型传感器、微型电机以及其他微型设备。与传统技术相比，MEMS器件具有体积小、价格低、可靠性高等优点。
在MEMS器件的制造过程中，往往需要在基底上形成多个沟槽，然后在沟槽底部刻蚀形成空腔，最后在之前形成的沟槽里填充氧化硅等材料进行封口。一方面氧化硅等填充材料的填充性较差、比较容易受到多种溶液、气体的腐蚀，对器件的可靠性造成潜在的威胁；另一方面，现有技术在形成半导体器件时，如对方块电阻有一定要求的电阻等，往往需要在基底上形成额外的半导体层并通过离子注入或扩散来进行掺杂。采用离子注入工艺的优势在于能够获得多种离子的可重复注入，再经过高温(一般超过1000摄氏度)退火后，形成有效的掺杂。但是，该方法较为复杂，而且离子注入工艺的成本很高，注入后的掺杂离子分布的均匀性和注入深度都受到较大的限制。
发明内容
本发明要解决的技术问题是提供一种MEMS器件及其形成方法，改善填充的可靠性并简化工艺流程，降低成本。
为解决上述技术问题，本发明提供了一种MEMS器件的形成方法，包括：
提供基底，所述基底上形成有沟槽；
沉积多晶硅或无定型硅层，所述多晶硅或无定型硅层填充所述沟槽以实现封口工艺，并覆盖所述基底的表面；
对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，以形成与所述MEMS器件配合使用的半导体器件的图形。
可选地，在沉积所述多晶硅或无定型硅层的同时，还通入反应气体以对所述多晶硅或无定型硅层进行掺杂。
可选地，所述反应气体为含硼或含磷或含砷或含锑的气体。
可选地，所述对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，形成半导体器件的图形包括：对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，以形成电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。
可选地，在沉积多晶硅或无定型硅层之前还包括：对所述沟槽底部的基底进行刻蚀以在所述基底中形成空腔，所述沟槽与所述空腔连通。
可选地，在沉积多晶硅或无定型硅层之后，对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化之前或之后，还包括对所述多晶硅或无定型硅层进行退火。
可选地，使用化学气相沉积、低压化学气相沉积或原子层沉积形成所述多晶硅或无定型硅层。
本发明还提供了一种MEMS器件，包括：
基底，所述基底上形成有沟槽；
填充所述沟槽的多晶硅或无定型硅层；
位于所述基底表面上的半导体器件的图形，所述半导体器件的图形的材料为多晶硅或无定型硅。
可选地，所述多晶硅或无定型硅层和半导体器件的图形中具有掺杂离子。
可选地，所述掺杂离子为硼离子或磷离子或砷离子或锑离子。
可选地，所述半导体器件的图形包括电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。
可选地，所述沟槽下方的基底中还形成有空腔，所述沟槽与所述空腔连通。
与现有技术相比，本发明具有以下优点：
本发明实施例的MEMS器件及其形成方法中，采用多晶硅或无定型硅来填充基底上的沟槽，即使用多晶硅或无定型硅来实现MEMS器件的封口工艺。多晶硅或无定型硅具有良好的填充性，在填充高深宽比的沟槽时具有良好的表现，而且多晶硅或无定型硅与常规的氧化硅等填充材料相比更加稳定可靠，有利于改善MEMS器件的可靠性。
进一步的，本发明实施例的MEMS器件的形成方法中，还可以采用掺杂的多晶硅或无定型硅层来填充基底上的沟槽，之后对覆盖在基底表面上的那部分多晶硅或无定型硅层进行图形化，来形成半导体器件的图形，如电阻、电容极板、电感线圈、类似于良导体的电流导线等，即使用同一层多晶硅或无定型硅层来填充沟槽和形成半导体器件，简化了工艺。而且本实施例中通过在沉积多晶硅或无定型硅层时通入反应气体来实现掺杂，与离子注入相比，其工艺更简单、成本更低，而且掺杂浓度较均匀，掺杂的深度不受限制。
附图说明
图1是本发明实施例的MEMS器件的形成方法的流程示意图；
图2至图5是本发明第一实施例的MEMS器件的形成方法的各步骤的剖面结构示意图；
图6至图8是本发明第二实施例的MEMS器件的形成方法的各步骤的剖面结构示意图。
具体实施方式
现有技术的MEMS器件往往采用氧化硅等材料来进行填充，其填充性较差而且易受外界环境的侵蚀，导致潜在的可靠性问题。此外，现有技术中在MEMS器件中形成集成的半导体器件的工艺较为复杂，成本较高。
本发明实施例的MEMS器件及其形成方法中，采用多晶硅或无定型硅来填充基底上的沟槽，多晶硅或无定型硅具有良好的填充性，在填充高深宽比的沟槽时具有良好的表现，而且多晶硅或无定型硅与常规的氧化硅等填充材料相比更加稳定可靠，有利于改善MEMS器件的可靠性。
进一步的，本发明实施例的MEMS器件的形成方法中，还可以采用掺杂的多晶硅或无定型硅层来填充基底上的沟槽，之后对覆盖在基底表面上的那部分多晶硅或无定型硅层进行图形化，来形成集成在MEMS器件中的半导体器件的图形，如电阻、电容极板、电感线圈、类似于良导体的电流导线等，也即使用同一层多晶硅或无定型硅层来填充沟槽和形成半导体器件，从而简化了工艺。而且本实施例中通过在沉积多晶硅或无定型硅层时通入反应气体来实现掺杂，与离子注入相比，其工艺更简单、成本更低，而且掺杂浓度较均匀，掺杂的深度不受限制。
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
图1是本发明实施例的MEMS器件形成方法的流程示意图，包括：
步骤S11，提供基底，所述基底上形成有沟槽；
步骤S12，沉积多晶硅或无定型硅层，所述多晶硅或无定型硅层填充所述沟槽以实现封口工艺，并覆盖所述基底的表面；
步骤S13，对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，以形成与所述MEMS器件配合使用的半导体器件的图形。
图2至图5示出了本发明第一实施例中各步骤的剖面结构示意图，下面结合图1和图2至图5对第一实施例进行详细描述。
结合图1和图2，执行步骤S11，提供基底101，基底101上形成有沟槽102。沟槽102的数量可以是一个或多个，相邻沟槽102之间具有被沟槽102分隔开的部分103。图2仅是示意，在其他具体实施例中，沟槽102的形状可以是任何类型的凹形图形，例如其侧壁可以和底部相倾斜。
其中，基底101可以是各种类型的半导体衬底，如硅衬底、锗硅衬底、III-V族元素化合物衬底，或是本领域技术人员公知的其他可用于MEMS工艺的衬底类型。
结合图1和图3，执行步骤S22，沉积多晶硅或无定型硅层104，多晶硅或无定型硅层104填充沟槽以实现封口工艺，并覆盖基底101的表面。具体的，可以采用化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或原子层沉积(ALD)来形成多晶硅或无定型硅层104。本实施例中，在沉积多晶硅或无定型硅层104的同时，还在沉积的反应腔中通入反应气体来对形成的多晶硅或无定型硅层104进行掺杂，该反应气体可以是含有P型掺杂离子或N型掺杂离子的气体，如含硼或含磷或含砷或含锑的气体。具体的，在本实施例中，采用LPCVD来形成多晶硅或无定型硅层104，在沉积多晶硅或无定型硅层104的同时，在LPCVD的反应气源中通入适量的硼烷，通过控制硼烷的比例、流量以及基底101的温度，可以形成具有不同电阻率的多晶硅或无定型硅层104，而且根据实际的需要，可以选择后续的退火工艺。当然，在其他具体实施例中也可以并不对多晶硅或无定型硅层104进行掺杂，即多晶硅或无定型硅层104是非掺杂的。
结合图1和图3，执行步骤S13，对覆盖在基底101表面上的多晶硅或无定型硅层进行图形化，以形成与所述MEMS器件配合使用的半导体器件的图形106。对多晶硅或无定型硅层的图形化的过程可以包括光刻、刻蚀等工艺。本实施例中，还对沟槽上方的多晶硅或无定型硅层进行平坦化，形成填充在沟槽中的多晶硅或无定型硅层105，其具有填充和电学隔离的功能。本实施例中，多晶硅层或无定型硅是掺杂的，半导体器件的图形106可以是电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。本实施例中，半导体器件的图形106具体为电阻的图形。
在对多晶硅或无定型硅层进行图形化之前或之后，还可以对该多晶硅或无定型硅层进行退火，以得到合适的方块电阻/电阻率的电学参数并形成稳定的多晶硅。
在其他具体实施例中，如果多晶硅或无定型硅层是非掺杂的，那么半导体器件的图形106可以是电阻的图形，可以通过图形化过程中控制半导体器件的图形106的长度、宽度等来调节形成的电阻(通常电阻阻值较大)的大小。
之后参考图4和5，在电阻的图形106的两端形成电极107，以将其引出，从而可以形成电阻网络。在一具体实施例中，MEMS器件中可以包括压力传感器、加速度传感器等，该电阻网络可以用作输出电阻的调节，以便于实际应用时的***集成。在其他具体实施例中，如果半导体器件的图形106是电容极板的图形，那么还可以在其上依次形成介质层和金属层，以形成电容。
至此，第一实施例中所提供的MEMS器件的结构如图4所示，包括：基底101，其上形成有沟槽；填充在沟槽中的多晶硅或无定型硅层105；半导体器件的图形106，位于基底101的表面上，其材料为多晶硅或无定型硅。填充在沟槽中的多晶硅或无定型硅层105和半导体器件的图形106中可以具有掺杂离子，如硼离子、磷离子等。半导体器件的图形106可以是电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。半导体器件的图形106可以作为集成在MEMS器件中的半导体器件，如各种传感器的输出匹配电阻、***电路中的电容、电感等。
图6至图8示出了第二实施例中MEMS器件的形成方法的各步骤的剖面结构示意图，下面结合图6至图8对第二实施例进行详细说明。
参考图6，首先提供基底201，基底201上形成有沟槽203，相邻沟槽203之间具有被沟槽分隔开的部分204。此外，本实施例中还对沟槽203底部的基底201进行刻蚀来形成空腔202，空腔202与沟槽203连通。空腔202可以用作MEMS器件中压力传感器、加速度传感器等器件中的空腔。
参考图7，沉积多晶硅或无定型硅层205对沟槽进行填充，形成密封的空腔202，此外多晶硅或无定型硅层205还覆盖基底201的表面。多晶硅或无定型硅层205的形成方法可以是CVD、LPCVD、ALD等，在沉积过程中可以通入反应气体以对形成的多晶硅或无定型硅层205进行掺杂。具体的，在本实施例中，使用LPCVD形成多晶硅或无定型硅层205，并同时引入含磷的气体材料，掺杂浓度可以通过沉积过程中引入的含磷的气体材料的种类、含量和流量来调节，在沉积之后还可以对形成的多晶硅或无定型硅层205进行退火。当然，在其他具体实施例中，也可以并不对多晶硅或无定型硅层205进行掺杂或退火。
之后参考图8，去除沟槽上方多余的多晶硅或无定型硅层，形成填充在沟槽中的多晶硅或无定型硅层206，并对覆盖在基底201上的多晶硅或无定型硅层进行图形化，形成半导体器件的图形207，如电阻的图形、电容极板的图形、电感线圈的图形、类似于良导体的电流导线的图形其中之一或任意组合。
对多晶硅或无定型硅层进行图形化之前或之后，还可以对所述多晶硅或无定型硅层进行退火，以得到合适的方块电阻/电阻率的电学参数并形成稳定的多晶硅。
至此，第二实施例中提供的MEMS器件如图8所示，包括：基底201，基底201上形成有沟槽；填充在沟槽中的多晶硅或无定型硅层206；位于基底表面上的半导体器件的图形207，其材料为多晶硅或无定型硅。填充在沟槽中的多晶硅或无定型硅层206和半导体器件的图形207中可以具有掺杂离子，如硼离子、磷离子、砷离子、锑离子等。半导体器件的图形207可以是电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。本实施例中，沟槽下方的基底201中还形成有空腔202，该空腔202和沟槽连通。
综上，在本实施例中，半导体器件的图形是利用填充沟槽时形成的多晶硅或无定型硅层来形成的，而且可以通过在沉积多晶硅或无定型硅层时引入反应气体来实现掺杂而不需要进行额外的离子注入，其工艺较为简单，有利于降低成本，而且掺杂的均匀度较好，而且与离子注入工艺不同，其掺杂深度并不受限制。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (10)
1.一种MEMS器件的形成方法，其特征在于，包括：
提供基底，所述基底上形成有沟槽；
对所述沟槽底部的基底进行刻蚀以在所述基底中形成空腔，所述沟槽与所述空腔连通；
沉积多晶硅或无定型硅层，所述多晶硅或无定型硅层填充所述沟槽以实现封口工艺，并覆盖所述基底的表面；
对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，以形成与所述MEMS器件配合使用的半导体器件的图形。
2.根据权利要求1所述的MEMS器件的形成方法，其特征在于，在沉积所述多晶硅或无定型硅层的同时，还通入反应气体以对所述多晶硅或无定型硅层进行掺杂。
3.根据权利要求2所述的MEMS器件的形成方法，其特征在于，所述反应气体为含硼或含磷或含砷或锑的气体。
4.根据权利要求2所述的MEMS器件的形成方法，其特征在于，所述对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，形成半导体器件的图形包括：对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化，以形成电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。
5.根据权利要求1所述的MEMS器件的形成方法，其特征在于，在沉积多晶硅或无定型硅层之后，对覆盖在所述基底表面上的多晶硅或无定型硅层进行图形化之前或之后，还包括对所述多晶硅或无定型硅层进行退火，以得到合适的方块电阻/电阻率的电学参数并形成稳定的多晶硅。
6.根据权利要求1所述的MEMS器件的形成方法，其特征在于，使用化学气相沉积、低压化学气相沉积或原子层沉积形成所述多晶硅或无定型硅层。
7.一种MEMS器件，其特征在于，包括：
基底，所述基底上形成有沟槽，所述沟槽下方的基底中还形成有空腔，所述沟槽与所述空腔连通；
填充所述沟槽的多晶硅或无定型硅层；
位于所述基底表面上的半导体器件的图形，所述半导体器件的图形的材料为多晶硅或无定型硅。
8.根据权利要求7所述的MEMS器件，其特征在于，所述多晶硅或无定型硅层和半导体器件的图形中具有掺杂离子。
9.根据权利要求8所述的MEMS器件，其特征在于，所述掺杂离子为硼离子或磷离子或砷离子或锑离子。
10.根据权利要求8所述的MEMS器件，其特征在于，所述半导体器件的图形包括电阻的图形、电感线圈的图形、电容极板的图形、类似于良导体的电流导线的图形其中之一或任意组合。
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014086447A (ja) * | 2012-10-19 | 2014-05-12 | Seiko Epson Corp | 電子装置及びその製造方法 |
| CN103449358A (zh) * | 2013-08-27 | 2013-12-18 | 上海先进半导体制造股份有限公司 | Mems封闭腔体的制作方法 |
| CN103811138B (zh) * | 2013-12-17 | 2017-04-12 | 清华大学 | 一种变方阻薄膜电阻网络 |
| CN105092137B (zh) * | 2014-05-21 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 一种mems压力传感器及其制备方法 |
| CN113851582A (zh) * | 2021-08-18 | 2021-12-28 | 杭州未名信科科技有限公司 | 一种垂直型霍尔传感器及其制备方法 |
| CN114784192A (zh) * | 2022-04-20 | 2022-07-22 | 河北大学 | 具有高稳定的宽带隙钙钛矿太阳能电池及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1289142A (zh) * | 1999-09-21 | 2001-03-28 | 国际商业机器公司 | 用于同时形成硅上金属电容器的最佳透过注入 |
| US6495294B1 (en) * | 1999-10-28 | 2002-12-17 | Denso Corporation | Method for manufacturing semiconductor substrate having an epitaxial film in the trench |
| CN1945796A (zh) * | 2005-10-06 | 2007-04-11 | 株式会社上睦可 | 半导体衬底的制造方法 |
| CN101090169A (zh) * | 2006-06-16 | 2007-12-19 | 北京大学 | Rf mems 开关的互联结构的实现方法 |
| JP2009224606A (ja) * | 2008-03-17 | 2009-10-01 | Shin Etsu Handotai Co Ltd | スーパージャンクション構造を有する半導体素子の製造方法 |
| CN101937927A (zh) * | 2009-07-01 | 2011-01-05 | 上海先进半导体制造股份有限公司 | 深沟槽超级pn结结构及其形成方法 |
| CN102110593A (zh) * | 2010-12-15 | 2011-06-29 | 无锡中微晶园电子有限公司 | 一种提高多晶硅薄膜电阻稳定性的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4670915B2 (ja) * | 2008-08-08 | 2011-04-13 | ソニー株式会社 | 半導体装置 |
-
2011
- 2011-08-15 CN CN201110233506.3A patent/CN102303844B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1289142A (zh) * | 1999-09-21 | 2001-03-28 | 国际商业机器公司 | 用于同时形成硅上金属电容器的最佳透过注入 |
| US6495294B1 (en) * | 1999-10-28 | 2002-12-17 | Denso Corporation | Method for manufacturing semiconductor substrate having an epitaxial film in the trench |
| CN1945796A (zh) * | 2005-10-06 | 2007-04-11 | 株式会社上睦可 | 半导体衬底的制造方法 |
| CN101090169A (zh) * | 2006-06-16 | 2007-12-19 | 北京大学 | Rf mems 开关的互联结构的实现方法 |
| JP2009224606A (ja) * | 2008-03-17 | 2009-10-01 | Shin Etsu Handotai Co Ltd | スーパージャンクション構造を有する半導体素子の製造方法 |
| CN101937927A (zh) * | 2009-07-01 | 2011-01-05 | 上海先进半导体制造股份有限公司 | 深沟槽超级pn结结构及其形成方法 |
| CN102110593A (zh) * | 2010-12-15 | 2011-06-29 | 无锡中微晶园电子有限公司 | 一种提高多晶硅薄膜电阻稳定性的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102303844A (zh) | 2012-01-04 |
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