KR100625142B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판의 표면을 부분적으로 노출시키는 개구를 갖는 절연 패턴을 형성하고, 상기 노출된 기판 및 상기 절연 패턴 상에 개방된 심(opened seam)을 갖는 제1 실리콘층을 형성한다. 이어서, 실리콘 이동(silicon migration)이 이루어지는 온도로 상기 제1 실리콘층을 열처리함으로써 상기 개방된 심을 제거한 후, 상기 제1 실리콘층 상에 제2 실리콘층을 형성한다. 따라서, 상기 제1 실리콘층 및 제2 실리콘층으로부터 수득되는 플로팅 게이트 전극의 표면 프로파일을 개선할 수 있다.

Description

반도체 장치의 제조 방법 {Method of manufacturing a semiconductor device}
도 1은 반도체 기판 상에 형성된 패드 산화막과 마스크층을 설명하기 위한 단면도이다.
도 2는 도 1에 도시된 마스크층으로부터 형성된 마스크 패턴을 설명하기 위한 단면도이다.
도 3은 도 2에 도시된 마스크 패턴을 이용하여 반도체 기판 상에 형성된 트렌치(trench)를 설명하기 위한 단면도이다.
도 4는 도 3에 도시된 트렌치 내에 형성된 필드 절연 패턴을 설명하기 위한 단면도이다.
도 5는 도 4에 도시된 액티브 영역을 노출시키는 제2 개구를 설명하기 위한 단면도이다.
도 6은 도 5에 도시된 액티브 영역 상에 형성된 터널 산화막 및 제1 실리콘층을 설명하기 위한 단면도이다.
도 7은 도 6에 도시된 제1 실리콘층 상에 형성된 실리콘 산화막을 설명하기 위한 단면도이다.
도 8은 도 7에 도시된 실리콘 산화막 및 개방된 심의 제거를 설명하기 위한 단면도이다.
도 9는 도 8에 도시된 결정화된 제1 실리콘층 상에 형성된 제2 실리콘층을 설명하기 위한 단면도이다.
도 10은 도 9에 도시된 제2 개구 내에 형성된 플로팅 게이트 패턴을 설명하기 위한 단면도이다.
도 11은 도 10에 도시된 플로팅 게이트 패턴으로부터 획득된 플로팅 게이트 전극을 포함하는 반도체 장치를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 100a : 소자 분리 영역
100b : 액티브 영역 102 : 패드 산화막
104 : 마스크층 106 : 포토레지스트 패턴
108 : 마스크 패턴 110 : 패드 산화막 패턴
112 : 제1 개구 114 : 트렌치
116 : 필드 절연 패턴 118 : 제2 개구
120 : 터널 산화막 122 : 개방된 심(opened seam)
124 : 제1 실리콘막 126 : 실리콘 산화막
128 : 폴리실리콘막 130 : 제2 실리콘막
132 : 플로팅 게이트 패턴 134 : 컨트롤 게이트 전극
136 : 유전막 패턴 138 : 플로팅 게이트 전극
140 : 터널 산화막 패턴 142 : 게이트 구조물
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 자기 정렬된 폴리실리콘(self-aligned polysilicon; SAP)으로 이루어진 플로팅 게이트 전극을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치에 대한 일 예로써, 미합중국 특허 제6,465,293호에는 플래시 메모리 셀의 제조 방법이 개시되어 있다. 상기 미합중국 특허 제6,465,293호에 의하면, 플래시 메모리 셀의 제조 방법은, 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 소자 분리막 및 상기 반도체 기판 상에 산화막 을 형성하는 단계와, 플로팅 게이트가 형성될 부분의 상기 반도체 기판이 노출되도록 상기 산화막을 패터닝하여 산화막 패턴을 형성하는 단계와, 전체 상부면에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성하는 단계와, 상기 터널 산화막이 노출될 때까지 상기 제1폴리실리콘층을 평탄화하여 플로팅 게이트가 형성되도록 하는 단계와, 노출된 부분의 상기 터널 산화막 및 상기 산화막 패턴을 소정 두께만큼 식각한 후 전체 상부면에 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 컨트롤 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성하는 단계를 포함한다.
상기 플로팅 게이트는 상기 반도체 기판을 부분적으로 노출시키는 상기 산화막 패턴에 의해 자기 정렬될 수 있다.
최근, 반도체 장치의 집적도가 향상됨에 따라 상기 반도체 기판을 부분적으로 노출시키기 위한 상기 산화막 패턴에 의해 한정된 개구의 종횡비(aspect ratio)가 증가된다. 상기 개구의 종횡비가 증가됨에 따라 상기 개구를 채우는 제1폴리실리콘층의 내부에 보이드(void)가 생성될 수 있다.
상기 제1폴리실리콘층의 내부에서 발생된 보이드는 상기 제1폴리실리콘층을 평탄화하는 동안 개방될 수 있으며, 이에 따라 플로팅 게이트의 표면에서 개방된 심(seam)이 형성될 수 있다. 상기 개방된 심은 상기 플로팅 게이트 상에 형성되는 유전체막의 절연파괴 전압(breakdown voltage) 특성 및 상기 플래시 메모리 장치의 커플링 비율(coupling ratio)을 열화시킨다. 또한, 상기 유전체막을 통한 누설 전 류 특성이 열화될 수 있다.
한편, 상기 제1폴리실리콘층 내부의 보이드를 제거하기 위하여 상기 제1폴리실리콘층을 부분적으로 제거하고 상기 제1폴리실리콘층 상에 추가적으로 폴리실리콘층을 형성하는 경우, 상기 제1폴리실리콘층과 반도체 기판 사이의 터널 산화막이 상기 보이드를 제거하는 동안 에천트에 의해 손상될 수 있다. 결과적으로, 상기 터널 산화막의 절연파괴 전압 특성이 열화되는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 절연 패턴에 의해 한정된 개구를 매립하는 실리콘층의 상부 표면에서 심이 발생되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판의 표면을 부분적으로 노출시키는 개구를 갖는 절연 패턴을 형성하고, 상기 노출된 기판 및 상기 절연 패턴 상에 개방된 심(opened seam)을 갖는 제1 실리콘층을 형성한다. 이어서, 실리콘 이동(silicon migration)이 이루어지는 온도로 상기 제1 실리콘층을 열처리함으로써 상기 개방된 심을 제거한 후, 상기 제1 실리콘층 상에 제2 실리콘층을 형성한다.
본 발명의 일 실시예에 따르면, 상기 열처리 전에 상기 제1 실리콘층 상에 실리콘 산화막을 형성할 수 있으며, 상기 열처리는 수소 분위기에서 수행될 수 있다. 따라서, 상기 실리콘 이동은 상기 수소와 상기 실리콘 산화막의 환원 반응에 의해 촉진될 수 있다.
상기 실리콘 산화막은 상기 제1 실리콘층을 대기 중에 노출시킴으로써 자연적으로 형성될 수 있으며, 상기 열처리 동안에 상기 개방된 심이 충분히 매립되기 전에 상기 심의 상부가 닫히는 것을 방지하기 위하여 형성된다. 또한, 상기 개구의 폭과 제1 실리콘층의 두께 사이의 비는 상기 심의 상부가 닫히지 않도록 약 1 : 0.3 내지 0.4 정도로 제어될 수 있다.
상기 제1 실리콘층은 불순물 도핑된 비정질 실리콘을 포함할 수 있으며, 상기 열처리에 의해 결정화된다. 상기 제2 실리콘층은 불순물 도핑된 폴리실리콘을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판의 표면을 노출시키는 제1 개구를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성한다. 상기 트렌치 및 상기 제1 개구를 채우는 절연 패턴을 형성하고, 상기 마스크 패턴을 제거하여 상기 절연 패턴에 의해 정의되는 상기 기판의 액티브 영역을 노출시키는 제2 개구를 형성한다. 상기 노출된 액티브 영역 및 상기 절연 패턴 상에 개방된 심을 갖는 제1 실리콘층을 형성하고, 실리콘 이동이 이루어지는 온도로 상기 제1 실리콘층을 열처리함으로써 상기 개방된 심을 제거한다. 상기 개방된 심을 제거한 후, 상기 제1 실리콘층 상에 제2 실리콘층을 형성하고, 상기 절연 패턴이 노출되도록 평탄화 공정(planarization process)을 수행하여 상기 제2 개구 내에 플로팅 게이트 패턴을 수득한다.
상술한 바와 같은 본 발명의 실시예들에 의하면, 인위적으로 개방된 심을 갖는 제1 실리콘층을 형성하고, 열처리를 통해 상기 개방된 심을 제거함으로써, 상기 플로팅 게이트 패턴의 상부 표면에서 심이 생성되는 것을 방지할 수 있다. 따라서, 후속하여 상기 플로팅 게이트 패턴 상에 형성되는 유전막의 절연파괴 전압 특성 및 커플링 비율을 개선시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1은 반도체 기판 상에 형성된 패드 산화막과 마스크층을 설명하기 위한 단면도이고, 도 2는 도 1에 도시된 마스크층으로부터 형성된 마스크 패턴을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층(104)을 형성한다.
상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면 처리를 위해 약 750℃ 내지 900℃ 정도의 온도에서 형성되는 것이 바람직하다.
상기 마스크층(104)은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 약 1500Å 정도의 두께로 형성될 수 있다.
상기 마스크층(104) 상에 포토리소그래피(photolithography) 공정을 통해 상기 마스크층(104)의 표면을 노출시키는 포토레지스트 패턴(106)을 형성하고, 상기 포토레지스트 패턴(106)을 식각 마스크로 하는 식각 공정을 통해 상기 마스크층(104) 및 패드 산화막(102)을 순차적으로 식각함으로써 반도체 기판(100) 상에 반도체 기판(100)의 소자 분리 영역(100a)을 노출시키는 제1 개구(102)를 한정하는 마스크 패턴(108)과 패드 산화막 패턴(110)을 형성한다.
상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다. 상기 포토레지스트 패턴(106)은 상기 마스크 패턴(108)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.
도 3은 도 2에 도시된 마스크 패턴을 이용하여 반도체 기판 상에 형성된 트렌치(trench)를 설명하기 위한 단면도이며, 도 4는 도 3에 도시된 트렌치 내에 형성된 필드 절연 패턴을 설명하기 위한 단면도이다.
도 3 및 도 4를 참조하면, 상기 마스크 패턴(108)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 반도체 기판(100)의 소자 분리 영역(100a)을 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(114)를 형성한다. 상기 트렌치(114)는 상기 반도체 기판(100)의 표면으로부터 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다.
여기서, 상기 트렌치(114)의 측벽들은 상기 식각 공정들을 수행하는 동안 반도체 기판(100)에 대하여 경사각을 갖는다.
상기 트렌치(114)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(114)의 내측 표면들에 대한 열산화 처리를 수행할 수 있다. 상기 열산화 처리에 의해 상기 트렌치(114)의 내측 표면들 상에는 약 50Å 내지 250Å 정도의 두께를 갖는 트렌치 산화막(미도시)이 형성된다.
또한, 후속하여 형성되는 막, 예를 들면 필드 절연막(미도시)으로부터 탄소 또는 수소와 같은 불순물들이 상기 트렌치(114)에 의해 정의된 액티브 영역(100b)으로 확산되는 것을 방지하기 위해 상기 트렌치 산화막 상에 라이너 질화막(미도시)을 약 50Å 내지 100Å 정도의 두께로 형성할 수 있다.
이어서, 상기 트렌치(114)가 형성된 반도체 기판(100) 상에 필드 절연막을 형성하여 상기 트렌치(114)를 채운다. 상기 필드 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.
이어서, 상기 필드 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 마스크 패턴(108)의 표면이 노출되도록 제거함으로써 상기 트렌치(114) 내에 소자 분리막으로서 기능하며 반도체 기판(100)의 액티브 영역(100b)을 정의하는 필드 절연 패턴(116)을 완성한다.
도 5는 도 4에 도시된 액티브 영역을 노출시키는 제2 개구를 설명하기 위한 단면도이고, 도 6은 도 5에 도시된 액티브 영역 상에 형성된 터널 산화막 및 제1 실리콘층을 설명하기 위한 단면도이다.
도 5 및 도 6을 참조하면, 상기 마스크 패턴(108) 및 패드 산화막(110)을 제거하여 반도체 기판의 액티브 영역을 노출시키는 제2개구(118)를 형성한다. 구체적으로, 상기 필드 절연 패턴(116)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 패드 산화막(110)은 희석된 불산 용액을 이용하여 제거될 수 있다. 한편, 도시된 바와 같이, 상기 마스크 패턴(108) 및 패드 산화막(110)을 제거하는 동안 상기 필드 절연 패턴(116)의 일부도 함께 제거될 수 있다.
이어서, 상기 노출된 액티브 영역(100b) 상에 터널 산화막(120)을 형성한다. 상기 터널 산화막(120)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 상기 터널 산화막(120)의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등이 사용될 수 있다.
상기 터널 산화막(120) 및 상기 필드 절연 패턴(116) 상에 개방된 심(122)을 갖는 제1 실리콘층(124)을 형성한다. 상기 제1 실리콘층(124)은 불순물 도핑된 비정질 실리콘으로 이루어질 수 있다. 예를 들면, 상기 제1 실리콘층(124)은 SiH4 가스 및 PH3 가스를 이용하여 약 450℃ 내지 550℃ 정도의 온도에서 형성될 수 있다. 이때, 상기 제2 개구(118)의 폭과 상기 제1 실리콘층(124)의 두께 사이의 비는 약 1 : 0.3 내지 0.4 정도로 제어될 수 있다. 이는 상기 심(122)의 상부가 충분히 개방되도록 하기 위함이다.
도 7은 도 6에 도시된 제1 실리콘층 상에 형성된 실리콘 산화막을 설명하기 위한 단면도이고, 도 8은 도 7에 도시된 실리콘 산화막 및 개방된 심의 제거를 설명하기 위한 단면도이다.
도 7 및 도 8을 참조하면, 상기 제1 실리콘층(124) 상에 실리콘 산화막(126)을 약 10Å 내지 50Å 정도의 두께로 형성한다. 상기 실리콘 산화막(126)은 상기 반도체 기판(100)을 대기 중에 노출시킴으로써 자연적으로 형성될 수 있다. 예를 들면, 상기 실리콘 산화막(126)은 상기 반도체 기판(100)을 청정 공간에서 소정 시 간 동안 보관함으로써 형성될 수 있다.
이어서, 실리콘 이동이 이루어질 수 있는 온도와 수소 분위기에서 상기 제1 실리콘층(124)을 열처리하여 상기 실리콘 산화막(126)을 제거함과 동시에 상기 개방된 심(122)을 제거한다. 구체적으로, 상기 열처리는 약 850℃ 내지 1000℃ 정도의 온도에서 수행될 수 있다. 상기 실리콘 산화막(126)의 산소 성분은 상기 실리콘 산화막(126)과 상기 수소 사이의 환원 반응에 의해 수산화기(OH)의 형태로 제거되며, 상기 산소 성분의 제거와 함께 이루어지는 실리콘 이동에 의해 상기 개방된 심(122)이 제거될 수 있다. 즉, 상기 실리콘 이동은 상기 실리콘 산화막(126)과 상기 수소 사이의 환원 반응에 의해 촉진되며, 상기 개방된 심(122)은 상기 실리콘 이동에 의해 충분히 매립될 수 있다. 이때, 상기 실리콘 산화막(126)은 상기 열처리 초기에 실리콘 이동에 의해 상기 개방된 심(122)의 상부가 닫히는 것을 방지하는 장벽 기능을 수행하므로 상기 개방된 심(122)이 충분히 매립될 수 있다.
또한, 상기 열처리 동안 상기 제1 실리콘층(124)의 결정화가 이루어지며 상기 제1 실리콘층(124) 내부의 불순물들이 전기적으로 활성화된다. 결과적으로, 상기 제2 개구(118)를 충분히 매립하는 폴리실리콘층(128)이 상기 터널 산화막(120) 및 상기 필드 절연 패턴(116) 상에 형성된다.
도 9는 도 8에 도시된 결정화된 제1 실리콘층 상에 형성된 제2 실리콘층을 설명하기 위한 단면도이고, 도 10은 도 9에 도시된 제2 개구 내에 형성된 플로팅 게이트 패턴을 설명하기 위한 단면도이다.
도 9 및 도 10을 참조하면, 상기 결정화된 제1 실리콘층 또는 상기 폴리실리 콘층(128) 상에 제2 실리콘층(130)을 형성한다. 구체적으로, 상기 제2 실리콘층(130)은 불순물 도핑된 폴리실리콘을 포함하며, SiH4 가스 및 PH3 가스를 이용하여 약 580℃ 내지 620℃의 온도에서 형성될 수 있다.
상기 필드 절연 패턴(116)이 노출되도록 에치 백 또는 화학적 기계적 연마와 같은 평탄화 공정을 수행하여 상기 제2 개구(118) 내에 플로팅 게이트 패턴(132)을 형성한다.
상술한 바와 같이, 제2 개구(118) 내에 형성된 상기 개방된 심(122)은 수소 분위기에서 수행되는 열처리에 의해 충분히 매립될 수 있으므로, 심 또는 보이드를 갖지 않는 플로팅 게이트 패턴(132)을 얻을 수 있다.
도 11은 도 10에 도시된 플로팅 게이트 패턴으로부터 획득된 플로팅 게이트 전극을 포함하는 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 필드 절연 패턴(116)의 상부를 제거하여 플로팅 게이트 패턴(132)의 상부 측벽 부위들을 노출시킨다. 상기 필드 절연 패턴(116)은 등방성 또는 이방성 식각 공정을 통해 부분적으로 제거될 수 있으며, 상기 액티브 영역(100b) 상에 형성된 터널 산화막(120)이 노출되지 않도록 수행되는 것이 바람직하다. 이는 상기 필드 절연 패턴(116)을 부분적으로 제거하기 위한 식각액 또는 식각 가스에 의해 상기 터널 산화막(120)이 손상되는 것을 방지하기 위함이다. 또한, 상기 필드 절연 패턴(116)을 부분적으로 제거하는 동안 플로팅 게이트 패턴(132)의 모서리 부분이 라운딩 처리될 수 있다.
이어서, 상기 플로팅 게이트 패턴(132) 및 상기 필드 절연 패턴(116) 상에 유전막(미도시)을 형성한다. 상기 유전막으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막, 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.
상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Al2O3, Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 MOCVD(metal organic chemical vapor deposition) 공정에 의해 형성될 수 있다.
상기 유전막 상에 컨트롤 게이트 도전층(미도시)을 형성한다. 상기 컨트롤 게이트 도전층은 불순물 도핑된 폴리실리콘층 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층 포함할 수 있다.
상기 컨트롤 게이트 도전층을 패터닝하여 상기 제1 방향과 다른 제2방향으로 연장하는 컨트롤 게이트 전극(134)을 형성한다. 또한, 상기 유전막, 플로팅 게이트 패턴(132) 및 터널 산화막(120)을 순차적으로 패터닝함으로써 상기 컨트롤 게이트 전극(134), 유전막 패턴(136), 플로팅 게이트 전극(138) 및 터널 산화막 패턴(140)을 포함하는 플래시 메모리 장치의 게이트 구조물(142)을 완성한다.
도시되지는 않았으나, 상기 게이트 구조물(142)에 대하여 상기 제1방향으로 서로 대향하는 반도체 기판(100)의 액티브 영역(100b)의 표면 부위에 소스/드레인 영역들(미도시)을 불순물 도핑 공정을 통해 형성함으로써, 플래시 메모리 장치와 같은 반도체 장치를 완성할 수 있다.
상기와 같은 본 발명에 따르면, 인위적으로 형성된 상기 개방된 심은 수소 분위기에서 수행되는 열처리에 의해 충분히 제거될 수 있다. 따라서, 상기 플로팅 게이트 전극의 표면 프로파일을 크게 개선할 수 있으며, 또한 플로팅 게이트 전극 상에 형성된 유전막의 누설 전류 특성 및 절연파괴 전압 특성을 크게 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판의 표면을 부분적으로 노출시키는 개구를 갖는 절연 패턴을 형성하는 단계;
    상기 노출된 기판 및 상기 절연 패턴 상에 개방된 심(opened seam)을 갖는 제1 실리콘층을 형성하는 단계;
    실리콘 이동(silicon migration)이 이루어지는 온도로 상기 제1 실리콘층을 열처리함으로써 상기 개방된 심을 제거하는 단계; 및
    상기 개방된 심을 제거한 후, 상기 제1 실리콘층 상에 제2 실리콘층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 열처리 전에 상기 제1 실리콘층 상에 실리콘 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 열처리는 수소 분위기에서 수행되며, 상기 실리콘 이동은 상기 수소와 상기 실리콘 산화막의 환원 반응에 의해 촉진되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 실리콘 산화막은 상기 제1 실리콘층을 대기 중에 노출시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 개구의 폭과 제1 실리콘층의 두께 사이의 비는 1 : 0.3 내지 0.4인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 열처리는 850℃ 내지 1000℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1에 있어서, 상기 제1 실리콘층은 불순물 도핑된 비정질 실리콘을 포함하며, 상기 열처리에 의해 결정화되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제2 실리콘층은 불순물 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 절연 패턴을 형성한 후, 상기 노출된 기판 상에 터널 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 절연 패턴이 노출되도록 평탄화 공정(planarization process)을 수행하여 상기 개구 내에 플로팅 게이트 패턴을 수득하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판의 표면을 노출시키는 제1 개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성하는 단계;
    상기 트렌치 및 상기 제1 개구를 채우는 절연 패턴을 형성하는 단계;
    상기 마스크 패턴을 제거하여 상기 절연 패턴에 의해 정의되는 상기 기판의 액티브 영역을 노출시키는 제2 개구를 형성하는 단계;
    상기 노출된 액티브 영역 및 상기 절연 패턴 상에 개방된 심(opened seam)을 갖는 제1 실리콘층을 형성하는 단계;
    실리콘 이동(silicon migration)이 이루어지는 온도로 상기 제1 실리콘층을 열처리함으로써 상기 개방된 심을 제거하는 단계;
    상기 개방된 심을 제거한 후, 상기 제1 실리콘층 상에 제2 실리콘층을 형성하는 단계; 및
    상기 절연 패턴이 노출되도록 평탄화 공정(planarization process)을 수행하여 상기 제2 개구 내에 플로팅 게이트 패턴을 수득하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 열처리 전에 상기 제1 실리콘층 상에 실리콘 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 열처리는 수소 분위기에서 수행되며, 상기 실리콘 이동은 상기 수소와 상기 실리콘 산화막의 환원 반응에 의해 촉진되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 실리콘 산화막은 상기 제1 실리콘층을 대기 중에 노출시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 제2 개구의 폭과 제1 실리콘층의 두께 사이의 비는 1 : 0.3 내지 0.4인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서, 상기 열처리는 850℃ 내지 1000℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11에 있어서, 상기 제1 실리콘층은 불순물 도핑된 비정질 실리콘을 포함하며, 상기 열처리에 의해 결정화되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제11항에 있어서, 상기 제2 실리콘층은 불순물 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제11항에 있어서, 상기 제2 개구를 형성한 후, 상기 노출된 액티브 영역 상 에 터널 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 플로팅 게이트 패턴 상에 유전막 및 컨트롤 게이트 도전층을 순차적으로 형성하는 단계; 및
    상기 컨트롤 게이트 도전층, 상기 유전막, 상기 플로팅 게이트 패턴 및 상기 터널 산화막을 순차적으로 패터닝하여 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함하는 게이트 구조물을 완성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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