JP5150048B2 - 半導体基板の製造方法 - Google Patents

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Description

本発明は、半導体基板の製造方法に関するものである。
トレンチ埋め込みエピタキシャル成長によりｐ／ｎコラム構造を形成する上で、エッチングガスとシラン系ガスの混合成長方式を用いることでトレンチの開口部が先に塞がるのを防止可能であることが提案されている（特許文献１）。
ただし、エッチングガスを混合することにより、図２４に示すように、ｎ＋型シリコン基板のエッチング反応が生じ、エッチングされたｎ＋基板内の高濃度ドーパント（Ａｓ、ＳｂまたはＰ）が基板表面に付着しｐ／ｎコラム層中に取り込まれる現象が生じる。一方、スーパージャンクション（ＳＪ−ＭＯＳ）はｐ／ｎコラム内での完全空乏化によってオン抵抗と耐圧のトレードオフ関係を克服しているが、この完全空乏化のためにはｐ／ｎコラムのチャージ量を一致させることが必要であり、ｎ＋基板からのドーパントの混入は濃度設計上は致命的な問題である。
更に、エッチングガスのエッチング作用を用いてトレンチ埋め込みを実施しようとする技術して特許文献２があり、エッチングガスのエッチング作用を用いてトレンチ形状をテーパー加工している。この場合においても同様にｎ＋型基板のエッチング反応で高濃度ドーパントが基板表面（トレンチ内の逆導電型のエピ膜）に付着する。
特開２００４−２７３７４２号公報 特許番号第３４８５０８１号公報
本発明はこのような背景の下になされたものであり、その目的は、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる半導体基板の製造方法を提供することにある。
請求項１に記載の半導体基板の製造方法では、第３工程においてトレンチの内部を第２導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第２導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、成膜真空度が常圧から１００Ｐａの範囲であるときには成膜温度を８００℃以上１２００℃以下、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲であるときには成膜温度を６００℃以上１２００℃以下とし、シリコン基板の不純物としての砒素の濃度を「α［／ｃｍ３］」、第２導電型のエピタキシャル膜の不純物濃度を「β［／ｃｍ３］」としたとき、
α≦２×１０ １９ 、かつ、８×１０ １５ ≦β≦３×１０ １７
を満足するようにした半導体基板の製造方法を要旨とする。
これにより、第３工程において、トレンチ内を含めた第１導電型のエピタキシャル膜上に第２導電型のエピタキシャル膜を成膜してトレンチの内部を第２導電型のエピタキシャル膜で埋め込む際に、砒素（Ａｓ）が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
請求項２に記載のように、請求項１に記載の半導体基板の製造方法において、トレンチの内部を第２導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。
請求項３に記載の半導体基板の製造方法では、第４工程として、第２導電型のエピタキシャル膜の一部のエッチング処理と、第２導電型のエピタキシャル膜の成膜処理とを１回または複数回行ってトレンチ内を重ねた第２導電型のエピタキシャル膜にて埋め込む半導体基板の製造方法であって、第４工程では、成膜真空度が常圧から１００Ｐａの範囲であるときには成膜温度を８００℃以上１２００℃以下、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲であるときには成膜温度を６００℃以上１２００℃以下とし、シリコン
基板の不純物としての砒素の濃度を「α［／ｃｍ３］」、第２導電型のエピタキシャル膜の不純物濃度を「β［／ｃｍ３］」としたとき、
α≦２×１０ １９ 、かつ、８×１０ １５ ≦β≦３×１０ １７
を満足する半導体基板の製造方法を要旨とする。
これにより、第４工程において、第２導電型のエピタキシャル膜の一部のエッチング処理を行う際に、砒素（Ａｓ）が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体基板の製造方法において、第２工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成することにより、トレンチ底面においてシリコン基板が露出していないので、当該部位からの砒素（Ａｓ）の混入を防止することができる。
請求項５に記載のように、請求項１または２に記載の半導体基板の製造方法において、トレンチの内部を第２導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第２導電型のエピタキシャル膜で埋め込むようにすることにより、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素（Ａｓ）の混入を防止することができる。
請求項６に記載のように、請求項３に記載の半導体基板の製造方法において、第２導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理することにより、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素（Ａｓ）の混入を防止することができる。
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１に、本実施の形態における縦型トレンチゲートＭＯＳＦＥＴ（縦型スーパージャンクションＭＯＳデバイス）の断面図を示す。図２は、図１における素子部での要部拡大図である。
図２において、ドレイン領域となるｎ＋シリコン基板１の上にｎ型エピタキシャル膜２が形成されているとともに同エピタキシャル膜２の上にエピタキシャル膜３が形成されている。下側のエピタキシャル膜２においてトレンチ４が並設され、トレンチ４はエピタキシャル膜２を貫通してｎ＋シリコン基板１に達している。トレンチ４内にエピタキシャル膜５が埋め込まれている。トレンチ４内のエピタキシャル膜５の導電型はｐ型であるとともに、トレンチ４の横の領域６の導電型はｎ型である。このように横方向にｐ型領域（５）とｎ型領域６とが交互に配置され、これによりＭＯＳＦＥＴのドリフト層がｐ／ｎコラム構造の、いわゆるスーパージャンクション構造をなしている。詳しくは、深さ方向に延びるｎ型領域（第１導電型の不純物拡散領域）６と、同じく深さ方向に延びるｐ型領域（第２導電型の不純物拡散領域（５））とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有している。
前述の上側のエピタキシャル膜３においてその表層部にはｐウエル層７が形成されている。エピタキシャル膜３にはゲート用トレンチ８が並設され、このトレンチ８はｐウエル層７よりも深く形成されている。トレンチ８の内面にはゲート酸化膜９が形成され、ゲート酸化膜９の内方にはポリシリコンゲート電極１０が配置されている。エピタキシャル膜３の上面においてトレンチ８と接する部位での表層部にはｎ＋ソース領域１１が形成されている。また、ｐ型エピタキシャル膜３の上面での表層部にはｐ＋ソースコンタクト領域１２が形成されている。さらに、エピタキシャル膜３でのｐウエル層７と前記エピタキシャル膜２（ドリフト層）との間にはｎ−バッファ領域１３がトレンチ８毎に形成され、このｎ−バッファ領域１３はトレンチ８の底面部を含み、かつ、ドリフト層でのｎ型領域６、およびｐウエル層７と接している。また、トレンチ８毎のｎ−バッファ領域１３の間はｐ−領域１４となっている。
ｎ＋シリコン基板１の下面にはドレイン電極（図示略）が形成され、ドレイン電極はｎ＋シリコン基板１と電気的に接続されている。また、エピタキシャル膜３の上面にはソース電極（図示略）が形成され、ソース電極はｎ＋ソース領域１１およびｐ＋ソースコンタクト領域１２と電気的に接続されている。
そして、ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においてゲート電位として所定の正の電圧を印加することにより、トランジスタ・オンとなる。トランジスタ・オン時においてはｐウエル層７でのゲート酸化膜９と接する部位に反転層が形成され、この反転層を通してソース・ドレイン間に電子が流れる（ｎ＋ソース領域１１→ｐウエル層７→ｎ−バッファ領域１３→ｎ型領域６→ｎ＋シリコン基板１）。また、逆バイアス印加時（ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態）においては、ｐ型領域（５）とｎ型領域６とのｐｎ接合部、ｎ−バッファ領域１３とｐ−領域１４とのｐｎ接合部、ｎ−バッファ領域１３とｐウエル層７とのｐｎ接合部から空乏層が広がり、ｐ型領域（５）およびｎ型領域６が空乏化して高耐圧化が図られる。
一方、図１において、素子部の周りの終端部においても横方向にｎ型領域６とｐ型領域（５）とが交互に配置されている。また、エピタキシャル膜３の上面での素子部よりも外周側においてはＬＯＣＯＳ酸化膜１５が形成されている。
次に、本実施の形態における縦型トレンチゲートＭＯＳＦＥＴの製造方法を説明する。
まず、図３（ａ）に示すように、ｎ＋シリコン基板１を用意する。ｎ＋シリコン基板１は不純物としてＡｓ（砒素）を用いている。そして、ｎ＋シリコン基板１の上にｎ型のエピタキシャル膜２を成膜する。さらに、チップ外周部でのエピタキシャル膜２に複数のトレンチ２０を形成し、このトレンチ２０内にシリコン酸化膜２１を充填する。そして、エピタキシャル膜２の上面を平坦化する。
引き続き、図３（ｂ）に示すように、ｎ型のエピタキシャル膜２の上にシリコン酸化膜２２を成膜し、このシリコン酸化膜２２に対し所定のトレンチが得られるように所定の形状にパターニングする。そして、シリコン酸化膜２２をマスクにしてｎ型のエピタキシャル膜２に対し異方性エッチング（ＲＩＥ）、または、アルカリ性異方性エッチング液（ＫＯＨ、ＴＭＡＨ等）によるウェットエッチングを行い、シリコン基板１に達するトレンチ４を形成する。
さらに、図３（ｃ）に示すように、マスクとして用いたシリコン酸化膜２２を除去する。このとき、Ｓｉ（１１０）基板を用い、エピタキシャル膜２の上面が（１１０）面であるとともに、トレンチ４の側面が（１１１）面とする。つまり、トレンチの底面を（１１０）面とし、トレンチの側面を（１１１）面とする。あるいは、Ｓｉ（１００）基板を用い、エピタキシャル膜２の上面を（１００）面とするとともに、トレンチ４の側面を（１００）面とする。つまり、トレンチの底面を（１００）面とし、トレンチの側面を（１００）面とする。
そして、水素雰囲気中での水素アニールを実施した上で、図３（ｄ）に示すように、トレンチ４の内面を含めてエピタキシャル膜２の上にｐ型エピタキシャル膜２３を成膜して同エピタキシャル膜２３によりトレンチ４内を埋め込む。このトレンチ４の内部をエピタキシャル膜２３で埋め込む工程において、エピタキシャル膜２３の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。具体的には、シリコンソースガスとして、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）のいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素（ＨＣｌ）、塩素（Ｃｌ２）、フッ素（Ｆ２）、三フッ化塩素（ＣｌＦ３）、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）のいずれかを用いる。
また、エピタキシャル膜２３を反応律速の条件下で成膜する。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合において成膜温度の上限を９５０℃とする。シリコンソースガスとしてジクロロシランを用いた場合において成膜温度の上限を１１００℃とする。シリコンソースガスとしてトリクロロシランを用いた場合において成膜温度の上限を１１５０℃とする。シリコンソースガスとして四塩化シリコンを用いた場合において成膜温度の上限を１２００℃とする。また、成膜真空度が常圧から１００Ｐａの範囲とした場合において成膜温度の下限を８００℃とし、また、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲とした場合において成膜温度の下限を６００℃とする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。
その後、エピタキシャル膜２３の上面側から平坦化研磨を行って図４（ａ）に示すようにエピタキシャル膜（ｎ型シリコン層）２を露出させる。これにより、横方向にｐ型領域（５）とｎ型領域６とが交互に配置される。また、チップ外周部のトレンチ２０内のシリコン酸化膜２１（図３（ｄ）参照）を除去する。
そして、図４（ｂ）に示すように、エピタキシャル膜２の上にｐ−型エピタキシャル膜２４を成膜する。さらに、図４（ｃ）に示すように、ｐ−型エピタキシャル膜２４におけるｎ型領域６に接する部分にｎ−バッファ領域１３をイオン注入にて形成する。このとき、チップ外周部に設けたトレンチ２０におけるエピタキシャル膜２４の上面には窪み２５が形成されており、この窪み２５をアライメントマークとして用いてフォトマスクと位置合わせする。
引き続き、図４（ｄ）に示すように、ｐ−型エピタキシャル膜２４の上にｐ−型エピタキシャル膜２６を成膜する。
その後、図１に示すように、ＬＯＣＯＳ酸化膜１５を形成する。また、素子部においてｐウエル層７、トレンチ８、ゲート酸化膜９、ポリシリコンゲート電極１０、ｎ＋ソース領域１１、ｐ＋ソースコンタクト領域１２を形成する。さらに、電極および配線を形成する。この素子部の形成において、ｎ＋ソース領域１１やｐ＋ソースコンタクト領域１２等をイオン注入にて形成する際に、図４（ｄ）においてチップ外周部に設けたトレンチ２０におけるエピタキシャル膜２６の上面には窪み２７が形成されており、この窪み２７をアライメントマークとして用いてフォトマスクと位置合わせする。
なお、ｎ型エピタキシャル膜２にトレンチ４を形成した後のエピタキシャル膜２３の成膜開始からトレンチ４の内部をエピタキシャル膜２３で埋め込むまでにおいて、エピタキシャル膜２３の成膜のためにシリコン基板（１，２）に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたが、広義には、トレンチ４の内部をｐ型エピタキシャル膜２３で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜２３の成膜のためにシリコン基板（１，２）に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いればよい。
このとき、エピタキシャル膜２３の成膜条件として、トレンチ側面上に成長するエピタキシャル膜２３について、ハロゲン化物ガスを導入することによってトレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。このようにして、トレンチ内部に成膜するエピタキシャル膜について、トレンチ開口部の膜厚がトレンチ底部の膜厚より小さくなる条件となるように成膜する。これにより、トレンチ側面上のエピ膜に関してトレンチ底部よりトレンチ開口部の膜厚が小さくなり、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる（ボイドレスでの成膜が可能となる）。つまり、ボイドレス成膜により、スーパージャンクション構造（ｐ／ｎコラム構造）への逆バイアス印加時（ソースをグランド電位、ドレイン電位を正の電圧）の耐圧確保と接合リーク電流の抑制が可能となる。また、ボイドレス化（ボイドサイズの縮小）、耐圧歩留まりの向上、接合リーク歩留まりの向上を図ることができる。
特に、図３（ｄ）でのエピタキシャル膜２３を成膜する際に、トレンチのアスペクト比に応じて、次のようにする。
トレンチのアスペクト比が１０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．１
を満たすようにする。
トレンチのアスペクト比が１０以上２０未満の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにする。
トレンチのアスペクト比が２０以上の場合、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
Ｙ＜０．２Ｘ
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。
その根拠となる実験結果を図５，６，７に示す。図５，６，７において、横軸に塩化水素の標準流量Ｘ［ｓｌｍ］をとり、縦軸に成長速度Ｙ［μｍ／分］をとっている。図５はアスペクト比が「５」の場合であり、図６はアスペクト比が「１５」の場合であり、図７はアスペクト比が「２５」の場合である。図５，６，７において、黒丸はボイドが有ったことを、白丸はボイドが無かったことを示す。そして、各図において塩化水素の標準流量が多くなればエピタキシャル膜の成長速度が速くてもボイドが発生しないことが分かる。また、同じ塩化水素の標準流量ならば、アスペクト比が大きいほどエピタキシャル膜の成長速度を低くしなければボイドの発生を防止できないことが分かる。各図においてボイドの発生の有無の境界を表す式が、図５においてはＹ＝０．２Ｘ＋０．１、図６においてはＹ＝０．２Ｘ＋０．０５、図７においてはＹ＝０．２Ｘであり、各式よりも下の領域であれば、ボイドは発生しない。なお、トレンチのアスペクト比とは、図３（ｃ）に示すように、ｄ１／Ｗ１、即ち、トレンチの深さ／トレンチの幅である。
次に、トレンチ４の混合エピ工程において、図２４に示すように、Ａｓが混入することについて説明する。
ｎ＋シリコン基板１上のｎエピ膜にトレンチ４を形成した後に、ジクロロシラン（ＤＣＳ）、ＨＣｌ、Ｈ２を流しながら、エピ成長する際にｎ＋シリコン基板１の裏面や外周面（端部）からＡｓが拡散してｐ／ｎコラムに達する。このように、ＨＣｌを混入させることで、ｎ＋基板のＡｓがエッチングされ、表面に付着する。
本実施形態においては、図８に示すように、シリコン基板１の不純物としての砒素の濃度を「α」、ｐ型のエピタキシャル膜２３の不純物濃度（埋込エピ層キャリア濃度）を「β」としたとき、
α≦３×１０１９・ｌｎ（β）−１×１０２１
を満足している。
これは以下のことを考慮している。ｎ＋基板中のＡｓ濃度の上限に関して、ｐ／ｎコラムをエピ成膜で形成する場合に製造上の加工精度から±１０％程度の濃度バラツキが発生する（埋込エピ工程の濃度制御性が１０％程度である）。従って、Ａｓ混入の影響としてｐ／ｎコラムのうち埋込エピ工程により形成しようとするコラム中のキャリア濃度の少なくとも１０％以下に抑えることが望ましい。
例えば、ｎ＋基板中のＡｓ濃度とコラム中への砒素（Ａｓ）の混入量との関係において、ｎ＋基板中のＡｓ濃度が高くなればコラム中への砒素（Ａｓ）の混入量も高くなる。つまり、Ａｓ混入源となるｎ＋基板中のＡｓ濃度を低減することによって、混合エピ成膜中のＡｓ外方拡散量を抑制することができる。具体的には、ＳＪ−ＭＯＳのｐ／ｎコラムにおけるｐ領域濃度は１×１０１６〜３×１０１７／ｃｍ３程度である。これらのことから、Ａｓ混入量をｐ／ｎコラムにおけるｐ領域濃度の１０％以下にすることで、実用上のＡｓ混入による耐圧不良を抑制することができる。このようにして、ｎ＋基板中のＡｓ濃度はｐ型エピタキシャル膜の不純物濃度の１０％以下にすることを前提に実験的に見出したのが図８である。
図８におけるｎ＋基板中のＡｓ濃度の下限に関して、ｎ＋型の基板を形成する上で、シリコン基板中の固溶度が最も大きいのがＡｓである。Ｓｂの場合は、一般的に１０１８／ｃｍ３程度である。ただし、Ａｓの真空中の飽和蒸気圧が大きいため外方拡散の影響は大きい。従って、Ａｓ基板濃度の下限は、Ｓｂ基板により置き換えが可能な１×１０１８／ｃｍ３とする。よって、好ましい範囲は、α≦３×１０１９・ｌｎ（β）−１×１０２１かつα＞１×１０１８である。
また、図８における埋込エピ層キャリア濃度（エピ膜２３の不純物濃度）の上限については、スーパージャンクションの完全空乏化のために３×１０１７／ｃｍ３以下にする。よって、さらに好ましい範囲は、α≦３×１０１９・ｌｎ（β）−１×１０２１かつα＞１×１０１８かつβ＜３×１０１７である。
次に、スーパージャンクション構造を有する半導体基板の評価方法について説明する。
スーパージャンクション構造を有する部位における平面での所定領域（図９，１０でのＳＩＭＳ分析領域）、即ち、ｐ型不純物拡散領域（５）とｎ型不純物拡散領域（６）を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりｎ型の不純物拡散領域（６）の構成元素とｐ型の不純物拡散領域（５）の構成元素とシリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定する。
以下、詳しく説明する。
２次元的な周期構造からなるｐ／ｎコラム構造基板の濃度を分析する検査は、主に、次の２回行われる。
縦型スーパージャンクションＭＯＳデバイスの製造工程において、基板完成後において基板性能検査を行い、合格品に対してデバイスを作り込んでデバイス完成後において出来栄え検査および不良解析を行う。
ここで、ｐ／ｎコラム基板加工工程における基板性能検査、および、ｐ／ｎコラム基板を用いてＳＪ−ＭＯＳ等のパワーデバイスを形成した際の出来栄え検査および不良解析において、従来の半導体基板評価技術（広がり抵抗測定法、ＣＶ測定法、２次イオン質量分析法等）では、コラムのサイズ（図２のｐ型領域（５）やｎ型領域６の幅）が０．５μｍ〜５μｍ程度であるが、検出プローブサイズが数ｍｍφ〜数十μｍφであり、各コラムにプローブを正確に当てることができず個々のｐ／ｎコラムの濃度評価は不可能である。そこで、ｐ／ｎコラム中の不純物濃度を評価・管理する上では、モニタウエハ上に同条件で平面エピ成膜を実施しｐ／ｎコラム各層の濃度分布の代用として評価することが一般的である。しかし、図１１（ｂ）のようにｎ基板上にｐ型エピ膜を成膜した場合の手法（平面エピによる評価）を、そのまま適用しても、本実施形態の場合、次のような不具合がある。
第１に、図１１（ａ）のように、トレンチを埋め込むようにｐ型エピ膜を成膜する場合にはトレンチ内部に埋め込むことによる形状の影響を評価できない（例えば、トレンチ内にガスが供給されにくくなることの影響を評価できない）。第２に、トレンチの内面は底面と側面との複数の面からなり、面方位の影響を評価できない。第３に、ガスの流れの影響等の深さ方向の分布の影響を評価できない。このようにして、図１１（ａ）の場合、従来方式での評価はできない。図１１（ｂ）の場合、従来方式での評価は可能であるが、コラム形状等の影響が不明である。
そこで、図９，１０に示すように、ｐ／ｎコラムの周期構造の表面から２次イオン質量分析法（ＳＩＭＳ）により分析することで、検出領域（数十〜百μｍ□）中のｐ／ｎコラムの平均的な不純物濃度の深さ方向分析が可能となる。これは、同一間隔、幅で配置されたトレンチの周期構造中に埋め込まれたｐエピタキシャル膜と基板上のｎエピ膜を同時に評価することで、両方の領域の平均濃度を検出するものである。従って、評価領域内のトレンチ構造を一定とすることでｐ／ｎコラム中の濃度分布を深さ方向分析を行って良否判定することができる。
このような評価方法を適用した場合を、例をあげて説明する。
図１２は、シリコンソースガスとしてジクロロシラン（ＤＣＳ）を用い、かつ、塩化水素を添加しないで、エピ成長を行った場合のＳＩＭＳ結果を示す。図１２では、深さが４〜１２μｍにおけるリン（Ｐ）濃度とボロン（Ｂ）濃度の差が大きく、好ましい濃度分布が得られていないことが分かる。また、砒素（Ａｓ）濃度は非常に低く、具体的には１×１０１５／ｃｍ３以下である。
図１３は、シリコンソースガスとしてＤＣＳを用い、かつ、塩化水素を添加してエピ成長を行った場合のＳＩＭＳ結果を示す。Ａｓ濃度は７×１０１９／ｃｍ３である。図１３では、深さが４〜１２μｍにおけるＰ濃度とＢ濃度の差は小さいことが分かる。また、図１３ではＡｓ濃度は非常に高く、具体的には１×１０１５／ｃｍ３以上である。これは図２４に示すように、塩化水素を混入することにより基板のＡｓがエッチングされて表面に付着するためである。特に、基板の裏面や外周面から拡散してｐ／ｎコラムを汚染する。
図１４は、シリコンソースガスとしてＤＣＳを用い、かつ、塩化水素を添加してエピ成長を行った場合のＳＩＭＳ結果を示す。ただし、Ａｓ濃度は４×１０１９／ｃｍ３である。図１４では、深さが４〜１２μｍにおけるＰ濃度とＢ濃度の差は小さいことが分かる。また、図１４ではＡｓ濃度は低くすることができ、具体的には、ほぼ１×１０１５／ｃｍ３以下である。
なお、ｐ／ｎコラム各々のボロン濃度「ＮＢ」とリン濃度「ＮＰ」を求める上では、ＳＩＭＳにより検出したボロン濃度を「Ｎｅｘｐ−Ｂ」とするとともにリン濃度を「Ｎｅｘｐ−Ｐ」とし、また、ｐ層幅を「WB」、ｎ層幅を「WP」とすると、以下の関係式から導き出すことができる。
ＮＢ＝Ｎｅｘｐ−Ｂ×（ＷＢ＋ＷＰ）／ＷＢ
ＮＰ＝Ｎｅｘｐ−Ｐ×（ＷＢ＋ＷＰ）／ＷＰ
例をあげて説明すると、例えば図１４における深さ２μｍにおけるボロン濃度、即ち、Ｎｅｘｐ−Ｂが５×１０１５／ｃｍ３であり、例えばＷＢ＝ＷＰならば、上述した式から、ボロン濃度ＮＢが１０×１０１５／ｃｍ３（＝５×１０１５×２／１）となる。
上記実施形態によれば、以下のような効果を得ることができる。
（イ）ｎ＋シリコン基板（第１導電型のシリコン基板）１の上に、当該シリコン基板１の不純物濃度よりも低濃度なｎ型エピタキシャル膜（第１導電型のエピタキシャル膜）２を形成する第１工程と、シリコン基板１の上のエピタキシャル膜２にトレンチ４を形成する第２工程と、トレンチ４内を含めたｎ型エピタキシャル膜２上にｐ型（第２導電型）のエピタキシャル膜２３を成膜してトレンチ４の内部をｐ型エピタキシャル膜２３で埋め込む第３工程と、を備えた半導体基板の製造方法であって、第３工程においてトレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込む際の、少なくとも埋め込みの最終工程において、ｐ型のエピタキシャル膜２３の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板１の不純物としての砒素の濃度を「α」、ｐ型のエピタキシャル膜２３の不純物濃度を「β」としたとき、
α≦３×１０１９・ｌｎ（β）−１×１０２１
を満足するようにした。
これにより、第３工程において、トレンチ４内を含めたｎ型のエピタキシャル膜２上にｐ型のエピタキシャル膜２３を成膜してトレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込む際に、Ａｓが混入する量を抑制することができる。その結果、シリコン基板１上のエピタキシャル膜２に形成したトレンチ４内にエピタキシャル膜２とは逆導電型のエピタキシャル膜２３を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
スーパージャンクション構造を有する半導体基板としては、シリコン基板１の不純物としての砒素の濃度を「α」、ｐ型のエピタキシャル膜５の不純物濃度を「β」としたとき、
α≦３×１０１９・ｌｎ（β）−１×１０２１
を満足している。また、縦型スーパージャンクションＭＯＳデバイスの構造として、この半導体基板を用いた構成となっている。これら構造においても同様な効果を奏する。
（ロ）トレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜２３の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜２３によるトレンチ開口部での塞がりを抑制してトレンチ４内の埋め込み性を向上させることができる。
（ハ）第３工程においてトレンチ４の内部を埋め込むためにｐ型のエピタキシャル膜２３を成膜する際に、ハロゲン化物ガスの標準流量をＸ［ｓｌｍ］とし、成長速度をＹ［μｍ／分］とするとき、
トレンチ４のアスペクト比が１０未満の場合、
Ｙ＜０．２Ｘ＋０．１
を満たすようにし、
トレンチ４のアスペクト比が１０以上２０未満の場合、
Ｙ＜０．２Ｘ＋０．０５
を満たすようにし、
トレンチ４のアスペクト比が２０以上の場合、
Ｙ＜０．２Ｘ
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
（ニ）ｎ＋シリコン基板１の上に、シリコン基板１の不純物濃度よりも低濃度なｎ型のエピタキシャル膜２が形成されるとともにｎ型エピタキシャル膜２に形成したトレンチ４内に、ｐ型のエピタキシャル膜５が埋め込まれ、これにより深さ方向に延びるｎ型の不純物拡散領域６と、同じく深さ方向に延びるｐ型の不純物拡散領域（５）とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、スーパージャンクション構造を有する部位における平面での少なくともｎ型の不純物拡散領域６とｐ型の不純物拡散領域（５）を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりｎ型の不純物拡散領域６の構成元素とｐ型の不純物拡散領域（５）の構成元素とシリコン基板１の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにした。
これにより、トレンチ４を埋め込むように逆導電型のエピタキシャル膜２３を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図１に代わる、本実施の形態における、縦型トレンチゲートＭＯＳＦＥＴの断面図を図１５に示す。
図１５に示すように、本実施形態においてはトレンチ４の底部がｎ＋シリコン基板１に達しておらず、トレンチ底面がｎ型エピタキシャル膜２の内部に位置している。
そのため、製造工程としては、次のようになる。
図１６（ａ）に示すように、ｎ＋シリコン基板１の上のｎ型のエピタキシャル膜２の成膜、トレンチ２０の形成、シリコン酸化膜２１の充填、及び平坦化を行った後、図１６（ｂ）に示すように、ｎ型のエピタキシャル膜２の上のシリコン酸化膜２２を用いたｎ型エピタキシャル膜２に対するトレンチ形成工程において、シリコン基板１に達する前にエッチングを終了する。これにより、トレンチ４の底面はｎ型エピタキシャル膜２の内部に位置することになる。
そして、図１６（ｃ）に示すように、マスクとして用いたシリコン酸化膜２２を除去した後、図１６（ｄ）に示すように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて、トレンチ４の内面を含めてエピタキシャル膜２の上にｐ型エピタキシャル膜２３を成膜してトレンチ４の内部をエピタキシャル膜２３で埋め込む。このとき、トレンチ４内においてｎ＋シリコン基板１が露出しておらず、トレンチ４の内部を通してｎ＋シリコン基板１中の砒素（Ａｓ）が飛散することがない。
その後、図１７（ａ）に示すエピタキシャル膜２３の上面側からの平坦化研磨、図１７（ｂ）に示すエピタキシャル膜２の上のｐ−型エピタキシャル膜２４の成膜、図１７（ｃ）に示すｎ−バッファ領域１３の形成、図１７（ｄ）に示すｐ−型エピタキシャル膜２４の上へのｐ−型エピタキシャル膜２６の成膜を行う。
そして、図１５に示すように、ＬＯＣＯＳ酸化膜１５、ｐウエル層７、トレンチ８、ゲート酸化膜９、ポリシリコンゲート電極１０、ｎ＋ソース領域１１、ｐ＋ソースコンタクト領域１２の形成を行う。
上記実施形態によれば、以下のような効果を得ることができる。
第２工程でトレンチ４を形成する際に、トレンチ４をシリコン基板１に達しないように形成することにより、トレンチ底面においてシリコン基板１が露出していないので、当該部位からのＡｓの混入を防止することができる。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
本実施の形態では、半導体基板の構造として、図１８（ａ）に示すように、シリコン基板１の裏面および外周面を保護膜３０で被覆している。製造工程を以下に説明する。
図１８（ａ）に示すように、ｎ＋シリコン基板１の上にｎ型のエピタキシャル膜２を成膜する。そして、ｎ＋シリコン基板１の下面（裏面）およびｎ＋シリコン基板１の側面（外周面）を保護膜３０で被覆する。保護膜３０としては、シリコン酸化膜、シリコン窒化膜、多結晶シリコン膜等を使用する。引き続き、トレンチ２０の形成、シリコン酸化膜２１の充填、及び平坦化を行う。
その後、図１８（ｂ）に示すように、ｎ型のエピタキシャル膜２の上のシリコン酸化膜２２を用いてｎ型エピタキシャル膜２に対しトレンチ４を形成し、図１８（ｃ）に示すように、マスクとして用いたシリコン酸化膜２２を除去した後、図１８（ｄ）に示すように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて、トレンチ４の内面を含めてエピタキシャル膜２の上にｐ型エピタキシャル膜２３を成膜してトレンチ４の内部をエピタキシャル膜２３で埋め込む。このとき、ｎ＋シリコン基板１の下面（裏面）および側面（外周面）が保護膜３０で被覆されているので、ｎ＋シリコン基板１中の砒素（Ａｓ）の飛散を抑制することができる。
その後、図１９（ａ）に示すエピタキシャル膜２３の上面側から平坦化研磨し、図１９（ｂ）に示すようにエピタキシャル膜２の上のｐ−型エピタキシャル膜２４の成膜、図１９（ｃ）に示すｎ−バッファ領域１３の形成、図１９（ｄ）に示すｐ−型エピタキシャル膜２４の上へのｐ−型エピタキシャル膜２６の成膜を行う。その後、保護膜３０を除去する。
上記実施形態によれば、以下のような効果を得ることができる。
トレンチ４の内部をｐ型のエピタキシャル膜２３で埋め込む際に、シリコン基板１の裏面および外周面を保護膜３０で被覆した状態でｐ型のエピタキシャル膜２３で埋め込むようにすることにより、シリコン基板１の裏面および外周面においてシリコン基板１が露出していないので、当該部位からのＡｓの混入を防止することができる。
第３の実施形態の構成（保護膜の使用）と第２の実施形態構成（トレンチを基板に達しないように形成）を組み合わせてもよい。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施形態との相違点を中心に説明する。
図２０，２１は、本実施の形態における半導体基板の製造工程を示す概略断面図である。
まず、図２０（ａ）に示すように、ｎ＋シリコン基板４０を用意し、その上にｎ型エピタキシャル膜４１を形成する。ｎ＋シリコン基板４０は不純物としてＡｓ（砒素）を用いている。そして、図２０（ｂ）に示すように、エピタキシャル膜４１の上面に、エッチングマスクとなるシリコン酸化膜４２を成膜し、レジスト材を塗布した上でフォトリソグラフィーにより所望の領域に開口部４２ａを形成する。さらに、図２０（ｃ）に示すように、シリコン酸化膜４２をマスクにしてエピタキシャル膜４１にトレンチ４３を形成する。つまり、開口部４２ａからドライエッチングにより異方性エッチングを実施し、トレンチ４３を形成する。
引き続き、図２０（ｄ）に示すように、マスク材として用いた酸化膜４２を除去した後、図２１（ａ）に示すように、エピタキシャル成長法により、トレンチ４３内を含めたエピタキシャル膜４１上にｐ型エピタキシャル膜４４を形成する。
次に、図２１（ｂ）に示すように、エピタキシャル膜４４に対しトレンチ４３の開口部分のエッチングをＨＣｌガス導入により行う。開口部のエッチングに関しては、ＨＣｌに限らずＨ２ガスであってもシリコン膜のエッチング作用があり、ＨＣｌエッチングと同様に供給律速条件を用いることが望ましい。このように、エピタキシャル膜４４の一部のエッチング処理を行ってトレンチ４３の開口部をエッチングした後、図２１（ｃ）に示すように、ｐ型エピタキシャル膜４５の成膜を行ってトレンチ４３を埋め込む。このとき、エピタキシャル膜４４の成膜後においてトレンチ開口部がエッチングにより広げられているのでトレンチ開口部が塞がるのを防止でき、埋込性が向上する。
なお、再度のエピタキシャル成長においてもトレンチ開口部が塞がり埋込不良（す）が発生する場合には、再度、エピタキシャル膜４５のＨＣｌエッチング工程とエピタキシャル成長工程を繰り返して埋込性を向上させる。即ち、ｐ型エピタキシャル膜の一部のエッチング処理と、ｐ型エピタキシャル膜の成膜処理とを複数回行ってトレンチ内を重ねたｐ型エピタキシャル膜にて埋め込む。
そして、埋込エピタキシャル成長後に基板（４０，４１）上のエピタキシャル膜４４，４５の表面を平坦化して、図２１（ｄ）に示すように、トレンチ４３上に残る段差を無くす。
本製造方法においても、シリコン基板４０の不純物としての砒素の濃度を「α」、ｐ型のエピタキシャル膜４４，４５の不純物濃度を「β」としたとき、
α≦３×１０１９・ｌｎ（β）−１×１０２１
を満足するようにしている。よって、塩化水素エッチング処理においてＡｓ拡散が生じるが、ｐ／ｎコラム中のＡｓ混入量を少なくすることができる。
上記実施形態によれば、以下のような効果を得ることができる。
ｎ＋シリコン基板（第１導電型のシリコン基板）４０の上に、シリコン基板４０の不純物濃度よりも低濃度なｎ型（第１導電型）のエピタキシャル膜４１を形成する第１工程と、シリコン基板４０の上のｎ型のエピタキシャル膜４１にトレンチ４３を形成する第２工程と、エピタキシャル成長法によりトレンチ４３内を含めたｎ型のエピタキシャル膜４１上にｐ型（第２導電型）のエピタキシャル膜４４を形成する第３工程と、ｐ型のエピタキシャル膜４４の一部のエッチング処理と、ｐ型のエピタキシャル膜４５の成膜処理とを１回または複数回行ってトレンチ４３内を重ねたｐ型（第２導電型）のエピタキシャル膜４４，４５にて埋め込む第４工程と、を備えた半導体基板の製造方法であって、シリコン基板４０の不純物としての砒素の濃度を「α」、ｐ型のエピタキシャル膜４４，４５の不純物濃度を「β」としたとき、
α≦３×１０１９・ｌｎ（β）−１×１０２１
を満足するようにしている。
これにより、第４工程において、ｐ型のエピタキシャル膜４４の一部のエッチング処理を行う際に、Ａｓが混入する量を抑制することができる。その結果、シリコン基板４０上のエピタキシャル膜４１に形成したトレンチ４３内に当該エピタキシャル膜４１とは逆導電型のエピタキシャル膜４４，４５を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
本実施形態においても、第２の実施形態で説明したように、第２工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成してもよい。この場合にも第２の実施形態と同様の効果を奏する。また、本実施形態においても、第３の実施形態で説明した手法を用いてもよい。即ち、ｐ型エピタキシャル膜４４の一部のエッチング処理を行う際に、シリコン基板４０の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしてもよい。この場合にも第３の実施形態と同様の効果を奏する。
また、本実施形態においても、図９，１０等を用いて説明した評価方法を用いて基板の評価を行うことができる。
なお、図９，１０等により説明した評価方法については、バルク基板にトレンチを形成して逆導電型のエピタキシャル膜で埋め込む場合の評価方法に適用することができる。
つまり、図２２に示すように、ｎ型（第１導電型）のシリコン基板６０に形成したトレンチ６１内に、ｐ型（第２導電型）のエピタキシャル膜６２が埋め込まれ、これにより深さ方向に延びるｎ型（第１導電型）の不純物拡散領域６３と、同じく深さ方向に延びるｐ型（第２導電型）の不純物拡散領域６４とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、図２３に示すように、スーパージャンクション構造を有する部位における平面での少なくともｎ型（第１導電型）の不純物拡散領域６３とｐ型（第２導電型）の不純物拡散領域６４を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりｎ型（第１導電型）の不純物拡散領域６３の構成元素とｐ型（第２導電型）の不純物拡散領域６４の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにする。これにより、トレンチ６１を埋め込むように逆導電型のエピタキシャル膜６２を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
これまでの説明では第１導電型がｎ型、第２導電型がｐ型であったが、これを逆にして第１導電型がｐ型、第２導電型がｎ型としてもよい（具体的には、図１において基板１がｐ＋、領域（５）がｎ型、領域６がｐ型）。
第１の実施の形態における縦型トレンチゲートＭＯＳＦＥＴの縦断面図。 図１における素子部での要部拡大図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。 塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。 埋込エピ層キャリア濃度とｎ＋基板中のＡｓ濃度との関係を示す図。 分析領域を説明するための縦断面図。 分析領域を説明するための平面図。 （ａ），（ｂ）は評価方法を説明するための縦断面図。 質量分析結果を示す図。 質量分析結果を示す図。 質量分析結果を示す図。 第２の実施の形態における縦型トレンチゲートＭＯＳＦＥＴの縦断面図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 （ａ），（ｂ），（ｃ），（ｄ）は第３の実施の形態における縦型トレンチゲートＭＯＳＦＥＴの縦断面図。 （ａ），（ｂ），（ｃ），（ｄ）は製造工程を説明するための縦型トレンチゲートＭＯＳＦＥＴの断面図。 （ａ），（ｂ），（ｃ），（ｄ）は第４の実施の形態における半導体基板の製造工程を説明するための断面図。 （ａ），（ｂ），（ｃ），（ｄ）は半導体基板の製造工程を説明するための断面図。 分析領域を説明するための縦断面図。 分析領域を説明するための平面図。 トレンチ埋込エピ工程でのＡｓの挙動を説明するための斜視図。
符号の説明
１…ｎ＋シリコン基板、２…エピタキシャル膜、３…エピタキシャル膜、４…トレンチ、５…エピタキシャル膜、６…ｎ型領域、２３…エピタキシャル膜、３０…保護膜、４０…ｎ＋シリコン基板、４１…エピタキシャル膜、４３…トレンチ、４４…エピタキシャル膜、４５…エピタキシャル膜。

Claims (6)

  1. 第１導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第１導電型のエピタキシャル膜を形成する第１工程と、
    前記シリコン基板の上のエピタキシャル膜にトレンチを形成する第２工程と、
    前記トレンチ内を含めた前記第１導電型のエピタキシャル膜上に第２導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第２導電型のエピタキシャル膜で埋め込む第３工程と、
    を備えた半導体基板の製造方法であって、
    前記第３工程においてトレンチの内部を第２導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第２導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、成膜真空度が常圧から１００Ｐａの範囲であるときには成膜温度を８００℃以上１２００℃以下、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲であるときには成膜温度を６００℃以上１２００℃以下とし、シリコン基板の不純物としての砒素の濃度を「α［／ｃｍ３］」、第２導電型のエピタキシャル膜の不純物濃度を「β［／ｃｍ３］」としたとき、
    α≦２×１０１９、かつ、８×１０１５≦β≦３×１０１７
    を満足するようにしたことを特徴とする半導体基板の製造方法。
  2. トレンチの内部を第２導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 第１導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第１導電型のエピタキシャル膜を形成する第１工程と、
    前記シリコン基板の上の第１導電型のエピタキシャル膜にトレンチを形成する第２工程と、
    エピタキシャル成長法により前記トレンチ内を含めた前記第１導電型のエピタキシャル膜上に第２導電型のエピタキシャル膜を形成する第３工程と、
    前記第２導電型のエピタキシャル膜の一部のエッチング処理と、第２導電型のエピタキシャル膜の成膜処理とを１回または複数回行って前記トレンチ内を重ねた第２導電型のエピタキシャル膜にて埋め込む第４工程と、
    を備えた半導体基板の製造方法であって、
    前記第４工程では、成膜真空度が常圧から１００Ｐａの範囲であるときには成膜温度を８００℃以上１２００℃以下、成膜真空度が１００Ｐａから１×１０−５Ｐａの範囲であるときには成膜温度を６００℃以上１２００℃以下とし、
    前記シリコン基板の不純物としての砒素の濃度を「α［／ｃｍ３］」、第２導電型のエピタキシャル膜の不純物濃度を「β［／ｃｍ３］」としたとき、
    α≦２×１０１９、かつ、８×１０１５≦β≦３×１０１７
    を満足するようにしたことを特徴とする半導体基板の製造方法。
  4. 第２工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成したことを特徴とする請求項１〜３のいずれか１項に記載の半導体基板の製造方法。
  5. 前記トレンチの内部を前記第２導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第２導電型のエピタキシャル膜で埋め込むようにしたことを特徴とする請求項１または２に記載の半導体基板の製造方法。
  6. 第２導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしたことを特徴とする請求項３に記載の半導体基板の製造方法。
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