JP2014529201A5 - - Google Patents

Description

本発明の上記の実施形態の種々の特徴は、本発明の範囲又は趣旨から逸脱することなく、具体的に既に説明した以外の方法において組み合わせることができる。本開示内容は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含したものであることを意図している。
なお、特願２０１４−５３４５３０の出願当初の特許請求の範囲は以下の通りである。
［請求項１］
メモリ記憶アレイを構成する能動素子と、
前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力部と
を備えた超小型電子構造体であって、
前記構造体は、第１の表面と、該第１の表面に露出した端子とを有し、該端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力部に提供し、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力部のうちの１以上へと送られる情報を含む信号の割当てがなされており、
前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられており、前記第１の側に設けられている第１の端子の信号の割当てと、前記第２の側に設けられている第１の端子の信号の割当てとは、前記仮想平面に関して対称である、超小型電子構造体。
［請求項２］
前記第１の側にある第１の端子の各々の信号の割当てと、前記第２の側にある第１の端子の各々の信号の割当てとが、鏡像関係にある、請求項１に記載の超小型電子構造体。
［請求項３］
前記第１の端子のうちの第１の組及び第２の組の各々は、前記メモリ記憶アレイ内の位置を指定するために十分なアドレス情報を伝えるものであり、
前記超小型電子構造体は、前記第１の表面において露出した複数の無接続端子を更に備えており、
前記第１の側にある第１の端子の各々の位置と、前記第２の側にある無接続端子の位置とは、前記仮想平面に関して対称であり、
前記第２の側にある第１の端子の各々の位置と、前記第１の側にある無接続端子の位置とは、前記仮想平面に関して対称である、請求項１に記載の超小型電子構造体。
［請求項４］
前記第１の側及び前記第２の側の各々にある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報を受信するものである、請求項１に記載の超小型電子構造体。
［請求項５］
前記第１の側及び前記第２の側の各々にある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報の大部分を受信するものである、請求項１に記載の超小型電子構造体。
［請求項６］
前記端子は、前記超小型電子構造体を回路パネルの対応するコンタクトへと電気的に接続するものである、請求項１に記載の超小型電子構造体。
［請求項７］
前記記憶アレイに関する１以上の動作パラメータを不揮発性記憶するシリアルプレゼンス検出（ＳＰＤ）素子を更に備えた請求項１に記載の超小型電子構造体。
［請求項８］
前記超小型電子構造体の第１の表面は第１の方向を向いており、
前記構造体は１以上の半導体チップを備えており、
前記アドレス入力部は、前記１以上の半導体チップのうちの少なくとも１つの半導体チップの表面において露出しており、
前記構造体は、前記第１の方向を向いた第１の表面と、前記第１の方向とは反対の方向を向いた第２の表面とを有する基板を更に備えており、
前記１以上の半導体チップは、前記基板の第１の表面又は第２の表面の少なくとも一方に重なるように設けられている、請求項１に記載の超小型電子構造体。
［請求項９］
前記記憶アレイのシリアル番号と、欠陥のある位置とのいずれか又は両方を不揮発性記憶するシリアルプレゼンス検出（ＳＰＤ）素子を更に備えた請求項８に記載の超小型電子構造体。
［請求項１０］
前記超小型電子構造体の第１の表面は第１の方向を向いており、
前記構造体は、前記第１の方向を向いた第１の表面と、前記第１の方向とは反対の方向を向いた第２の表面とを有する基板を備えており、
前記１以上の半導体チップのうちの少なくとも１つは、前記基板の第１の表面に重なるように設けられている、請求項８に記載の超小型電子構造体。
［請求項１１］
前記仮想平面は、第１の方向に延びる線において前記第１の表面と交わる第１の仮想平面であり、
前記端子は複数の第２の端子を含み、該複数の第２の端子は第２の仮想平面の対向する第１の側及び第２の側に設けられており、前記第２の仮想平面は、前記第１の表面に垂直であり、かつ、前記第１の方向と交わる第２の方向に沿った第２の線において前記第１の表面と交わっており、
前記第２の仮想平面の第１の側に設けられた第２の端子の信号の割当てと、前記第２の仮想平面の第２の側に設けられた第２の端子の信号の割当てとは、鏡像関係にある、請求項１に記載の超小型電子構造体。
［請求項１２］
複数の第２の能動素子を有するバッファ素子を更に備えており、前記バッファ素子は、少なくともいくつかの前記アドレス入力部に送るために、前記アドレス情報の再生と部分的な復号化と完全な復号化とのうちの少なくとも１つを行うものである、請求項１に記載の超小型電子構造体。
［請求項１３］
前記記憶アレイは、互いに少なくとも部分的に重なり合っている、垂直に重ねられた複数の半導体チップのうちの１以上に組み込まれているものである、請求項１に記載の超小型電子構造体。
［請求項１４］
前記超小型電子構造体は、第１の表面を有する基板を備え、
前記基板の第１の表面と前記超小型電子構造体の第１の表面とは、第１の方向を向いており、
垂直に重ねられた前記複数の半導体チップは、前記第１の方向とは反対の第２の方向を向いている前記基板の第２の表面に重ねて設けられている、請求項１３に記載の超小型電子構造体。
［請求項１５］
前記超小型電子構造体は第１の半導体チップと第２の半導体チップとを備えており、各半導体チップは、前記第１の表面に平行な単一の面に位置する面を有しており、前記アドレス入力部のうちの少なくともいくつかは、前記第１の半導体チップの面において露出しており、前記アドレス入力部のうちの少なくともいくつかは前記第２の半導体チップの面において露出している、請求項１に記載の超小型電子構造体。
［請求項１６］
前記超小型電子構造体は、１以上の半導体チップと、該１以上の半導体チップのうちの少なくとも１つの半導体チップの面に重なる表面を有する誘電体層とを備えており、
前記誘電体層の表面は、前記１以上の半導体チップの面から離れる方向を向いており、
前記構造体は、前記誘電体層に沿って延びているトレースと、該トレースから延びており、前記少なくとも１つの半導体チップの表面において露出したアドレス入力部に電気的に接続される金属化ビアとを備えており、
前記構造体は、前記端子により受信したアドレス情報を、前記トレース及び前記金属化ビアを通じて前記アドレス入力部へと伝えるものである、請求項１１に記載の超小型電子構造体。
［請求項１７］
前記メモリ記憶アレイは、第１のメモリ記憶アレイと第２のメモリ記憶アレイとを有し、前記超小型電子構造体は、前記第１の側にある第１の端子により受信したアドレス情報を前記第１のメモリ記憶アレイに提供するとともに、前記第２の側にある第１の端子により受信したアドレス情報を前記第２のメモリ記憶アレイに提供して、デュアルランクメモリアクセスを提供するものである、請求項１に記載の超小型電子構造体。
［請求項１８］
前記超小型電子構造体はシングルランクメモリアクセスを提供するものである、請求項１に記載の超小型電子構造体。
［請求項１９］
対向している第１の表面及び第２の表面と、前記第１の表面及び前記第２の表面の各々にある第１のパネルコンタクト及び第２のパネルコンタクトとを有する回路パネルと、
前記第１のパネルコンタクト及び前記第２のパネルコンタクトにそれぞれ取り付けられる端子を有する第１の超小型電子構造体及び第２の超小型電子構造体と
を備えた超小型電子アセンブリであって、
前記超小型電子構造体の各々は、
メモリ記憶アレイを構成する能動素子と、
前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力部と
を備えており、
前記構造体は、第１の表面と、前記第１の表面において露出した端子とを有し、前記端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力部に送り、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力部のうちの１以上に送られる情報を含む信号の割当てがなされており、
前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられ、前記第１の側に設けられた第１の端子の信号割当てと、前記第２の側に設けられた第１の端子の信号割当てとは、前記仮想平面に関して対称である、超小型電子アセンブリ。
［請求項２０］
前記超小型電子構造体の各々は１以上の半導体チップを有し、前記超小型電子構造体の各々の前記メモリ記憶アレイは、当該超小型電子構造体の１以上の前記半導体チップのうちの少なくとも１つに組み込まれており、前記超小型電子構造体の各々の第１の端子は、当該超小型電子構造体の少なくとも１つの前記半導体チップの動作モードを制御する情報を伝える端子を含むものである、請求項１９に記載の超小型電子アセンブリ。
［請求項２１］
前記超小型電子構造体の各々の第１の側にある各第１の端子の信号割当てと、前記超小型電子構造体の各々の第２の側にある各第１の端子の信号割当てとが、鏡像の関係にある、請求項１９に記載の超小型電子構造体。
［請求項２２］
前記第１の超小型電子構造体の前記仮想平面の第１の側にある第１の端子は、前記回路パネルを通じて、前記第２の超小型電子構造体の前記仮想平面の第２の側にある第１の端子と接続され、
前記第１の超小型電子構造体の前記第２の側にある第１の端子は、前記回路パネルの前記第１の表面及び第２の表面に平行であり、かつ互いに直交するｘ方向及びｙ方向に沿った、前記第２の超小型電子構造体の前記第１の側にある、当該第１の端子が接続される対応する第１の端子と１ボールピッチ以内に位置合わせされている、請求項１９に記載の超小型電子アセンブリ。
［請求項２３］
前記第１の超小型電子構造体の前記第２の側にある第１の端子は、前記回路パネルの前記第１の表面及び第２の表面に平行であり、かつ互いに直交するｘ方向及びｙ方向に沿った、当該第１の端子が接続される前記第２の超小型電子構造体の前記第１の側にある第１の端子と合致している、請求項２２に記載の超小型電子アセンブリ。
［請求項２４］
前記第１の超小型電子構造体の第１の端子のうちの１つと、前記第２の超小型電子構造体の第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つの電気的接続のスタブの長さは、前記超小型電子構造体の各々の第１の端子の最小ピッチの７倍未満である、請求項１９に記載の超小型電子アセンブリ。
［請求項２５］
前記第１の超小型電子構造体の第１の端子と前記第２の超小型電子構造体の第１の端子との間の、前記回路パネルを通じた電気的接続の少なくともいくつかは、前記回路パネルの厚みにほぼ等しい電気的長さである、請求項１９に記載の超小型電子アセンブリ。
［請求項２６］
前記回路パネルの前記第１の表面及び前記第２の表面において露出した、電気的に接続される一対の第１のパネルコンタクト及び第２のパネルコンタクトを接続する導電性素子を合わせた全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項１９に記載の超小型電子アセンブリ。
［請求項２７］
前記回路パネルは、前記超小型電子構造体の各々に送られる前記アドレス情報の全てを伝える複数の導体を有するバスを備えており、
前記導体は、前記回路パネルの第１の表面及び第２の表面に平行な第１の方向に沿って延びている、請求項１９に記載の超小型電子アセンブリ。
［請求項２８］
第１の端子は、前記仮想平面の第１の側及び第２の側の各々にある個々の列内に設けられており、
前記回路パネルは、前記第１の超小型電子構造体及び前記第２の超小型電子構造体の第１の端子が電気的に接続される前記回路パネル上の接続位置と、少なくとも第３の超小型電子構造体の端子が電気的に接続される前記回路パネル上の別の接続位置との間で前記アドレス情報の全てをグローバルルーティングするルーティング層を１つのみ備えている、請求項１９に記載の超小型電子アセンブリ。
［請求項２９］
前記仮想平面の第１の側及び第２の側の各々にある第１の端子は、平行な２つの列内の位置に設けられており、
前記回路パネルは、前記超小型電子構造体のうちの１以上の超小型電子構造体の端子が電気的に接続される前記回路パネル上の各接続位置間で前記アドレス情報の全てをグローバルルーティングするルーティング層を２つのみ備えている、請求項１９に記載の超小型電子アセンブリ。
［請求項３０］
前記第１の超小型電子構造体及び前記第２の超小型電子構造体の第１の端子が電気的に接続される前記回路パネル上の接続位置と、少なくとも第３の超小型電子パッケージの端子が電気的に接続される前記回路パネル上の別の接続位置との間で前記アドレス情報の全てをグローバルルーティングするルーティング層が１つのみ設けられている、請求項２９に記載の超小型電子アセンブリ。

Claims (12)

1. メモリ記憶アレイを構成する能動素子と、
   前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力コンタクトと、
   前記記憶アレイとの間でデータを送ることと受けることとの少なくとも一方を行うデータコンタクトと
   を備えた超小型電子構造体であって、
   前記構造体は、第１の表面と、前記第１の表面から離れるように延び、互いに反対側にある第１の周縁部及び第２の周縁部とを有し、前記構造体は、前記第１の表面に露出した端子を有し、該端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力コンタクトに提供し、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力コンタクトのうちの１以上へと送られる情報を含む信号の割当てがなされており、
   前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられており、前記第１の側に設けられている第１の端子の信号の割当てと、前記第２の側に設けられている第１の端子の信号の割当てとは、前記仮想平面に関して対称であり、
   前記端子は更に、前記データコンタクトに接続され、前記第１の表面に露出した第２の端子を含み、前記第２の端子の第１部分は前記第１の端子と前記第１の周縁部との間に位置し、前記第２の端子の第２部分は前記第１の端子と前記第２の周縁部との間に位置している、超小型電子構造体。
2. 前記第１の側にある第１の端子の各々の信号の割当てと、前記第２の側にある、対応する第１の端子の信号の割当てとが、鏡像関係にある、請求項１に記載の超小型電子構造体。
3. 前記第１の端子は、前記仮想平面の前記第１の側及び前記第２の側のそれぞれに位置している、第１の端子の、第１及び第２の二重の組を含み、
   前記第１の端子のうちの第１の組及び第２の組の各々は、前記記憶アレイ内の位置を一意に指定するために十分なアドレス情報を伝えるものであり、
   前記超小型電子構造体は、前記第１の表面において露出した複数の無接続端子を更に備えており、
   前記第１の側にある第１の端子の各々の位置と、前記第２の側にある無接続端子の位置とは、前記仮想平面に関して対称であり、
   前記第２の側にある第１の端子の各々の位置と、前記第１の側にある無接続端子の位置とは、前記仮想平面に関して対称である、請求項１に記載の超小型電子構造体。
4. 前記第１の側及び前記第２の側の各々にある第１の端子は、前記記憶アレイ内の記憶位置を一意に指定するために十分な前記アドレス情報を受信するものである、請求項１に記載の超小型電子構造体。
5. 前記第１の側及び前記第２の側の各々にある第１の端子は、前記記憶アレイ内の単一の記憶位置を一意に指定するために必要な前記アドレス情報の大部分を受信するものである、請求項１に記載の超小型電子構造体。
6. 前記超小型電子構造体の第１の表面は第１の方向を向いており、
   前記構造体は１以上の半導体チップを備えており、
   前記アドレス入力コンタクトは、前記１以上の半導体チップのうちの少なくとも１つの半導体チップの表面において露出しており、
   前記構造体は、前記第１の方向を向いた第１の表面と、前記第１の方向とは反対の方向を向いた第２の表面とを有する基板を更に備えており、
   前記１以上の半導体チップは、前記基板の第１の表面又は第２の表面の少なくとも一方に重なるように設けられている、請求項１に記載の超小型電子構造体。
7. メモリ記憶アレイを構成する能動素子と、
   前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力コンタクトと、
   前記記憶アレイとの間でデータを送ることと受けることとの少なくとも一方を行うデータコンタクトと
   を備えた超小型電子構造体であって、
   前記構造体は、第１の表面と、前記第１の表面から離れるように延び、互いに反対側にある第１の周縁部及び第２の周縁部と、前記第１の表面から離れるように延びているとともに、互いに反対側にある前記第１の縁部及び第２の縁部の方向と交わる方向に延びている第３の周縁部及び第４の周縁部とを有し、前記構造体は、前記第１の表面に露出した端子を有し、該端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力コンタクトに提供し、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力コンタクトのうちの１以上へと送られる情報を含む信号の割当てがなされており、
   前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられており、前記第１の側に設けられている第１の端子の信号の割当てと、前記第２の側に設けられている第１の端子の信号の割当てとは、前記仮想平面に関して対称であり、
   前記端子は更に、前記データコンタクトに接続され、前記第１の表面に露出した第２の端子を含み、前記第２の端子の第１部分は前記第１の端子と前記第１の周縁部との間に位置し、前記第２の端子の第２部分は前記第１の端子と前記第２の周縁部との間に位置し、前記第２の端子の第３部分は前記第１の端子と前記第３の周縁部との間に位置し、前記第２の端子の第４部分は前記第１の端子と前記第４の周縁部との間に位置している、超小型電子構造体。
8. 前記仮想平面は、第１の方向に延びる線において前記第１の表面と交わる第１の仮想平面であり、
   第２の仮想平面は、前記第１の方向と交わる第２の方向に延びている線において前記第１の表面と交わっており、
   前記第２の仮想平面の第１の側に設けられた第２の端子の各々の信号の割当てと、前記第２の仮想平面の第２の側にある、対応する第２の端子の信号の割当てとは、鏡像関係にある、請求項７に記載の超小型電子構造体。
9. 複数の第２の能動素子を有するバッファ素子を更に備えており、前記バッファ素子は、少なくともいくつかの前記アドレス入力コンタクトに送るために、前記アドレス情報の再生と部分的な復号化と完全な復号化とのうちの少なくとも１つを行うものである、請求項７に記載の超小型電子構造体。
10. 前記超小型電子構造体は、基板と、前記基板の表面にある、垂直に重ねられた複数の半導体チップを含む積重ね部とを有し、
    前記積重ね部は、前記メモリ記憶アレイと、少なくとも１つの半導体チップであって、別の半導体チップの上に少なくとも部分的にあり、該半導体チップと電気的に相互接続された半導体チップとを有している、請求項７に記載の超小型電子構造体。
11. メモリ記憶アレイを構成する能動素子と、
    前記記憶アレイ内の位置を指定するアドレス情報を受信するアドレス入力コンタクトと、
    前記記憶アレイとの間でデータを送ることと受けることとの少なくとも一方を行うデータコンタクトと
    を備えた超小型電子構造体であって、
    前記構造体は、第１の表面と、前記第１の表面から離れるように延び、互いに反対側にある第１の周縁部及び第２の周縁部とを有し、前記構造体は、前記第１の表面に露出した端子を有し、該端子は第１の端子を含み、前記構造体は前記第１の端子により受信したアドレス情報を前記アドレス入力コンタクトに提供し、前記第１の端子のうちの少なくともいくつかの各々には、前記アドレス入力コンタクトのうちの１以上へと送られる情報を含む信号の割当てがなされており、
    前記第１の端子は、前記第１の表面に垂直な仮想平面の対向する第１の側及び第２の側に設けられている、第１の端子の、第１及び第２の二重の組を含み、前記第１の組及び前記第２の組の各々は、前記記憶アレイ内の位置を一意に指定するために十分なアドレス情報を伝えるものであり、
    前記端子は更に、前記データコンタクトに接続され、前記第１の表面に露出した第２の端子を含み、前記第２の端子の第１部分は前記第１の端子の前記第１の組と前記第１の周縁部との間に位置し、前記第２の端子の第２部分は前記第１の端子の前記第２の組と前記第２の周縁部との間に位置している、超小型電子構造体。
12. 前記メモリ記憶アレイは、第１の記憶アレイと第２の記憶アレイとを有し、前記超小型電子構造体は、前記第１の側にある第１の端子により受信したアドレス情報を前記第１の記憶アレイに提供するとともに、前記第２の側にある第１の端子により受信したアドレス情報を前記第２の記憶アレイに提供して、デュアルランクメモリアクセスを提供するものである、請求項１１に記載の超小型電子構造体。