KR102354986B1 - 솔리드 스테이트 드라이브 - Google Patents

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박상호
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
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Abstract

신뢰성과 동작 속도를 향상시킬 수 있는 솔리드 스테이트 드라이브를 제공한다. 본 발명에 따른 솔리드 스테이트 드라이브는 메인 인쇄회로기판 및 메인 인쇄회로기판의 상면 및 하면에 각각 실장되는 제1 및 제2 반도체 패키지를 포함하며, 제1 및 제2 반도체 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며, 패키지 볼 맵은, 복수의 열 중 선택된 기준 열을 이루는 셀들 중 적어도 일부의 셀에 배치되는 제1 신호들 및 기준 열을 기준으로 서로 대칭을 이루는 셀들에 각각 배치되는 적어도 한 쌍의 제2 신호를 포함하며, 한 쌍의 제2 신호는 서로 교환(swap) 가능한 신호이며, 제1 신호들은 교환 가능한 신호를 가지지 않는다.

Description

솔리드 스테이트 드라이브{Solid state drive}
본 발명은 솔리드 스테이트 드라이브에 관한 것으로서, 메인 인쇄회로기판의 상면 및 하면에 부착되는 반도체 패키지를 가지는 솔리드 스테이트 드라이브에 관한 것이다.
종래의 하드디스크 드라이브를 대체할 차세대 저장 장치로서 솔리드 스테이트 드라이브가 주목받고 있다. 솔리드 스테이트 드라이브는 비휘발성 메모리에 기반한 저장장치로서 소비 전력이 낮고 저장 밀도가 높다. 또한 솔리드 스테이트 드라이브를 컴퓨터 시스템의 저장 장치로서 이용하면 신속한 부팅이 가능하도록 시스템을 구성할 수 있어서 수요가 크게 증가할 것으로 기대된다.
또한 컴퓨터 시스템의 고성능화에 따라서, 솔리드 스테이트 드라이브의 신뢰성과 동작 속도를 향상이 요구되고 있다.
본 발명의 기술적 과제는 신뢰성과 동작 속도를 향상시킬 수 있는 솔리드 스테이트 드라이브를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 솔리드 스테이트 드라이브를 제공한다. 본 발명에 따른 솔리드 스테이트 드라이브는 메인 인쇄회로기판 및 상기 메인 인쇄회로기판의 상면 및 하면에 각각 실장되는 제1 및 제2 반도체 패키지를 포함하며, 상기 제1 및 제2 반도체 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며, 상기 패키지 볼 맵은, 상기 복수의 열 중 선택된 기준 열을 이루는 셀들 중 적어도 일부의 셀에 배치되는 제1 신호들 및 상기 기준 열을 기준으로 서로 대칭을 이루는 셀들에 각각 배치되는 적어도 한 쌍의 제2 신호를 포함하며, 상기 한 쌍의 제2 신호는 서로 교환(swap) 가능한 신호이며, 상기 제1 신호들은 교환 가능한 신호를 가지지 않는다.
상기 제1 및 제2 반도체 패키지는, 상기 연결 패드들 중 각각의 상기 제1 신호들에 대응되는 제1 연결 패드들이 제1 방향을 따라서 배열되도록 메인 인쇄회로기판의 상면 및 하면에 각각 실장될 수 있다.
상기 연결 패드들 중 상기 적어도 한 쌍의 제2 신호에 대응되는 제2 연결 패드들은, 상기 제1 연결 패드들을 따라서 연장되는 직선으로부터 이격되도록, 상기 제1 및 제2 반도체 패키지 각각의 일면에 배치될 수 있다.
상기 패키지 볼 맵은, 상기 복수의 열 중 상기 기준 열 이외의 열을 이루는 셀들 중 하나의 셀에 배치되며, 상기 한 쌍의 제2 신호를 서로 교환시키는 모드 선택 신호를 더 포함할 수 있다.
상기 제1 및 제2 반도체 패키지 각각은, 상기 모드 선택 신호에 대응되는 제3 연결 패드를 포함하며, 상기 제3 연결 패드는, 상기 제1 연결 패드들을 따라서 연장되는 직선으로부터 이격되도록, 상기 제1 및 제2 반도체 패키지 각각의 일면에 배치될 수 있다.
상기 메인 인쇄회로기판은, 상기 제2 반도체 패키지의 상기 제3 연결 패드와 대응되며 전기적으로 연결되는 제1 하면 패드를 포함하며, 상기 제1 하면 패드는 전력(power) 신호 또는 접지(ground) 신호 중 하나와 전기적으로 연결될 수 있다.
상기 제1 반도체 패키지의 상기 제3 연결 패드는 상기 메인 인쇄회로기판과 전기적으로 절연될 수 있다.
상기 메인 인쇄회로기판은, 상기 제1 및 제2 반도체 패키지의 상기 제3 연결 패드 각각과 대응되며 전기적으로 연결되는 제1 상면 패드 및 제1 하면 패드를 포함하며, 상기 제1 상면 패드 및 제1 하면 패드 중 하나는 전력 신호가 전기적으로 연결되고, 다른 하나는 접지 신호가 전기적으로 연결될 수 있다.
상기 제2 신호는 데이터 신호일 수 있다.
상기 제1 및 제2 반도체 패키지는, 1채널의 비휘발성 메모리 인터페이스를 제공할 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브는, 메인 인쇄회로기판, 상기 메인 인쇄회로기판의 상면에 실장되는 제1 컨트롤러 패키지 및 제1 비휘발성 메모리 패키지 및 상기 메인 인쇄회로기판의 하면에 실장되는 제2 컨트롤러 패키지 및 제2 비휘발성 메모리 패키지를 포함하며, 상기 제1 및 제2 컨트롤러 패키지는, 상기 메인 인쇄회로기판을 사이에 두고 서로 마주보고, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며, 상기 패키지 볼 맵은, 상기 복수의 열 중 선택된 기준 열을 이루는 셀들 중 적어도 일부의 셀에 배치되고 교환 가능한 신호를 가지지 않는 제1 신호들, 및 상기 기준 열을 기준으로 서로 대칭을 이루는 셀들에 각각 배치되는 서로 교환 가능한 적어도 한 쌍의 제2 신호를 포함한다.
상기 제1 및 제2 컨트롤러 패키지는, 상기 연결 패드들 중 각각의 상기 제1 신호들에 대응되는 제1 연결 패드들이 제1 방향을 따라서 배열되도록 상기 메인 인쇄회로기판의 상면 및 하면에 각각 실장되며, 상기 제1 및 제2 비휘발성 메모리 패키지는, 상기 제1 컨트롤러 패키지 및 제2 컨트롤러 패키지로부터 상기 제1 방향으로 이격되어 상기 메인 인쇄회로기판의 상면 및 하면에 각각 실장될 수 있다.
상기 제1 반도체 패키지의 상기 제1 연결 패드들과 상기 제2 반도체 패키지의 상기 제1 연결 패드들은, 상기 메인 인쇄회로기판을 사이에 두고 서로 마주볼 수 있다.
상기 연결 패드들 중 제2 연결 패드는 상기 제2 신호에 대응되며, 상기 제1 및 제2 컨트롤러 패키지 중 하나의 컨트롤러 패키지의 한 쌍의 제2 신호는 서로 교환되어, 상기 제1 및 제2 컨트롤러 패키지 각각의 상기 연결 패드들 중 상기 메인 인쇄회로기판을 사이에 두고 서로 마주보는 제2 연결 패드는, 동일한 신호를 제공할 수 있다.
상기 제1 및 제2 비휘발성 메모리 패키지는, 각각 적층된 복수의 비휘발성 메모리 반도체 칩을 포함할 수 있다.
본 발명에 따른 솔리드 스테이트 드라이브는 메인 인쇄회로기판 내의 회로 배선 설계가 단순해질 수 있다. 특히 메인 인쇄회로기판의 상면과 하면에 동일한 반도체 패키지를 실장하되, 모드 선택 신호를 통하여 일부 신호를 교환(swap)할 수 있도록 반도체 패키지를 위한 패키지 볼 맵을 구성하여, 메인 인쇄회로기판의 상면과 하면에 실장되는 반도체 패키지 각각의 서로 마주보는 대부분의 연결 패드에 동일한 종류의 신호가 제공되도록 할 수 있다.
따라서 솔리드 스테이트 드라이브의 신뢰성 및 동작 속도를 향상시킬 수 있고, 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵(package ball map)이다.
도 2는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵이다.
도 3 내지 도 5는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵이다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵이다.
도 8은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 13은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 14는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 15는 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 나타내는 구성도이다.
도 16은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브와 외부 시스템과의 관계를 나타내는 모식도이다.
도 17은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 채용하는 데이터 저장 시스템의 블록 다이어그램이다.
도 18은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 채용하는 데이터 저장 시스템의 분해 사시도이다.
도 19는 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 채용하는 시스템의 개념도이다.
도 20 및 도 21은 본 발명의 실시 예들에 따른 솔리드 스테이 드라이브가 적용된 멀티미디어 장치의 예들을 보여주는 사시도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵(package ball map)이다. 상기 반도체 패키지는 예를 들면, 비휘발성 메모리를 위한 컨트롤러 칩을 포함하는 반도체 패키지일 수 있다.
패키지 볼 맵이란, 패키지 볼 맵의 각 셀에 하나의 신호가 배치될 수 있도록 반도체 패키지에 입/출력되는 신호들을 표 형태로 정리한 것으로, 반도체 패키지는 패키지 볼 맵에 대응되는 입/출력용 연결 패드를 가질 수 있다. 패키지 볼 맵의 셀들 중 일부 셀에는 신호가 배치되지 않을 수 있다. 패키지 볼 맵과 반도체 패키지의 입/출력용 연결 패드의 배치는 유사할 수 있으나, 패키지 볼 맵이 표 형태로 입/출력되는 신호들을 정리한 것이므로, 반도체 패키지의 일면에 실제로 형성된 입/출력용 연결 패드의 배치와 정확히 일치하지는 않을 수 있다. 예를 들면, 패키지 볼 맵의 하나의 행 또는 하나의 열에 배치된 신호들을 위한 반도체 패키지의 입/출력용 연결 패드들 또한 하나의 행 또는 하나의 열을 이루며 배치되도록 형성될 수 있으나, 이에 한정되지 않는다. 예를 각 신호 간의 간섭, 전력 공급 등을 고려하여 반도체 패키지의 입/출력용 연결 패드들 사이의 간격이나 위치는 다소 변경될 수 있으며, 이 경우 패키지 볼 맵의 일부 행 또는 일부 열에 배치된 신호들을 위한 행 또는 열을 이루지 않고 분산 배치되도록 형성될 수도 있다. 그러나 전체적으로는, 패키지 볼 맵에서 상대적으로 가까운 셀에 배치된 두 개의 신호는, 반도체 패키지에서 가깝게 배치되는 두 개의 연결 패드에 대응될 수 있고, 패키지 볼 맵에서 상대적으로 먼 셀에 배치된 두 개의 신호는, 반도체 패키지에서 다소 멀리 배치되는 두 개의 연결 패드에 대응될 수 있다.
도 1을 참조하면, 패키지 볼 맵(10)은 복수의 행(1~9)과 복수의 열(A~G)을 이루는 셀들로 이루어진다. 도 1에서 패키지 볼 맵(10)은 9개의 행(1~9)과 7개의 열(A~G)로 이루어지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 패키지 볼 맵이 나타내는 반도체 패키지의 신호 배치에 따라서 패키지 볼 맵이 가지는 행 수 및/또는 열 수는 더 증가하거나 더 감소할 수 있다. 또는, 도 1에서 도시한 패키지 볼 맵(10)은 반도체 패키지가 가지는 모든 연결 패드들 중, 일부 연결 패드들이 대응되는 신호를 배치한 것일 수 있다.
패키지 볼 맵(10) 중 하나의 열(D)을 기준 열(RC)로 선택할 수 있다. 기준 열(RC)은, 복수의 열(A~G) 중 상대적으로 가운데에 배치되는 열을 선택한다. 기준 열(RC)을 이루는 일부 셀에는 제1 신호(NS)가 배치될 수 있다. 예를 들면, 기준 열(RC)을 이루는 셀(셀 1D 내지 셀 9D) 중 복수의 일부 셀(셀 9-D, 셀 8-D, 셀 7-D, 셀 5-D, 셀 3-D, 셀 1-D)에는 복수의 제1 신호(NS0 내지 NS5)가 배치될 수 있다. 복수의 제1 신호(NS0 내지 NS5)는 각각 교환(swap) 가능한 신호를 가지지 않는 신호일 수 있다. 제1 신호(NS)는 예를 들면, CLE(Command Latch Enable), ALE(Address Latch Enable), Vref(Voltage reference), DQS(Data Strobe), REB(Read Enable) 및 WEB(Write Enable) 등이 포함될 수 있다. 또한 제1 신호(NS)는 이에 한정되지 않고, 더 많은 종류의 신호를 포함할 수 있다.
여기에서, 교환 가능한 신호란, 반도체 패키지에 특정 신호(예를 들면, 모드 선택 신호(MS))가 제공될 때, 패키지 볼 맵(10)에서 서로 다른 종류의 2개의 신호가 배치된 셀이 서로 맞바뀔 수 있는 경우, 해당 2개의 신호 사이의 관계를 의미한다. 교환 가능한 신호의 구체적인 설명은 뒤에서 자세히 하도록 한다.
패키지 볼 맵(10)의 일부 셀에는 제2 신호(SA)가 배치될 수 있다. 제2 신호(SA)는 교환 가능한 신호를 가지는 신호일 수 있다. 제2 신호(SA)는 예를 들면, DQ(I/O Port) 신호일 수 있다. 서로 교환 가능한 한 쌍의 제2 신호(SA1-1과 SA1-2, SA2-1과 SA2-2, SA3-1과 SA3-2, SA4-1과 SA4-2)는 예를 들면, 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들(셀 5-G와 셀 5-A, 셀 5-F와 셀 5-B, 셀 4-G와 셀 4-A, 셀 4-F와 셀 4-B)에 배치될 수 있다. 반도체 패키지에 특정 신호(예를 들면, 모드 선택 신호(MS))가 제공될 때, 서로 대칭을 이루는 한 쌍의 셀(예를 들면, 셀 5-G와 셀 5-A)에 배치된 한 쌍의 제2 신호(SA1-1과 SA1-2)는 서로 맞바뀔 수 있다.
패키지 볼 맵(10)의 일부 셀에는 제3 신호(MB)가 배치될 수 있다. 제3 신호(MB)는 공통 연결된 복수개일 수 있다. 제3 신호(MB)는 공통 연결된 동일한 신호(MB0 또는 MB1)가 패키지 볼 맵(10)의 복수 개의 셀에 배치될 수 있다. 예를 들면, 제3 신호(MB)는 VCCQ(I/O Power) 및 VSSQ(I/O Ground)일 수 있다. 제3 신호(MB) 중 일부는 기준 열(RC)을 이루는 일부 셀에 배치될 수 있다. 예를 들면, 기준 열(RC)을 이루는 셀(셀 1D 내지 9D) 중 일부 셀(셀 2-D, 셀 4-D, 셀 6-D)에는 제3 신호(MB) 중 일부가 배치될 수 있다. 또한 제3 신호(MB) 중 일부는 예를 들면, 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들(셀 3-G와 셀 3-A, 셀 3F와 셀 3B, 셀 4-E와 셀 4-C, 셀 5-E와 셀 5-C, 셀 6-G와 셀 6-A, 셀 6-F와 셀 6-B)에 배치될 수 있다. 이때 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀에는 동일한 종류의 제3 신호(MB0 또는 MB1 중 하나)가 배치될 수 있다. 선택적으로 제3 신호(MB) 중 일부는 기준 열(RC) 이외의 열을 이루는 셀(셀 2-A)에만 독립적으로 배치되고, 기준 열(RC)을 기준으로 대칭되는 다른 셀(셀 2-G)에는 배치되지 않을 수 있다.
제3 신호(MB)가 전력(power) 신호와 접지(ground) 신호의 2가지 종류로 이루어진 경우, 한 종류의 제3 신호(MB0)가 배치되는 셀의 개수와 나머지 한 종류의 제3 신호(MB1)가 배치되는 셀의 개수는 동일할 수 있다.
기준 열(RC) 이외의 열을 이루는 셀들 중 하나의 셀(셀 1-G)에는 한 쌍의 제2 신호(SA)를 서로 교환시키는 모드 선택 신호(MS)가 배치될 수 있다. 예를 들면, 모드 선택 신호(MS)에 전력 신호 또는 접지 신호가 전기적으로 연결되는 경우, 한 쌍의 제2 신호(SA)는 서로 교환되고, 모드 선택 신호(MS)가 전기적으로 플로우팅(floating)되는 경우, 한 쌍의 제2 신호(SA)는 교환되지 않을 수 있다. 또는 예를 들면, 모드 선택 신호(MS)에 전력 신호가 전기적으로 연결되는 경우, 한 쌍의 제2 신호(SA)는 서로 교환되고, 모드 선택 신호(MS)에 접지 신호가 전기적으로 연결되는 경우, 한 쌍의 제2 신호(SA)는 교환되지 않을 수 있다. 또는 예를 들면, 모드 선택 신호(MS)에 접지 신호가 전기적으로 연결되는 경우, 한 쌍의 제2 신호(SA)는 서로 교환되고, 모드 선택 신호(MS)에 전력 신호가 전기적으로 연결되는 경우, 한 쌍의 제2 신호(SA)는 교환되지 않을 수 있다.
후술하겠지만, 패키지 볼 맵(10)에 대응되는 연결 패드들이 일면에 배치되는 동종의 반도체 패키지 2개를, 인쇄회로기판을 사이에 두고 상기 연결 패드들이 서로 대면하도록 인쇄회로기판 상에 실장하는 경우, 2개의 반도체 패키지 각각의 모드 선택 신호(MS)에 대응되는 연결 패드에 다른 신호가 연결되는 경우, 2개의 반도체 패키지 각각의 서로 마주보는 하나의 제2 신호(SA)에 대응되는 연결 패드에는 동일한 종류의 신호가 제공될 수 있다. 따라서 인쇄회로기판 내의 회로 배선 설계가 단순해질 수 있다.
또한 도시하지는 않았으나, 교환 가능한 신호를 가지지 않는 신호 중 상대적으로 사용 빈도가 낮은 신호의 경우, 기준 열(RC) 이외의 열을 이루는 셀들 중 하나의 셀에 배치되는 것 또한 가능하다. 즉, 예를 들면, 교환 가능한 신호를 가지지 않는 신호의 개수가 상대적으로 많아서 기준 열(RC)을 이루는 셀에 모두 배치할 수 없는 경우, 상대적으로 사용 빈도가 높은 신호, 또는 동작 중에 지속적으로 사용되는 신호는 기준 열(RC)을 이루는 셀에 배치하고, 상대적으로 사용 빈도가 낮은 신호는 기준 열(RC) 이외의 열을 이루는 셀들 중 하나의 셀에 배치할 수 있다. 이 경우, 본 명세서에서의 제1 신호란, 교환 가능한 신호를 가지지 않는 신호 중 기준 열(RC)을 이루는 셀에 배치된 신호만을 의미할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵이다. 도 2에 보인 패키지 볼 맵(20)은 도 1에 보인 패키지 볼 맵(10)에 구체적인 신호를 배치한 예일 수 있다. 따라서 도 2에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 1 및 도 2를 함께 참조하면, 패키지 볼 맵(20)은 복수의 행(1 내지 9)과 복수의 열(A 내지 G)을 이루는 셀들로 이루어진다. 패키지 볼 맵(20) 중 하나의 열(D)을 기준 열(RC)로 선택할 수 있다. 기준 열(RC)을 이루는 일부 셀에는 교환 가능한 신호를 가지지 않는 제1 신호(NS)가 배치될 수 있다. 예를 들면, 셀 9-D에는 CLE 신호가, 셀 8-D에는 ALE 신호가, 셀 7-D에는 Vref 신호가, 셀 5-D에는 DQS 신호가, 셀 3-D에는 REB, 셀 1-D에는 WEB 신호가 배치될 수 있다.
참고로, CLE, ALE, Vref, DQS, REB 및 WEB의 기능을 하는 신호가 복수개(예를 들면, CLE1와 CLE2, ALE1과 ALE2, Vref1과 Vref2, DQS1과 DQS2, REB1과 REB2 또는 WEB1과 WEB2 등)가 있을 수 있으나, 이들은 각각 독립적인 동작하는 신호로 서로 교환 가능한 신호가 아닐 수 있다.
패키지 볼 맵(10)의 일부 셀에는 제2 신호(SA)가 배치될 수 있다. 제2 신호(SA)는 교환 가능한 신호를 가지는 신호일 수 있다. 예를 들면, 제2 신호(SA)가 8 비트를 위한 데이터의 입/출력 포트 신호인 경우, 셀 5-G와 셀 5-A에는 DQ0 신호와 DQ7 신호가, 셀 5-F와 셀 5-B에는 DQ1 신호와 DQ6 신호가, 셀 4-G와 셀 4-A에는 DQ2 신호와 DQ5 신호가, 셀 4-F와 셀 4-B에는 DQ3 신호와 DQ4 신호가 배치될 수 있다.
도 2에서 DQ0/7이란 모드 선택 신호(MS)에 따라서 DQ0 신호 또는 DQ7 신호가 배치된다는 것을 의미한다. 즉, 모드 선택 신호(MS)에 따라서 셀 5-G와 셀 5-A에는 각각 DQ0 신호와 DQ7 신호가 배치되거나, 각각 DQ7 신호와 DQ0 신호가 배치될 수 있다. DQ0 신호 내지 DQ7 신호란, 입/출력 포트-비트 0(I/O Port-bit 0) 신호 내지 입/출력 포트-비트 7 신호일 수 있다. 제2 신호(SA)가 비트 0 내지 비트 7을 가지는 입/출력 포트 신호들인 경우, 교환 가능한 한 쌍의 제2 신호(SA)가 가지는 비트의 합은 제2 신호(SA)가 가지는 최대 비트 수인 7일 수 있다. 따라서 모드 선택 신호(MS)에 따라서, 제2 신호(SA)가 배치되는 셀들에는 DQ0 신호 내지 DQ7 신호가 배치되거나, 반대로 DQ7 신호 내지 DQ0 신호가 배치될 수 있다.
도시하지는 않았으나, 예를 들면, 제2 신호(SA)가 16비트를 위한 데이터의 입/출력 포트 신호인 경우, 제2 신호(SA)는 비트 0 내지 비트 15를 가지는 입/출력 포트 신호들일 수 있다. 이 경우, 모드 선택 신호(MS)에 따라서, 제2 신호(SA)가 배치되는 셀들에는 DQ0 신호 내지 DQ15 신호가 배치되거나, DQ15 내지 DQ0 신호가 배치될 수 있다. 또는 모드 선택 신호(MS)에 따라서, 제2 신호(SA)가 배치되는 셀들에는 DQ0 신호 내지 DQ7 신호, 및 DQ8 신호 내지 DQ15 신호가 배치되거나, DQ7 신호 내지 DQ0 신호, 및 DQ15 내지 DQ8 신호가 배치될 수 있다. 즉, 제2 신호(SA)는 모드 선택 신호(MS)에 따라서 16개의 비트를 나타내는 입/출력 포트 신호들을 하나의 단위로 교환하거나, 8개의 비트를 나타내는 입/출력 포트 신호들 각각(비트 0 내지 비트 7, 그리고 비트 8 내지 비트 15)을 하나의 단위로 교환할 수 있다. 이러한 제2 신호(SA)의 교환은 모드 선택 신호(MS)를 제공받는 반도체 패키지 내의 멀티플렉서(Multiplexer) 회로에 의하여 이루어질 수 있다.
패키지 볼 맵(20)의 일부 셀에는 제3 신호(MB)가 배치될 수 있다. 제3 신호(MB)는 공통 연결될 수 있는 복수개일 수 있다. 예를 들면, 제3 신호(MB)는 전력 신호 및 접지 신호일 수 있다. 즉, 패키지 볼 맵(20)의 일부 셀 중 복수개의 셀에는 전력 신호(VCCQ)가 배치되고, 다른 복수개의 셀에는 접지 신호(VSSQ)가 배치될 수 있다. 각각 복수개의 셀에 배치된 전력 신호(VCCQ)와 접지 신호(VSSQ)는 전기적으로 공통 연결될 수 있다. 예를 들면, 전력 신호(VCCQ)에 대응되는 반도체 패키지의 연결 패드들 각각이 전기적으로 연결되는 인쇄회로기판의 패드들은 전기적으로 공통 연결될 수 있다. 따라서 전력 신호(VCCQ)에 대응되는 반도체 패키지의 연결 패드들 또한 전기적으로 공통 연결될 수 있다. 마찬가지로, 접지 신호(VSSQ)에 대응되는 반도체 패키지의 연결 패드들 각각이 전기적으로 연결되는 인쇄회로기판의 패드들은 전기적으로 공통 연결될 수 있다. 따라서 전력 신호(VSSQ)에 대응되는 반도체 패키지의 연결 패드들 또한 전기적으로 공통 연결될 수 있다.
전력 신호(VCCQ) 또는 접지 신호(VSSQ)는 공통 연결될 수 복수개가 패키지 볼 맵(20)에 배치될 수 있는 바, 상대적으로 자유롭게 배치될 수 있다. 예를 들면, 전력 신호(VCCQ) 중 일부(underline된 VCCQ)는 기준 열(RC)을 이루는 일부 셀(예를 들면, 2-D, 6-D)에 배치될 수 있다. 또한 전력 신호(VCCQ) 중 일부는 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들(예를 들면, 셀 3-G와 셀 3-A, 셀 4-E와 셀 4-C, 셀 6-F와 셀 6-B)에 배치될 수 있다. 예를 들면, 접지 신호(VSSQ) 중 일부(underline된 VSSQ)는 기준 열(RC)을 이루는 일부 셀(예를 들면, 셀 4-D)에 배치될 수 있다. 또한 전력 신호(VSSQ) 중 일부는 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들(예를 들면, 셀 3-F와 셀 3-B, 셀 5-E와 셀 5-C, 셀 6-G와 셀 6-A)에 배치될 수 있다.
전력 신호(VCCQ) 및 접지 신호(VSSQ) 중 기준 열(RC)을 이루는 일부 셀에 배치되거나, 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들에 배치된 신호들은 패키지 볼 맵(20)에 대응되는 연결 패드를 가지는 2개의 반도체 패키지를, 상기 연결 패드가 마주보게 할 경우, 동일한 신호에 대응되는 연결 패드들끼리, 즉 전력 신호(VCCQ)에 대응되는 연결 패드들끼리 마주볼 수 있고, 또한 접지 신호(VSSQ)에 대응되는 연결 패드들끼리 마주볼 수 있다.
선택적으로 제3 신호(MB) 중 일부(이탤릭체 VSSQ)는 기준 열(RC) 이외의 열을 이루는 셀(셀 2-A)에만 독립적으로 배치되고, 기준 열(RC)을 기준으로 대칭되는 다른 셀(셀 2-G)에는 배치되지 않을 수 있다.
제3 신호(MB)가 전력 신호(VCCQ)와 접지 신호(VSSQ)의 2가지 종류로 이루어진 경우, 패키지 볼 맵(20)에 전력 신호(VCCQ)가 배치되는 셀의 개수와 접지 신호(VSSQ)가 배치되는 셀의 개수는 동일하도록 할 수 있다. 예를 들어, 기준 열(RC)을 이루는 셀 중 전력 신호(VCCQ)가 배치되는 셀의 개수(예를 들면, 2개)와 접지 신호(VSSQ)가 배치되는 셀의 개수(예를 들면 1개)가 다를 경우, 개수가 적은 제3 신호(예를 들면 접지 신호(VSSQ))를 기준 열(RC) 이외의 열을 이루는 셀에 배치하여, 패키지 볼 맵(20)에 전력 신호(VCCQ)가 배치되는 셀의 개수와 접지 신호(VSSQ)가 배치되는 셀의 개수는 동일하도록 할 수 있다.
따라서 제3 신호(MB) 중 기준 열(RC) 이외의 열을 이루는 셀에 독립적으로 배치되는 신호의 수는 전체 제3 신호(MB)의 수에 비하여 상대적으로 적을 수 있다.
기준 열(RC) 이외의 열을 이루는 셀들 중 하나의 셀(셀 1-G)에는 한 쌍의 제2 신호(SA)를 서로 교환시키는 모드 선택 신호(MS)가 배치될 수 있다. 예를 들면, 모드 선택 신호(MS)에 전력 신호 또는 접지 신호가 전기적으로 연결될 수 있다.
복수개의 전력 신호(VCCQ) 또는 복수개의 접지 신호(VSSQ)와 대응되는 반도체 패키지의 연결 패드들은 반도체 패키지 내에서 전기적으로 직접 연결될 수 있다. 그러나, 모드 선택 신호(MS)에 대응되는 반도체 패키지의 연결 패드는 전력 신호(VCCQ) 또는 접지 신호(VSSQ)와 대응되는 반도체 패키지의 연결 패드와 반도체 패키지 내에서 전기적으로 직접 연결되지 않을 수 있다. 다만, 모드 선택 신호(MS)에 대응되는 반도체 패키지의 연결 패드가 전기적으로 연결되는 인쇄회로기판의 패드는, 전력 신호(VCCQ) 또는 접지 신호(VSSQ)와 대응되는 반도체 패키지의 연결 패드가 전기적으로 연결되는 인쇄회로기판의 패드와, 인쇄회로기판의 회로 배선 내에서 직접 전기적으로 연결될 수 있다.
도 3 내지 도 5는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵이다. 구체적으로 도 3 내지 도 5는 도 2에 보인 제1 신호 내지 제3 신호를 각각 구분하여 나타내는 패키지 볼 맵이다. 따라서 도 3 내지 도 5에 대한 설명 중 도 2와 중복되는 내용은 생략될 수 있다.
도 1 및 도 3을 함께 참조하면, 패키지 볼 맵(20-1)중 하나의 열(D)을 기준 열(RC)로 선택할 수 있다. 기준 열(RC)을 이루는 일부 셀에는 교환 가능한 신호를 가지지 않는 제1 신호(NS)가 배치될 수 있다. 예를 들면, 셀 9-D에는 CLE 신호가, 셀 8-D에는 ALE 신호가, 셀 7-D에는 Vref 신호가, 셀 5-D에는 DQS 신호가, 셀 3-D에는 REB, 셀 1-D에는 WEB 신호가 배치될 수 있다.
패키지 볼 맵(20-1)에 대응되는 연결 패드들이 일면에 배치되는 동종의 반도체 패키지 2개를, 인쇄회로기판을 사이에 두고 상기 연결 패드들이 서로 대면하도록 인쇄회로기판 상에 실장할 때, 제1 신호(NS)에 대응되는 상기 연결 패드들이 동일한 방향을 따라서 배열되면서 서로 대면되도록 하는 경우, 2개의 반도체 패키지 각각의 서로 마주보는 제1 신호(NS)에 대응되는 연결 패드에는 동일한 종류의 신호가 제공될 수 있다. 따라서 인쇄회로기판 내의 회로 배선 설계가 단순해질 수 있다.
도 1 및 도 4를 함께 참조하면, 패키지 볼 맵(20-2) 중 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들 중 일부에는 제2 신호(SA)가 배치될 수 있다. 제2 신호(SA)는 교환 가능한 신호를 가지는 신호일 수 있다. 예를 들면, 제2 신호(SA)가 8 비트를 위한 데이터의 입/출력 포트 신호인 경우, 셀 5-G와 셀 5-A에는 DQ0 신호와 DQ7 신호가, 셀 5-F와 셀 5-B에는 DQ1 신호와 DQ6 신호가, 셀 4-G와 셀 4-A에는 DQ2 신호와 DQ5 신호가, 셀 4-F와 셀 4-B에는 DQ3 신호와 DQ4 신호가 배치될 수 있다.
예를 들면, 모드 선택 신호(MS)에 따라서, 셀 5-G와 셀 5-A에는 각각 DQ0 신호와 DQ7 신호가 배치되거나, 각각 DQ7 신호와 DQ0 신호가 배치될 수 있다. 또한, 모드 선택 신호(MS)에 따라서, 셀 5-F와 셀 5-B에는 각각 DQ1 신호와 DQ6 신호가 배치되거나, 각각 DQ6 신호와 DQ1 신호가 배치될 수 있다. 또한 모드 선택 신호(MS)에 따라서, 셀 4-G와 셀 4-A에는 각각 DQ2 신호와 DQ5 신호가 배치되거나, 각각 DQ5 신호와 DQ2 신호가 배치될 수 있다. 마찬가지로 모드 선택 신호(MS)에 따라서, 셀 4-F와 셀 4-B에는 각각 DQ3 신호와 DQ4 신호가 배치되거나, 각각 DQ4 신호와 DQ3 신호가 배치될 수 있다.
따라서 패키지 볼 맵(20-2)에 대응되는 연결 패드들이 일면에 배치되는 동종의 반도체 패키지 2개를, 인쇄회로기판을 사이에 두고 상기 연결 패드들이 서로 대면하도록 인쇄회로기판 상에 실장할 때, 기준 열(RC)에 배치된 신호들에 대응되는 상기 연결 패드들이 동일한 방향을 따라서 배열되면서 서로 대면되도록 하는 경우, 2개의 반도체 패키지 중 하나의 반도체 패키지에만 모드 선택 신호(MS)를 이용하여 한 쌍의 제2 신호(SA)를 서로 교환하면, 2개의 반도체 패키지 각각의 서로 마주보는 제2 신호(SA)에 대응되는 연결 패드에는 동일한 종류의 신호가 제공될 수 있다. 따라서 인쇄회로기판 내의 회로 배선 설계가 단순해질 수 있다.
도 1 및 도 5를 함께 참조하면, 패키지 볼 맵(20-3)의 일부 셀에는 제3 신호(MB)가 배치될 수 있다. 예를 들면, 제3 신호(MB)는 전력 신호(VCCQ)와 접지 신호(VSSQ)의 2가지 종류로 이루어질 수 있다.
전력 신호(VCCQ) 또는 접지 신호(VSSQ) 중 일부는 기준 열(RC)을 이루는 일부 셀에 배치될 수 있다. 또한 전력 신호(VCCQ) 또는 접지 신호(VSSQ) 중 일부는 기준 열(RC)을 기준으로 서로 대칭을 이루는 셀들에 모두 배치될 수 있다. 그리고 선택적으로 전력 신호(VCCQ) 또는 접지 신호(VSSQ) 중 일부는 기준 열(RC) 이외의 열을 이루는 셀에 독립적으로 배치될 수 있다.
즉, 제3 신호(MB)는 배치되는 위치에 따라서 제1 신호(NS), 제2 신호(SA) 및 모드 선택 신호(MS)와 유사한 배치 특성을 가질 수 있다. 따라서, 제1 신호(NS), 제2 신호(SA) 및 모드 선택 신호(MS)의 배치와 관련된 설명 중, 제3 신호(MB)의 일부분에 해당되는 내용은 생략될 수 있다.
이때, 전력 신호(VCCQ) 또는 접지 신호(VSSQ) 중 기준 열(RC) 이외의 열을 이루는 셀에 독립적으로 배치되는 신호의 수는 전력 신호(VCCQ) 또는 접지 신호(VSSQ) 전체의 수에 비하여 적을 수 있다.
따라서 패키지 볼 맵(20-3)에 대응되는 연결 패드들이 일면에 배치되는 동종의 반도체 패키지 2개를, 인쇄회로기판을 사이에 두고 상기 연결 패드들이 서로 대면하도록 인쇄회로기판 상에 실장할 때, 기준 열(RC)에 배치된 신호들에 대응되는 상기 연결 패드들이 동일한 방향을 따라서 배열되면서 서로 대면되도록 하는 경우, 2개의 반도체 패키지 각각의 서로 마주보는 제3 신호(MB)에 대응되는 연결 패드에는 동일한 종류의 신호가 제공될 수 있다. 또한 패키지 볼 맵(20-3)에서 독립적으로 배치되는 제3 신호(MB)에 대응되는 연결 패드의 수는 상대적으로 적으므로, 2개의 반도체 패키지 각각의 제3 신호(MB)에 대응되는 연결 패드들 중 상대적으로 많은 수의 연결 패드들이 서로 마주볼 수 있다. 따라서 인쇄회로기판 내의 회로 배선 설계가 단순해질 수 있다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브에 포함되는 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵이다. 구체적으로 도 6 및 도 7에 각각 보인 패키지 볼 맵(20a, 20b)은, 모드 선택 신호(MS)에 따라서 도 2에 보인 패키지 볼 맵(20)에 구체적인 신호가 배치되는 예일 수 있다. 따라서 도 6 및 도 7에 대한 설명 중 도 2 내지 도 5와 중복되는 내용은 생략될 수 있다.
도 6 및 도 7을 함께 참조하면, 도 6에 보인 패키지 볼 맵(20a), 이하 제1 패키지 볼 맵(20a)과 도 7에 보인 패키지 볼 맵(20b), 이하 제2 패키지 볼 맵(20b)은 모드 선택 신호(MS)에 제공되는 신호가 다른 경우에 구체적 신호들의 배치를 나타낸다. 참고로, 제1 패키지 볼 맵(20a)의 모드 선택 신호(MS)와 제2 패키지 볼 맵(20b)의 모드 선택 신호(MS)에 제공되는 신호가 다르다는 것을 나타내기 위하여, 제1 패키지 볼 맵(20a)의 모드 선택 신호(MS)와 달리, 제2 패키지 볼 맵(20b)의 모드 선택 신호(MS)에 밑줄(underline)을 표시하였다.
예를 들면, 제1 패키지 볼 맵(20a)의 모드 선택 신호(MS)에 접지 신호가 제공되는 경우, 제2 패키지 볼 맵(20b)의 모드 선택 신호(MS)에는 전원 신호가 제공되거나, 반대로 제1 패키지 볼 맵(20a)의 모드 선택 신호(MS)에 접원 신호가 제공되는 경우, 제2 패키지 볼 맵(20b)의 모드 선택 신호(MS)에는 접지 신호가 제공될 수 있다. 또는 제1 패키지 볼 맵(20a)의 모드 선택 신호(MS)에 전력 신호 또는 접지 신호가 제공되는 경우, 제2 패키지 볼 맵(20b)의 모드 선택 신호(MS)는 전기적으로 플로우팅될 수 있다. 또는 반대로, 제2 패키지 볼 맵(20b)의 모드 선택 신호(MS)에 전력 신호 또는 접지 신호가 제공되는 경우, 제1 패키지 볼 맵(20a)의 모드 선택 신호(MS)는 전기적으로 플로우팅될 수 있다.
셀 5-G는, 제1 패키지 볼 맵(20a)에서는 DQ0 신호가 배치되고, 제2 패키지 볼 맵(20b)에서는 DQ7 신호가 배치된다. 또한 셀 5-A는, 제1 패키지 볼 맵(20a)에서는 DQ7 신호가 배치되고, 제2 패키지 볼 맵(20b)에서는 DQ0 신호가 배치된다. 즉 기준 열(RC)을 기준으로 서로 대칭을 이루는 한 쌍의 셀(셀 5-G와 셀 5-A)에 배치되는 한 쌍의 제2 신호(DQ0과 DQ7)는 모드 선택 신호에 의하여 서로 교환될 수 있다.
마찬가지로, 셀 5-F와 셀 5-B, 셀 4-G와 셀 4-A, 셀 4-F와 셀 4-B에 각각 배치되는 한 쌍의 제2 신호(DQ1과 DQ6, DQ2와 DQ5, DQ3과 DQ4)는 모드 선택 신호에 의하여 서로 교환될 수 있다.
따라서 연결 패드들이 일면에 배치되는 동종의 반도체 패키지 2개를, 인쇄회로기판을 사이에 두고 상기 연결 패드들이 서로 대면하도록 인쇄회로기판 상에 실장할 때, 기준 열(RC)에 배치된 신호들에 대응되는 상기 연결 패드들이 동일한 방향을 따라서 배열되면서 서로 대면되도록 하는 경우, 모드 선택 신호(MS)에 의하여 하나의 반도체 패키지의 일부 신호(예를 들면, DQ0 내지 DQ7)를 서로 교환하면, 2개의 반도체 패키지 각각의 DQ0 내지 DQ7에 대응되는 연결 패드에는 서로 마주볼 수 있다. 따라서 인쇄회로기판 내의 회로 배선 설계가 단순해질 수 있다.
도 8은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다.
도 8을 참조하면, 솔리드 스테이트 드라이브(1000)는 메인 인쇄회로기판(100) 및 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(200)를 포함한다. 반도체 패키지(200)는 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)를 포함한다.
솔리드 스테이트 드라이브(1000)는 호스트와 연결을 위한 연결 커넥터(도시 생략) 및/또는 메인 인쇄회로기판(100) 및 반도체 패키지(200)를 보호하기 위한 하우징(도시 생략)을 더 포함할 수 있다.
제1 및 제2 반도체 패키지(200a, 200b)는 각각 도 2에 보인 패키지 볼 맵(20)에 대응되는 연결 패드(212, 214, 216a/216b)들이 각각의 일면에 배치되는 동종의 반도체 패키지일 수 있다. (212, 214, 216a/216b)는 제1 연결 패드(212), 제2 연결 패드(214) 및 제3 연결 패드(216a/b)를 포함할 수 있다. 제1 연결 패드(212), 제2 연결 패드(214) 및 제3 연결 패드(216a/b)는 각각 도 1 및 도 2에서 설명한 제1 신호(NS), 제2 신호(SA) 및 모드 선택 신호(MS)에 대응되는 연결 패드들을 의미할 수 있다. 제3 연결 패드(216a/b)는 설명의 편의를 위하여 제1 반도체 패키지(200a)의 제3 연결 패드(216a)와 제2 반도체 패키지(200b)의 제3 연결 패드(216b)를 구분하여 부재 번호를 기재하였으나, 제1 및 제2 반도체 패키지(200a, 200b)가 동종의 반도체 패키지인 경우, 제1 반도체 패키지(200a)의 제3 연결 패드(216a)와 제2 반도체 패키지(200b)의 제3 연결 패드(216b)는 실질적으로 동일한 구성요소일 수 있다.
여기에서 동종의 반도체 패키지라 함은, 동일한 반도체 공정을 통하여 양산된 실질적으로 같은 종류의 반도체 패키지 또는, 다른 반도체 공정을 통하여 형성되었으나 동일한 기능을 수행하도록 형성된 호환 가능한 반도체 패키지를 의미한다. 따라서 제1 반도체 패키지(200a)와 제2 반도체 패키지(200b)는 동일한 구성 요소로 이루어질 수 있는 바, 특별히 언급하지 않는 한, 제1 반도체 패키지(200a)를 이루는 구성 요소에 대한 설명은 제2 반도체 패키지(200b)를 이루는 구성 요소에도 해당될 수 있다.
제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)는 각각의 연결 패드(212, 214, 216)가 서로 마주보도록, 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다.
메인 인쇄회로기판(100)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(102) 및 하면 패드(104, 106b)를 포함할 수 있다. 상면 패드(102) 및 하면 패드(104, 106b)는 각각 상기 기판 베이스의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 기판 베이스는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상면 패드(102) 및 하면 패드(104, 106b)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상기 기판 베이스 내에는 상면 패드(102) 및 하면 패드(104, 106b)를 전기적으로 연결되는 내부 배선(120)이 형성될 수 있다. 상면 패드(102) 및 하면 패드(104, 106b)는 상기 기판 베이스의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다. 상기 기판 베이스는 복수의 베이스 층으로 이루어질 수 있고, 메인 인쇄회로기판(100)은 상기 기판 베이스의 상면, 하면 및 상기 복수의 베이스 층 각각의 사이에 회로 배선을 가지도록 형성된 레이어를 가질 수 있다. 즉, 메인 인쇄회로기판(100)은 복수의 레이어를 가질 수 있다. 도 8에는 메인 인쇄회로기판(100)을 관통하는 내부 배선(120)만이 도시되었으나 이는 예시적인 것이고, 메인 인쇄회로기판(100)의 내부 배선은 상기 복수의 레이어에 형성되는 회로 배선과 상기 복수의 레이어 사이를 연결하는 연결 배선 등을 포함될 수 있다.
제1 반도체 패키지(200a)는 제1 패키지 기판(210) 및 제1 패키지 기판(210) 상에 실장된 컨트롤러 칩(220)을 포함할 수 있다. 제1 패키지 기판(210)은 예를 들면, 인쇄회로기판일 수 있다. 제1 패키지 기판(210)이 인쇄회로기판인 경우, 제1 패키지 기판(210)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 연결 패드(212, 214, 216)를 포함할 수 있다. 제1 패키지 기판(210)의 기본적인 구성은 메인 인쇄회로기판(100)과 유사한 바, 중복되는 설명은 생략하도록 한다.
컨트롤러 칩(220)은 비휘발성 메모리을 위한 플래시 인터페이스를 제공할 수 있다. 컨트롤러 칩(220)은 호스트와 비휘발성 메모리 사이에 인터페이스와 프로토콜을 제공할 수 있다. 컨트롤러 칩(220)은 비휘발성 메모리와 호스트 사이의 인터페이스를 위하여 PCIe(PCI Express), SAS(SA-SCSI) 또는 SATA(Serial ATA)와 같은 표준 프토토콜을 제공할 수 있다. 또한 컨트롤러 칩(220)은 비휘발성 메모리을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
컨트롤러 칩(220)은 제1 연결 범프(230)를 통하여 제1 패키지 기판(120)과 전기적으로 연결될 수 있다. 선택적으로 컨트롤러 칩(220)과 제1 패키지 기판(210) 사이에는 제1 연결 범프(230)를 감싸는 언더필 물질층(240)이 배치될 수 있다.
제1 반도체 패키지(200a)는 제1 패키지 기판(210)의 상면 상에 형성되는 제1 몰드층(250)을 더 포함할 수 있다. 제1 몰드층(250)는 컨트롤러 칩(220)을 덮도록 제1 패키지 기판(210)의 상면 상에 형성될 수 있다. 제1 몰드층(250)은 수지로 이루어질 수 있다. 제1 몰드층(150)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
제1 반도체 패키지(200a)는 제1 연결 부재(260)를 통하여 메인 인쇄회로기판(100)과 전기적으로 연결될 수 있다. 제1 연결 부재(260)는 예를 들면, 솔더볼 또는 범프일 수 있다. 제1 연결 부재(260)의 하단은 메인 인쇄회로기판(100)의 상면 패드(102)와 연결되고, 제1 연결 부재(260)의 상단은 제1 반도체 패키지(200a)의 제1 및 제2 연결 패드(212, 214)와 연결될 수 있다.
제1 반도체 패키지(200a)와 메인 인쇄회로기판(100) 사이에는 제2 연결 부재(260a)가 배치될 수 있다. 제2 연결 부재(260a)의 상단은 제1 반도체 패키지(200a)의 제3 연결 패드(216)와 연결될 수 있다. 제2 연결 부재(260a)의 하단은 메인 인쇄회로기판(100)의 상면과 접할 수 있으나, 메인 인쇄회로기판(100)과 전기적인 연결 관계를 가지지 않을 수 있다.
제2 반도체 패키지(200b)는 제1 연결 부재(260)를 통하여 메인 인쇄회로기판(100)과 전기적으로 연결될 수 있다. 제1 연결 부재(260)의 상단은 메인 인쇄회로기판(100)의 제1 하면 패드(104)와 연결되고, 제1 연결 부재(260)의 하단은 제2 반도체 패키지(200b)의 제1 및 제2 연결 패드(212, 214)와 연결될 수 있다.
제2 반도체 패키지(200b)와 메인 인쇄회로기판(100) 사이에는 제3 연결 부재(260b)가 배치될 수 있다. 제3 연결 부재(260b)의 하단은 제2 반도체 패키지(200b)의 제3 연결 패드(216b)와 연결될 수 있다. 제3 연결 부재(260b)의 상단은 메인 인쇄회로기판(100)의 제2 하면 패드(106b)와 연결될 수 있다.
제1 내지 제3 연결 부재(260, 260a, 260b)는 그 자체로는 실질적으로 동일한 종류의 연결 부재일 수 있으나, 제1 내지 제3 연결 부재(260, 260a, 260b) 각각과 메인 인쇄회로기판(100) 사이의 전기적 연결 관계에서는 차이가 있을 수 있다. 즉, 제1 연결 부재(260)는 제1 및 제2 반도체 패키지(200a, 200b)와 메인 인쇄회로기판(100) 사이를 전기적으로 연결할 수 있고, 제3 연결 부재(260b)는 제2 반도체 패키지(200b)와 메인 인쇄회로기판(100) 사이를 전기적으로 연결할 수 있다. 그러나, 제2 연결 부재(260a)는 제1 반도체 패키지(200a)와 메인 인쇄회로기판(100) 사이를 전기적으로 연결하지 않을 수 있다. 이에 대해서는 이하에서 자세히 설명한다.
도 8은 제1 및 제2 반도체 패키지(200a, 200b)가 도 2의 기준 열(RC)에 배치되는 제1 신호(도 1의 NS)들에 대응되는 제1 연결 패드(212)들이 배열되는 기준 영역(RB)에 수직한 단면을 나타낸다. 단, 도 8에 도시한 제1 내지 제3 연결 패드(212, 214, 216a/216b)들 및 제1 내지 제3 연결 부재(260, 260a, 260b)들은 동일 평면을 이루는 단면에 배치되지 않을 수 있다. 예를 들면, 제1 및 제2 연결 패드(212, 214) 및 제1 연결 부재(260)와 제3 연결 패드(216a/216b) 및 제2 및 제3 연결 부재(260a, 260b)는 다른 평면을 이루는 단면에 위치할 수 있다.
모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 제2 연결 부재(260a)와 연결될 수 있다. 그러나 제2 연결 부재(260a)는 메인 인쇄회로기판(100)과 접할 수 있으나, 메인 인쇄회로기판(100)의 상면 패드(102)와 연결되지 않는다. 따라서, 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 메인 인쇄회로기판(100)과 전기적으로 절연될 수 있다. 즉, 모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 전기적으로 플로우팅될 수 있다.
반면, 모드 선택 신호(MS)가 배치되는 제2 반도체 칩(200b)의 제3 연결 패드(216b)는 제3 연결 부재(260b)와 연결될 수 있고, 제3 연결 부재(260b)는 메인 인쇄회로기판(100)의 제2 하면 패드(106b)와 연결될 수 있다. 제2 하면 패드(106b)는 접지 신호(VSSQ)와 전기적으로 연결될 수 있다 즉, 모드 선택 신호(MS)가 배치되는 제2 반도체 칩(200b)의 제3 연결 패드(216b)에는 접지 신호(VSSQ)가 전기적으로 연결될 수 있다.
제1 및 제2 반도체 패키지(200a, 200b)는 제1 연결 패드(212)들이 동일한 방향을 따라서 배열되도록 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다. 또한, 제1 및 제2 반도체 패키지(200a, 200b)는 제1 연결 패드(212)들이 메인 인쇄회로기판(100)을 사이에 두고 서로 마주보도록 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다.
제1 및 제2 반도체 패키지(200a, 200b)는 도 2의 기준 열(RC)에 배치되는 제1 신호(도 1의 NS)을 기준으로 서로 대칭을 이루는 셀들에 배치된 신호들에 대응되는 연결 패드가 서로 마주볼 수 있다.
이때, 모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 전기적으로 플로우팅고, 제2 반도체 칩(200b)의 제3 연결 패드(216b)에는 접지 신호(VSSQ)가 전기적으로 연결될 수 있으므로, 제1 반도체 패키지(200a)는 도 6에 보인 패키지 볼 맵(20a)과 같은 신호 배치를 가지는 연결 패드를 가질 수 있고, 제2 반도체 패키지(200b)는 신호 교환에 의하여 도 7에 보인 패키지 볼 맵(20b)과 같은 신호 배치를 가지는 연결 패드를 가질 수 있다.
따라서 제1 및 제2 반도체 패키지(200a, 200b) 각각의 서로 마주보는 연결 패드에는 대부분 동일한 종류의 신호가 제공될 수 있는 바, 메인 인쇄회로기판(100) 내의 회로 배선 설계가 단순해질 수 있다.
물론 도 1 내지 도 7을 통하여 설명한 것을 참고하면 제1 및 제2 반도체 패키지(200a, 200b) 각각의 서로 마주보는 연결 패드 중 일부는 동일한 종류의 신호가 제공되지 않을 수 있다. 그러나 제1 및 제2 반도체 패키지(200a, 200b) 각각의 서로 마주보는 연결 패드 중 동일한 종류의 신호가 제공되는 연결 패드가, 동일한 종류의 신호가 제공되지 않는 연결 패드보다 많은 비율을 차지할 수 있는 바, 메인 인쇄회로기판(100) 내의 회로 배선 설계가 단순해질 수 있다.
다만, 모드 선택 신호(MS)에 대응되는 제1 및 제2 반도체 패키지(200a, 200b)의 제3 연결 패드(216a/216b)에는 동일한 신호가 제공될 필요가 없는 바, 서로 마주보도록 형성되지 않고, 서로 이격된 위치에 형성될 수 있다.
솔리드 스테이트 드라이브(1000)를 이루는 제1 및 제2 반도체 패키지(200a, 200b)는 1채널의 비휘발성 메모리 인터페이스를 제공할 수 있다. 이 경우, 제1 및 제2 반도체 패키지(200a, 200b) 각각의 동일한 종류의 신호가 제공되며 서로 마주보는 연결 패드, 예를 들면 제1 및 제2 연결 패드(212, 214)는 메인 인쇄회로기판(100) 내의 내부 배선(120)에 의하여 전기적으로 연결될 수 있다. 즉, 제1 및 제2 반도체 패키지(200a, 200b) 각각의 동일한 종류의 신호는 적어도 일부분이 공통 연결될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다. 도 9에 대한 설명 중 도 8과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 솔리드 스테이트 드라이브(1000a)는 메인 인쇄회로기판(100) 및 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(200)를 포함한다. 반도체 패키지(200)는 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)를 포함한다.
제1 및 제2 반도체 패키지(200a, 200b)는 각각 도 2에 보인 패키지 볼 맵(20)에 대응되는 연결 패드(212, 214, 216a/216b)들이 각각의 일면에 배치되는 동종의 반도체 패키지일 수 있다. (212, 214, 216a/216b)는 제1 연결 패드(212), 제2 연결 패드(214) 및 제3 연결 패드(216a/b)를 포함할 수 있다.
모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 제2 연결 부재(260a)와 연결될 수 있다. 그러나 제2 연결 부재(260a)는 메인 인쇄회로기판(100)과 접할 수 있으나, 메인 인쇄회로기판(100)의 상면 패드(102)와 연결되지 않는다. 따라서 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 메인 인쇄회로기판(100)과 전기적으로 절연될 수 있다. 즉, 모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 전기적으로 플로우팅될 수 있다.
반면, 모드 선택 신호(MS)가 배치되는 제2 반도체 칩(200b)의 제3 연결 패드(216b)는 제3 연결 부재(260b)와 연결될 수 있고, 제3 연결 부재(260b)는 메인 인쇄회로기판(100)의 제2 하면 패드(106b)와 연결될 수 있다. 제2 하면 패드(106b)는 전력 신호(VCCQ)와 전기적으로 연결될 수 있다 즉, 모드 선택 신호(MS)가 배치되는 제2 반도체 칩(200b)의 제3 연결 패드(216b)에는 전력 신호(VCCQ)가 전기적으로 연결될 수 있다.
모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 전기적으로 플로우팅고, 제2 반도체 칩(200b)의 제3 연결 패드(216b)에는 전력 신호(VCCQ)가 전기적으로 연결될 수 있으므로, 제1 반도체 패키지(200a)는 도 6에 보인 패키지 볼 맵(20a)과 같은 신호 배치를 가지는 연결 패드를 가질 수 있고, 제2 반도체 패키지(200b)는 신호 교환에 의하여 도 7에 보인 패키지 볼 맵(20b)과 같은 신호 배치를 가지는 연결 패드를 가질 수 있다.
따라서 제1 및 제2 반도체 패키지(200a, 200b) 각각의 서로 마주보는 연결 패드에는 대부분 동일한 종류의 신호가 제공될 수 있는 바, 메인 인쇄회로기판(100) 내의 회로 배선 설계가 단순해질 수 있다.
도 10은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다. 도 10에 대한 설명 중 도 8과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 솔리드 스테이트 드라이브(1000b)는 메인 인쇄회로기판(100) 및 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(200)를 포함한다. 반도체 패키지(200)는 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)를 포함한다.
메인 인쇄회로기판(100)은 메인 인쇄회로기판(100)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(102, 106a) 및 하면 패드(104, 106b)를 포함할 수 있다.
제1 및 제2 반도체 패키지(200a, 200b)는 각각 도 2에 보인 패키지 볼 맵(20)에 대응되는 연결 패드(212, 214, 216a/216b)들이 각각의 일면에 배치되는 동종의 반도체 패키지일 수 있다. (212, 214, 216a/216b)는 제1 연결 패드(212), 제2 연결 패드(214) 및 제3 연결 패드(216a/b)를 포함할 수 있다.
모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)는 제2 연결 부재(260a)와 연결될 수 있다. 제2 연결 부재(260a)는 메인 인쇄회로기판(100)의 제2 하면 패드(106a)와 연결될 수 있다. 제2 상면 패드(106a)는 전력 신호(VCCQ)와 전기적으로 연결될 수 있다 즉, 모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)에는 전력 신호(VCCQ)가 전기적으로 연결될 수 있다.
반면, 모드 선택 신호(MS)가 배치되는 제2 반도체 칩(200b)의 제3 연결 패드(216b)는 제3 연결 부재(260b)와 연결될 수 있고, 제3 연결 부재(260b)는 메인 인쇄회로기판(100)의 제2 하면 패드(106b)와 연결될 수 있다. 제2 하면 패드(106b)는 접지 신호(VSSQ)와 전기적으로 연결될 수 있다 즉, 모드 선택 신호(MS)가 배치되는 제2 반도체 칩(200b)의 제3 연결 패드(216b)에는 접지 신호(VSSQ)가 전기적으로 연결될 수 있다.
모드 선택 신호(MS)가 배치되는 제1 반도체 칩(200a)의 제3 연결 패드(216a)에는 전력 신호(VCCQ)가 전기적으로 연결되고, 제2 반도체 칩(200b)의 제3 연결 패드(216b)에는 접지 신호(VSSQ)가 전기적으로 연결될 수 있으므로, 제1 반도체 패키지(200a)는 도 6에 보인 패키지 볼 맵(20a)과 같은 신호 배치를 가지는 연결 패드를 가질 수 있고, 제2 반도체 패키지(200b)는 신호 교환에 의하여 도 7에 보인 패키지 볼 맵(20b)과 같은 신호 배치를 가지는 연결 패드를 가질 수 있다.
따라서 제1 및 제2 반도체 패키지(200a, 200b) 각각의 서로 마주보는 연결 패드에는 대부분 동일한 종류의 신호가 제공될 수 있는 바, 메인 인쇄회로기판(100) 내의 회로 배선 설계가 단순해질 수 있다.
도 11은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다. 도 11에 대한 설명 중 도 8과 중복되는 내용은 생략 가능하다.
도 11을 참조하면, 솔리드 스테이트 드라이브(1000)는 메인 인쇄회로기판(100)과 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(200)와 비휘발성 메모리 패키지(300)를 포함한다. 반도체 패키지(200)는 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)를 포함한다. 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)는 컨트롤러 칩(220)을 포함하므로, 각각 제1 컨트롤러 패키지(200a) 및 제2 컨트롤러 패키지(200b)라 호칭할 수 있다. 비휘발성 메모리 패키지(300)는 제1 비휘발성 메모리 패키지(300a)와 제2 비휘발성 메모리 패키지(300b)를 포함한다. 제1 반도체 패키지(200a) 및 제2 반도체 패키지(200b)이 포함하는 컨트롤러 칩(220)은 제1 비휘발성 메모리 패키지(300a)와 제2 비휘발성 메모리 패키지(300b)가 포함하는 비휘발성 메모리 반도체 칩(320)을 제어할 수 있다.
제1 컨트롤러 패키지(200a) 및 제2 컨트롤러 패키지(200b)는 각각의 연결 패드(212)가 서로 마주보도록, 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다. 제1 비휘발성 메모리 패키지(300a) 및 제2 비휘발성 메모리 패키지(300b)는 각각의 연결 패드(312)가 서로 마주보도록, 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다. 제1 및 제2 비휘발성 메모리 패키지(300a, 300b)는 연결 패드(312)에 연결된 제4 연결 부재(360)를 통하여 메인 인쇄회로기판(100)과 전기적으로 연결될 수 있다. 제1 연결 부재(260)는 예를 들면, 솔더볼 또는 범프일 수 있다. 제1 및 제2 비휘발성 메모리 패키지(300a, 300b)는 메인 인쇄회로기판(100)을 통하여, 각각 제1 및 제2 컨트롤러 패키지(200a, 200b)와 전기적으로 연결될 수 있다.
제1 및 제2 컨트롤러 패키지(200a, 200b)는, 도 1 및 도 2에서 설명한 제2 신호(NS)들에 대응하는 연결 패드(312)들이 동일한 방향인 제1 방향(RD)을 따라서 배열되도록 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다. 제1 연결 패드(212)들이 동일한 방향을 따라서 배열되도록 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다.
제1 및 제2 비휘발성 메모리 패키지(300a, 300b)는, 제1 컨트롤러 패키지 및 제2 컨트롤러 패키지(200a, 200b)로부터 제1 방향(RD)으로 이격되어 메인 인쇄회로기판(100)의 상면 및 하면에 각각 실장될 수 있다. 제1 비휘발성 메모리 패키지(300a)와 제2 비휘발성 메모리 패키지(300b)는 동일한 구성 요소로 이루어질 수 있는 바, 특별히 언급하지 않는 한, 제1 비휘발성 메모리 패키지(300a)를 이루는 구성 요소에 대한 설명은 제2 비휘발성 메모리 패키지(300b)를 이루는 구성 요소에도 해당될 수 있다.
제1 비휘발성 메모리 패키지(300a)는 제2 패키지 기판(310) 및 제2 패키지 기판(310) 상에 실장된 비휘발성 메모리 반도체 칩(320)을 포함할 수 있다. 제2 패키지 기판(310)은 예를 들면, 인쇄회로기판일 수 있다. 제2 패키지 기판(310)이 인쇄회로기판인 경우, 제2 패키지 기판(310)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 연결 패드(312)를 포함할 수 있다. 제2 패키지 기판(310)의 기본적인 구성은 메인 인쇄회로기판(100)과 유사한 바, 중복되는 설명은 생략하도록 한다.
비휘발성 메모리 반도체 칩(320)은 예를 들면, NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있다.
제1 비휘발성 메모리 패키지(300a)는 제2 패키지 기판(310) 상에 적층된 복수의 비휘발성 메모리 반도체 칩(320)을 포함할 수 있다. 복수의 비휘발성 메모리 반도체 반도체 칩(320)은 계단 형상을 가지도록 제1 DAF(Die Attach Film, 340)에 의하여 제2 패키지 기판(310) 상에 적층될 수 있다. 복수의 비휘발성 메모리 반도체 칩(320)은 제1 본딩 와이어(330)를 통하여 제2 패키지 기판(310)과 전기적으로 연결될 수 있다. 제1 비휘발성 메모리 패키지(300)는 제2 패키지 기판(310)의 상면 상에 형성되는 제2 몰드층(350)을 더 포함할 수 있다. 제2 몰드층(350)은 비휘발성 메모리 반도체 칩(320)을 덮도록 제2 패키지 기판(310)의 상면 상에 형성될 수 있다.
솔리드 스테이트 드라이브(1000)가 포함하는 메인 인쇄회로기판(100) 내의 회로 배선 설계가 단순해질 수 있다. 따라서 솔리드 스테이트 드라이브(1000)의 신뢰성 및 동작 속도를 향상시키고, 제조 비용을 절감할 수 있다.
도 11에 보인 솔리드 스테이트 드라이브(1000)의 단면도는 도 9 및 도 10에 보인 솔리드 스테이트 드라이브(1000a, 1000b)에도 해당될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다. 도 12에 대한 설명 중 도 11과 중복되는 내용은 생략될 수 있다.
도 12를 참조하면, 솔리드 스테이트 드라이브(1000)는 메인 인쇄회로기판(100)과 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(200)와 비휘발성 메모리 패키지(302)를 포함한다. 반도체 패키지(200)는 제1 컨트롤러 패키지(200a) 및 제2 컨트롤러 패키지(200b)를 포함한다. 비휘발성 메모리 패키지(302)는 제1 비휘발성 메모리 패키지(302a)와 제2 비휘발성 메모리 패키지(302b)를 포함한다.
제1 비휘발성 메모리 패키지(302a)와 제2 비휘발성 메모리 패키지(302b)는 동일한 구성 요소로 이루어질 수 있는 바, 특별히 언급하지 않는 한, 제1 비휘발성 메모리 패키지(302a)를 이루는 구성 요소에 대한 설명은 제2 비휘발성 메모리 패키지(302b)를 이루는 구성 요소에도 해당될 수 있다.
제1 비휘발성 메모리 패키지(302a)는 제2 패키지 기판(310) 상에 적층된 복수의 비휘발성 메모리 반도체 칩(322)을 포함할 수 있다.
복수의 비휘발성 메모리 반도체 칩(322)은 수직 방향으로 정렬되도록 제2 패키지 패키지 기판(310) 상에 적층될 수 있다.
복수의 비휘발성 메모리 반도체 칩(322) 각각은 그 내부를 관통하는 관통 전극(332) 및 제2 연결 범프(324)를 통하여 제2 패키지 기판(310)과 전기적으로 연결될 수 있다. 관통 전극(332)은 TSV(Through Silicon Via)로 형성될 수 있다. 관통 전극(332)은 배선 금속층(도시 생략) 및 이를 둘러싸는 장벽 금속층(도시 생략)을 포함할 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 관통 전극(222-1)의 재질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 관통 전극(332)과 복수의 비휘발성 메모리 반도체 칩(322) 각각을 이루는 반도체 기판 사이에는 스페이서 절연층(도시 생략)이 개재될 수 있다. 상기 스페이서 절연층은 복수의 비휘발성 메모리 반도체 칩(322)에 형성된 반도체 소자와 관통 전극(332)이 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
관통 전극(332)은 비휘발성 메모리 반도체 칩(322)을 완전히 관통하는 것으로 도시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다. 예를 들면, 관통 전극(332)은 비휘발성 메모리 반도체 칩(322)을 수직 관통하는 부분과 배선 라인 및 배선간 비아로 이루어질 수 있다. 또한 복수의 비휘발성 메모리 반도체 칩(322) 중 최상단의 비휘발성 메모리 반도체 칩(322)에는 관통 전극(332)이 형성되지 않은 것으로 도시되었으나, 이제 한정되지 않으며, 복수의 비휘발성 메모리 반도체 칩(322) 모두에 관통 전극(332)이 형성될 수도 있다.
도 12에 보인 솔리드 스테이트 드라이브(1000)의 단면도는 도 9 및 도 10에 보인 솔리드 스테이트 드라이브(1000a, 1000b)에도 해당될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다. 도 13에 대한 설명 중 도 11과 중복되는 내용은 생략될 수 있다.
도 13을 참조하면, 솔리드 스테이트 드라이브(1000)는 메인 인쇄회로기판(100)과 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(202)와 비휘발성 메모리 패키지(300)를 포함한다. 반도체 패키지(202)는 제1 컨트롤러 패키지(202a) 및 제2 컨트롤러 패키지(202b)를 포함한다. 비휘발성 메모리 패키지(300)는 제1 비휘발성 메모리 패키지(300a)와 제2 비휘발성 메모리 패키지(300b)를 포함한다.
제1 및 제2 컨트롤러 패키지(202a, 202b)는 도 11에 보인 제1 및 제2 컨트롤러 패키지(200a, 200b)와 달리 제1 패키지 기판(210) 상에 실장되는 메모리 반도체 칩(270)을 더 포함할 수 있다. 메모리 반도체 칩(270)은 컨트롤러 칩(220)과 이격되도록 제1 패키지 기판(210) 상에 실장될 수 있다. 메모리 반도체 칩(270)은 예를 들면, DRAM과 같은 휘발성 메모리 반도체 칩일 수 있다. 메모리 반도체 칩(270)은 캐시(cache)를 제공하여, 솔리드 스테이트 드라이브(1002)가 포함되는 시스템의 프로세스 성능에 맞도록 액서스 시간(access-time)과 데이터 전송 능력(data-transfer performance)을 조정(scale)할 수 있다. 메모리 반도체 칩(270)은 제2 본딩 와이어(280)를 통하여 제1 패키지 기판(210)과 전기적으로 연결될 수 있다. 메모리 반도체 칩(270)은 제2 DAF(290)에 의하여 제1 패키지 기판(210)에 부착될 수 있다. 컨트롤러 칩(220)이 그 내부에 캐시 기능을 포함하고 있는 경우, 도 11에 보인 제1 및 제2 컨트롤러 패키지(200a, 200b)와 같이 메모리 반도체 칩(130)은 생략될 수 있다.
솔리드 스테이트 드라이브(1002)의 컨트롤러 패키지(202a, 202b)는 메모리 반도체 칩(130)을 더 포함하는 것을 제외하고는 도 11에 보인 솔리드 스테이트 드라이브(1000)의 컨트롤러 패키지(200a, 200b)와 동일한 바, 자세한 설명은 생략하도록 한다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브(1002)는 비휘발성 메모리 패키지(300)를 도 12에 보인 비휘발성 메모리 패키지(302)로 대체할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 솔리드 스테이트 드라이브의 요부를 나타내는 단면도이다. 도 14에 대한 설명 중 도 11 및 도 13과 중복되는 내용은 생략할 수 있다.
도 14를 참조하면, 솔리드 스테이트 드라이브(1004)는 메인 인쇄회로기판(100)과 메인 인쇄회로기판(100)에 실장되는 반도체 패키지(204)와 비휘발성 메모리 패키지(300)를 포함한다. 반도체 패키지(204)는 제1 컨트롤러 패키지(204a) 및 제2 컨트롤러 패키지(204b)를 포함한다. 비휘발성 메모리 패키지(300)는 제1 비휘발성 메모리 패키지(300a)와 제2 비휘발성 메모리 패키지(300b)를 포함한다.
제1 및 제2 컨트롤러 패키지(204a, 204b)는 도 11에 보인 제1 및 제2 컨트롤러 패키지(200a, 200b)와 달리 제1 패키지 기판(210) 상에 실장되는 컨트롤러 칩(220) 상에 적층되는 메모리 반도체 칩(270)을 더 포함할 수 있다.
솔리드 스테이트 드라이브(1004)의 컨트롤러 패키지(204a, 204b)는 메모리 반도체 칩(130)을 더 포함하는 것을 제외하고는 도 11에 보인 솔리드 스테이트 드라이브(1000)의 컨트롤러 패키지(200a, 200b)와 동일한 바, 자세한 설명은 생략하도록 한다.
별도로 도시하지는 않았으나, 솔리드 스테이트 드라이브(1004)는 비휘발성 메모리 패키지(300)를 도 12에 보인 비휘발성 메모리 패키지(302)로 대체할 수 있다.
도 15는 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 나타내는 구성도이다.
도 15를 참조하면, 솔리드 스테이트 드라이브(1100)는 복수의 비휘발성 메모리(1110) 및 제어기(1120)를 포함한다. 비휘발성 메모리(1110)는 데이터를 저장할 수 있고, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 솔리드 스테이트 드라이브(1100)는 도 1 내지 도 14을 통하여 설명한 솔리드 스테이트 드라이브(1000, 1000a, 1000b, 1002, 1004)들 중의 어느 하나일 수 있다.
제어기(1120)는 호스트(HOST)의 읽기/쓰기 요청에 응답하여 비휘발성 메모리(1110)에 저장된 데이터를 읽거나, 비휘발성 메모리(1110)의 데이터를 저장할 수 있다. 인터페이스(1130)는 호스트(HOST)에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트(HOST)로부터 수신하고, 명령 및 어드레스 신호를 다시 제어기(1120)를 통하여 비휘발성 메모리(1110)에 전송하거나, 이들 신호를 비휘발성 메모리(1110)로부터 수신할 수 있다.
솔리드 스테이트 드라이브(1110)는 저항, 커패시터, 인덕턴스, 스위치, 온도 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠(quartz) 또는 전압 레굴레이터 등의 능동 소자 또는 수동 소자를 더 포함할 수 있다.
도 16은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브와 외부 시스템과의 관계를 나타내는 모식도이다.
도 16을 참조하면, 솔리드 스테이트 드라이브(1200)는 비휘발성 메모리(1210), 컨트롤러(1220) 및 보조 메모리(1230)를 포함할 수 있다. 외부 시스템(1250)에서 입력된 데이터는 보조 메모리(1230) 및 컨트롤러(1220)를 경유하여 비휘발성 메모리(1210)에 저장될 수 있다. 또한, 컨트롤러(1220)는 보조 메모리(1230)를 통하여 비휘발성 메모리(1210)로부터 데이터를 읽어 내어 외부 시스템(1250)으로 전송할 수 있다.
솔리드 스테이트 드라이브(1200)는 도 1 내지 도 14을 통하여 설명한 솔리드 스테이트 드라이브(1000, 1000a, 1000b, 1002, 1004)들 중의 어느 하나일 수 있다.
도 17은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 채용하는 데이터 저장 시스템의 블록 다이어그램이다.
도 17을 참조하면, 데이터 저장 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 공통 버스(1360)를 통해 저장 장치(1310)에 신호를 전송하고 저장 장치(1310)로부터 신호를 수신한다. 저장 장치(1310)은 플래시 메모리(1311)와 메모리 제어기(1312)를 포함할 수 있다. 플래시 메모리(1310)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 저장 장치(1310)는 도 1 내지 도 14을 통하여 설명한 솔리드 스테이트 드라이브(1000, 1000a, 1000b, 1002, 1004)들 중의 어느 하나일 수 있다.
도 18은 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 채용하는 데이터 저장 시스템의 분해 사시도이다.
도 18을 참조하면, 데이터 저장 시스템(2000)은 메인보드(2200)와, 메인보드(2200)에 실장된 솔리드 스테이트 드라이브(2100)를 포함한다. 솔리드 스테이트 드라이브(2100)는 메인보드(2200)에 형성된 배선(미도시)을 통하여 입출력 단자(2300)와 전기적으로 연결될 수 있다. 솔리드 스테이트 드라이브(2100)는 하부 패키지(2110) 및 하부 패키지(2110) 상에 실장된 상부 패키지(2120, 2130)을 포함할 수 있다. 솔리드 스테이트 드라이브(2100)는 도 1 내지 도 14을 통하여 설명한 솔리드 스테이트 드라이브(1000, 1000a, 1000b, 1002, 1004)들 중의 어느 하나일 수 있다.
또한, 데이터 저장 시스템(2000)은 메인보드(2200)에 전원을 공급하기 위한 전원 단자(2400)를 더 포함할 수 있다. 메인보드(2200)는 케이스(2000a, 2000b) 내에 제공될 수 있다.
입출력 단자(2300)는 데이터 저장 시스템(2000)과 외부 기기와의 인터페이스를 구성할 수 있다. 입출력 단자(2300)는 PCIe, SAS 또는 SATA와 같은 표준 프로토콜에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA는 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA(external SATA) 등의 모든 SATA 계열 표준을 포괄한다.
데이터 저장 시스템(2000)은, 예를 들면, 포터블(portable) 데이터 저장 시스템, 네트워크 접속 저장 장치(network attached storage, NAS) 등일 수 있다. 여기서 네트워크 접속 저장 장치는 이더넷(ethernet)이나 TCP/IP 등의 근거리 접속 네트워크(local area network, LAN) 또는 원거리 접속 네트워크(wide area network, WAN)를 통해 데이터를 입출력할 수 있는 장치일 수 있다. 이 때, 입출력 단자(2300)는 이러한 네트워크의 표준에 따른 입출력 케이블을 수용할 수 있는 단자일 수 있다.
도 19는 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브를 채용하는 시스템의 개념도이다.
도 19를 참조하면, 시스템(3000)은 메인보드(3100), 메인보드 위에 실장된 중앙 처리 장치(3200), 솔리드 스테이트 드라이브(3300), 입력 장치(3400a, 3400b) 및 출력 장치(3500)를 포함할 수 있다. 솔리드 스테이트 드라이브(3300)는 도 1 내지 도 14을 통하여 설명한 솔리드 스테이트 드라이브(1000, 1000a, 1000b, 1002, 1004)들 중의 어느 하나일 수 있다.
입력 장치(3400a, 3400b)는 키보드, 마우스, 터치스크린 등일 수 있으나, 여기에 한정되지 않는다. 입력 장치(3400a, 3400b)는 중앙 처리 장치(3200)에 데이터를 입력할 수 있는 장치일 수 있다. 출력 장치(3500)는 모니터, 프린터 등일 수 있으나, 여기에 한정되지 않는다. 출력 장치(3500)는 중앙 처리 장치(3200)로부터 데이터를 출력할 수 있는 장치일 수 있다. 입력 장치(3400a, 3400b) 및 출력 장치(3500)는 하나의 장치에 통합될 수도 있다.
메인보드(3100)에는 솔리드 스테이트 드라이브(3300)가 실장될 수 있다. 솔리드 스테이트 드라이브(3300)는 메인보드(3100)에 형성된 도전 패턴을 통하여 중앙 처리 장치(3200)와 표준 프로토콜에 따른 방식으로 통신할 수 있다.
시스템(3000)에는 전원 공급 장치(3600)가 구비되어 메인보드(3100) 등에 필요한 전원을 공급할 수 있다.
시스템(3000)은 데스크탑 개인용 컴퓨터, 랩탑 개인용 컴퓨터, 스마트폰, 태블릿 노트북, 포터블 멀티미디어 플레이어(portable multimedia player, PMP), 길찾기 시스템(navigation system), 평면 디스플레이 텔레비전 등일 수 있다.
도 20 및 도 21은 본 발명의 실시 예들에 따른 솔리드 스테이 드라이브가 적용된 멀티미디어 장치의 예들을 보여주는 사시도들이다.
도 20 및 도 21을 참조하면, 본 발명의 실시 예들에 따른 반도체 패키지는 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브(4010)는 도 36에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있다. 또한 본 발명의 실시 예들에 따른 솔리드 스테이트 드라이브(5010)는, 도 37에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다.
노트북 컴퓨터(4000) 및 텔레비전 또는 스마트 텔레비전(5000)은 고신뢰성을 가지고, 동일 부피 대비 고용량을 가지거나, 동일 용량 대비 소형화가 가능한 솔리드 스테이트 드라이브를 적용하는 바, 높은 신뢰성을 가질 수 있고, 소형화 및 고성능화가 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100 : 메인 인쇄회로기판, 200, 202, 204 : 반도체 패키지/컨트롤러 패키지, 300, 302 : 비휘발성 메모리 패키지, 1000, 1000a, 1000b, 1002, 1004 : 솔리드 스테이트 드라이브

Claims (10)

  1. 메인 인쇄회로기판; 및
    상기 메인 인쇄회로기판의 상면 및 하면에 각각 실장되는 제1 및 제2 반도체 패키지;를 포함하며,
    상기 제1 및 제2 반도체 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며,
    상기 패키지 볼 맵은,
    상기 복수의 열 중 선택된 기준 열을 이루는 셀들 중 적어도 일부의 셀에 배치되는 제1 신호들;
    상기 기준 열을 기준으로 서로 대칭을 이루는 셀들에 각각 배치되는 적어도 한 쌍의 제2 신호; 및
    상기 복수의 열 중 상기 기준 열 이외의 열을 이루는 셀들 중 하나의 셀에 배치되며, 상기 한 쌍의 제2 신호를 서로 교환시키는 모드 선택 신호;를 포함하며,
    상기 한 쌍의 제2 신호는 서로 교환(swap) 가능한 신호이며, 상기 제1 신호들은 교환 가능한 신호를 가지지 않는 솔리드 스테이트 드라이브.
  2. 제1 항에 있어서,
    상기 제1 및 제2 반도체 패키지는, 상기 연결 패드들 중 각각의 상기 제1 신호들에 대응되는 제1 연결 패드들이 제1 방향을 따라서 배열되도록 메인 인쇄회로기판의 상면 및 하면에 각각 실장되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  3. 제2 항에 있어서,
    상기 연결 패드들 중 상기 적어도 한 쌍의 제2 신호에 대응되는 제2 연결 패드들은, 상기 제1 연결 패드들을 따라서 연장되는 직선으로부터 이격되도록, 상기 제1 및 제2 반도체 패키지 각각의 일면에 배치되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  4. 삭제
  5. 제2 항에 있어서,
    상기 제1 및 제2 반도체 패키지 각각은, 상기 모드 선택 신호에 대응되는 제3 연결 패드를 포함하며,
    상기 제3 연결 패드는, 상기 제1 연결 패드들을 따라서 연장되는 직선으로부터 이격되도록, 상기 제1 및 제2 반도체 패키지 각각의 일면에 배치되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  6. 제5 항에 있어서,
    상기 메인 인쇄회로기판은, 상기 제2 반도체 패키지의 상기 제3 연결 패드와 대응되며 전기적으로 연결되는 제1 하면 패드를 포함하며,
    상기 제1 하면 패드는 전력(power) 신호 또는 접지(ground) 신호 중 하나와 전기적으로 연결되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  7. 제5 항에 있어서,
    상기 제1 반도체 패키지의 상기 제3 연결 패드는 상기 메인 인쇄회로기판과 전기적으로 절연되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  8. 메인 인쇄회로기판;
    상기 메인 인쇄회로기판의 상면에 실장되는 제1 컨트롤러 패키지 및 제1 비휘발성 메모리 패키지; 및
    상기 메인 인쇄회로기판의 하면에 실장되는 제2 컨트롤러 패키지 및 제2 비휘발성 메모리 패키지;를 포함하며,
    상기 제1 및 제2 컨트롤러 패키지는, 상기 메인 인쇄회로기판을 사이에 두고 서로 마주보고, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며,
    상기 패키지 볼 맵은,
    상기 복수의 열 중 선택된 기준 열을 이루는 셀들 중 적어도 일부의 셀에 배치되고 교환 가능한 신호를 가지지 않는 제1 신호들, 상기 기준 열을 기준으로 서로 대칭을 이루는 셀들에 각각 배치되는 서로 교환 가능한 적어도 한 쌍의 제2 신호, 및 상기 복수의 열 중 상기 기준 열 이외의 열을 이루는 셀들 중 하나의 셀에 배치되며, 상기 한 쌍의 제2 신호를 서로 교환시키는 모드 선택 신호를 포함하는 솔리드 스테이트 드라이브.
  9. 제8 항에 있어서,
    상기 제1 및 제2 컨트롤러 패키지는, 상기 연결 패드들 중 각각의 상기 제1 신호들에 대응되는 제1 연결 패드들이 제1 방향을 따라서 배열되도록 상기 메인 인쇄회로기판의 상면 및 하면에 각각 실장되며,
    상기 제1 및 제2 비휘발성 메모리 패키지는, 상기 제1 컨트롤러 패키지 및 제2 컨트롤러 패키지로부터 상기 제1 방향으로 이격되어 상기 메인 인쇄회로기판의 상면 및 하면에 각각 실장되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  10. 제9 항에 있어서,
    상기 연결 패드들 중 제2 연결 패드는 상기 제2 신호에 대응되며,
    상기 제1 및 제2 컨트롤러 패키지 중 하나의 컨트롤러 패키지의 한 쌍의 제2 신호는 서로 교환(swap)되어,
    상기 제1 및 제2 컨트롤러 패키지 각각의 상기 연결 패드들 중 상기 메인 인쇄회로기판을 사이에 두고 서로 마주보는 제2 연결 패드는, 동일한 신호를 제공하는 것을 특징으로 하는 솔리드 스테이트 드라이브.
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TWI638442B (zh) * 2017-05-26 2018-10-11 瑞昱半導體股份有限公司 電子裝置及其電路基板
CN108987364B (zh) * 2017-05-31 2021-03-12 瑞昱半导体股份有限公司 电子装置及其电路基板
US10057976B1 (en) * 2017-08-31 2018-08-21 Xilinx, Inc. Power-ground co-reference transceiver structure to deliver ultra-low crosstalk
CN114121873A (zh) * 2020-08-25 2022-03-01 美光科技公司 具有球栅阵列的设备和***及相关微电子装置和装置封装
US11783874B2 (en) 2020-09-29 2023-10-10 Samsung Electronics Co., Ltd. Memory with swap mode

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030089982A1 (en) 2001-08-16 2003-05-15 Robert Feurle Sharing of multiple-access signal line in a printed circuit board
US20140328016A1 (en) * 2011-10-03 2014-11-06 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2943781B2 (ja) 1997-08-08 1999-08-30 日本電気株式会社 半導体メモリ
US6548907B1 (en) 1998-04-28 2003-04-15 Fujitsu Limited Semiconductor device having a matrix array of contacts and a fabrication process thereof
JP2000164627A (ja) 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置及びモジュール及びそれを用いたｉｃカード
JP2000340737A (ja) 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
DE10121241B4 (de) 2001-04-30 2005-07-07 Infineon Technologies Ag Integrierte Schaltung
KR20100108697A (ko) 2009-03-30 2010-10-08 삼성전자주식회사 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치
JP2011059758A (ja) 2009-09-07 2011-03-24 Renesas Electronics Corp 半導体集積回路
JP2011066298A (ja) 2009-09-18 2011-03-31 Renesas Electronics Corp 半導体チップ、及びこれを備えた半導体装置
KR20120137051A (ko) * 2011-06-10 2012-12-20 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 그의 제조 방법
EP2769409A1 (en) * 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030089982A1 (en) 2001-08-16 2003-05-15 Robert Feurle Sharing of multiple-access signal line in a printed circuit board
US20140328016A1 (en) * 2011-10-03 2014-11-06 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows

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