JP2003059262A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ボンディングワイヤを入れ替えることなく、
組み立て工程後にミラーパッケージとすることができる
半導体装置を提供する。 【解決手段】 固定外部端子１１は、電源供給用の外部
端子や接地電位供給用の外部端子を含み、互いに左右対
称に対称に固定配置されている。異なる種類の可変外部
端子１３は、互いに左右対称に配置されている。互いに
逆極性に設定される選択用外部端子１２は、互いに左右
対称に固定配置されている。信号入れ替え回路３は、選
択用外部端子１２の設定に従って、互いに左右対称に配
置された可変外部端子１３の配置を入れ替える。
組み立て工程後にミラーパッケージとすることができる
半導体装置を提供する。 【解決手段】 固定外部端子１１は、電源供給用の外部
端子や接地電位供給用の外部端子を含み、互いに左右対
称に対称に固定配置されている。異なる種類の可変外部
端子１３は、互いに左右対称に配置されている。互いに
逆極性に設定される選択用外部端子１２は、互いに左右
対称に固定配置されている。信号入れ替え回路３は、選
択用外部端子１２の設定に従って、互いに左右対称に配
置された可変外部端子１３の配置を入れ替える。
Description
【０００１】
【発明の属する技術分野】本発明は、外部端子を通常と
は対称に配置した半導体装置に関する。
は対称に配置した半導体装置に関する。
【０００２】
【従来の技術】コンピュータの記憶装置等にはＤＲＡＭ
等の半導体装置が内蔵されている。近年、記憶装置の大
容量化が進んでおり、そのための技術開発が盛んであ
る。
等の半導体装置が内蔵されている。近年、記憶装置の大
容量化が進んでおり、そのための技術開発が盛んであ
る。
【０００３】半導体装置を実装基板の両面に実装する技
術は、記憶装置を大容量化するために有効である。更
に、通常の外部端子の配置の半導体装置（以下、ノーマ
ルパッケージと称す）と、外部端子をノーマルパッケー
ジと左右或いは上下対称に配置した半導体装置（以下、
ミラーパッケージと称す）を実装基板の両面の同じ位置
にそれぞれ実装することで、実装基板の配線効率を高め
ることができる。実装基板の両面の同じ位置にノーマル
パッケージとミラーパッケージを実装すれば、それらの
ピンをビアにより直結でき、実装基板にパターンが不要
となるからである。同様に、複数の半導体装置を有する
半導体モジュールにおいても、ノーマルパッケージ及び
ミラーパッケージの半導体装置を実装基板の両面にそれ
ぞれ実装することで配線効率を高めることができる。
術は、記憶装置を大容量化するために有効である。更
に、通常の外部端子の配置の半導体装置（以下、ノーマ
ルパッケージと称す）と、外部端子をノーマルパッケー
ジと左右或いは上下対称に配置した半導体装置（以下、
ミラーパッケージと称す）を実装基板の両面の同じ位置
にそれぞれ実装することで、実装基板の配線効率を高め
ることができる。実装基板の両面の同じ位置にノーマル
パッケージとミラーパッケージを実装すれば、それらの
ピンをビアにより直結でき、実装基板にパターンが不要
となるからである。同様に、複数の半導体装置を有する
半導体モジュールにおいても、ノーマルパッケージ及び
ミラーパッケージの半導体装置を実装基板の両面にそれ
ぞれ実装することで配線効率を高めることができる。
【０００４】従来、一般的には、ミラーパッケージは、
組み立て工程において、外部端子（以下、パッケージピ
ン或いは単にピンと称す）と半導体チップの電極（以
下、チップパッド或いは単にパッドと称す）との間の配
線や、チップパッドへのボンディングワイヤが入れ替え
られることで製造されている。しかし、近年では、組み
立て工程の後に、ノーマルパッケージをミラーパッケー
ジにできることが要求されている。
組み立て工程において、外部端子（以下、パッケージピ
ン或いは単にピンと称す）と半導体チップの電極（以
下、チップパッド或いは単にパッドと称す）との間の配
線や、チップパッドへのボンディングワイヤが入れ替え
られることで製造されている。しかし、近年では、組み
立て工程の後に、ノーマルパッケージをミラーパッケー
ジにできることが要求されている。
【０００５】特開平７−２８８２８２号公報において、
パッドの機能を選択的に入れ替えるパッド切り換え回路
を有し、組み立て工程後にピンを入れ替えることが可能
な半導体装置が記載されている。特開平７−２８８２８
２号公報に記載された半導体装置によれば、パッド切り
換え回路により信号ピンが入れ替えられ、また、ボンデ
ィングワイヤを入れ替えることで電源電圧ピンやグラン
ドピンが入れ替えられるので、ミラーパッケージを構成
することができ、実装基板の配線効率が向上する。
パッドの機能を選択的に入れ替えるパッド切り換え回路
を有し、組み立て工程後にピンを入れ替えることが可能
な半導体装置が記載されている。特開平７−２８８２８
２号公報に記載された半導体装置によれば、パッド切り
換え回路により信号ピンが入れ替えられ、また、ボンデ
ィングワイヤを入れ替えることで電源電圧ピンやグラン
ドピンが入れ替えられるので、ミラーパッケージを構成
することができ、実装基板の配線効率が向上する。
【０００６】
【発明が解決しようとする課題】特開平７−２８８２８
２号公報に記載された半導体装置によれば、パッド切り
換え回路により、組み立て工程後に信号ピンを入れ替え
ることができる。しかし、電源電圧ピンやグランドピン
等は、パッド切り換え回路で入れ替えることができない
ので、ボンディングワイヤを入れ替えている。したがっ
て、特開平７−２８８２８２号公報に記載された半導体
装置は、組み立て工程後に電源電圧ピンやグランドピン
を入れ替えることができない。
２号公報に記載された半導体装置によれば、パッド切り
換え回路により、組み立て工程後に信号ピンを入れ替え
ることができる。しかし、電源電圧ピンやグランドピン
等は、パッド切り換え回路で入れ替えることができない
ので、ボンディングワイヤを入れ替えている。したがっ
て、特開平７−２８８２８２号公報に記載された半導体
装置は、組み立て工程後に電源電圧ピンやグランドピン
を入れ替えることができない。
【０００７】また、特開平７−２８８２８２号公報に記
載された半導体装置は、パッド切り換え回路により全て
の信号ピンを入れ替えているため、回路全体に対するパ
ッド切り換え回路の占める割合が高い。更に、特開平７
−２８８２８２号公報に記載された半導体装置は、将
来、ピン数が増大してパッドのピッチが狭くなった場
合、パッドのピッチ間にパッド切り換え回路を作成する
ことが困難となる可能性がある。
載された半導体装置は、パッド切り換え回路により全て
の信号ピンを入れ替えているため、回路全体に対するパ
ッド切り換え回路の占める割合が高い。更に、特開平７
−２８８２８２号公報に記載された半導体装置は、将
来、ピン数が増大してパッドのピッチが狭くなった場
合、パッドのピッチ間にパッド切り換え回路を作成する
ことが困難となる可能性がある。
【０００８】本発明の目的は、ボンディングワイヤを入
れ替えることなく、組み立て工程後にミラーパッケージ
とすることができる半導体装置を提供することである。
れ替えることなく、組み立て工程後にミラーパッケージ
とすることができる半導体装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、互いに対称に固定配置され
た固定外部端子と、互いに対称に配置された異なる種類
の可変外部端子と、互いに対称に固定配置され、互いに
逆極性に設定される選択用外部端子と、前記選択用外部
端子の設定に従って、互いに対称に配置された前記可変
外部端子の配置を入れ替える信号入れ替え回路を有して
いる。
に、本発明の半導体装置は、互いに対称に固定配置され
た固定外部端子と、互いに対称に配置された異なる種類
の可変外部端子と、互いに対称に固定配置され、互いに
逆極性に設定される選択用外部端子と、前記選択用外部
端子の設定に従って、互いに対称に配置された前記可変
外部端子の配置を入れ替える信号入れ替え回路を有して
いる。
【００１０】したがって、固定外部端子が対称に配置さ
れ、逆論理の選択用外部端子が対称に配置され、選択用
外部端子からの設定に従って信号入れ替え回路が可変外
部端子を対称に入れ替える。実装基板の両面に実装する
場合、互いに逆論理の選択用外部端子が対向するので、
対向する選択用外部端子に同一の設定をすることによ
り、同じ可変外部端子同士を対向させることができる。
れ、逆論理の選択用外部端子が対称に配置され、選択用
外部端子からの設定に従って信号入れ替え回路が可変外
部端子を対称に入れ替える。実装基板の両面に実装する
場合、互いに逆論理の選択用外部端子が対向するので、
対向する選択用外部端子に同一の設定をすることによ
り、同じ可変外部端子同士を対向させることができる。
【００１１】本発明の一態様によれば、前記固定外部端
子同士が互いに左右対称に配置され、前記可変外部端子
同士が互いに左右対称に配置され、前記選択用外部端子
が左右対称に配置されている。
子同士が互いに左右対称に配置され、前記可変外部端子
同士が互いに左右対称に配置され、前記選択用外部端子
が左右対称に配置されている。
【００１２】本発明の他の態様によれば、前記固定外部
端子同士が互いに上下対称に配置され、前記可変外部端
子同士が互いに上下対称に配置され、前記選択用外部端
子が上下対称に配置されている。
端子同士が互いに上下対称に配置され、前記可変外部端
子同士が互いに上下対称に配置され、前記選択用外部端
子が上下対称に配置されている。
【００１３】本発明の他の半導体装置は、互いに対称に
固定配置された固定外部端子と、互いに対称に配置され
た異なる種類の可変外部端子と、自装置の選択を示す内
部信号に基づいて、互いに対称に配置された前記可変外
部端子の配置を入れ替える信号入れ替え回路を有してい
る。
固定配置された固定外部端子と、互いに対称に配置され
た異なる種類の可変外部端子と、自装置の選択を示す内
部信号に基づいて、互いに対称に配置された前記可変外
部端子の配置を入れ替える信号入れ替え回路を有してい
る。
【００１４】したがって、自装置の選択を示す内部信号
で信号入れ替え回路の選択が行われるので、外部端子か
らの設定がなくても自装置が選択されたときに、ノーマ
ルパッケージとミラーパッケージの選択が行われる。
で信号入れ替え回路の選択が行われるので、外部端子か
らの設定がなくても自装置が選択されたときに、ノーマ
ルパッケージとミラーパッケージの選択が行われる。
【００１５】本発明の一態様によれば、前記固定外部端
子同士が互いに左右対称に配置され、前記可変外部端子
同士が互いに左右対称に配置されている。
子同士が互いに左右対称に配置され、前記可変外部端子
同士が互いに左右対称に配置されている。
【００１６】本発明の他の態様によれば、前記固定外部
端子同士が互いに上下対称に配置され、前記可変外部端
子同士が互いに上下対称に配置されている。
端子同士が互いに上下対称に配置され、前記可変外部端
子同士が互いに上下対称に配置されている。
【００１７】本発明の一態様によれば、前記固定外部端
子は、前記信号入れ替え回路では入れ替えができない、
互いに対称に配置された同種の第１の固定外部端子と、
対称に配置された同士が互いに相手の信号に使用可能な
第２の固定外部端子とを含む。
子は、前記信号入れ替え回路では入れ替えができない、
互いに対称に配置された同種の第１の固定外部端子と、
対称に配置された同士が互いに相手の信号に使用可能な
第２の固定外部端子とを含む。
【００１８】したがって、互いに相手の信号に使用可能
な外部端子が対称に配置されて入れ替えが行われず、入
れ替えの必要な外部端子のみが信号入れ替え回路で入れ
替えられるので、信号入れ替え回路の回路規模が小さ
い。
な外部端子が対称に配置されて入れ替えが行われず、入
れ替えの必要な外部端子のみが信号入れ替え回路で入れ
替えられるので、信号入れ替え回路の回路規模が小さ
い。
【００１９】本発明の一態様によれば、前記第１の固定
外部端子は、電源電圧供給用の外部端子と、接地電位供
給用の外部端子とを含む。
外部端子は、電源電圧供給用の外部端子と、接地電位供
給用の外部端子とを含む。
【００２０】本発明の一態様によれば、前記第２の固定
外部端子は、メモリのデータ信号用の外部端子を含む。
外部端子は、メモリのデータ信号用の外部端子を含む。
【００２１】本発明の一態様によれば、前記信号入れ替
え回路は、複数の制御信号を解析するコマンドデコーダ
の内部に設けられている。
え回路は、複数の制御信号を解析するコマンドデコーダ
の内部に設けられている。
【００２２】したがって、信号入れ替え回路がコマンド
デコーダ内にあるため、パッドやレシーバの付近に配置
する必要が無い。
デコーダ内にあるため、パッドやレシーバの付近に配置
する必要が無い。
【００２３】本発明の一態様によれば、前記信号入れ替
え回路は、メモリの複数のアドレス信号を解析するアド
レスデコーダの内部に設けられている。
え回路は、メモリの複数のアドレス信号を解析するアド
レスデコーダの内部に設けられている。
【００２４】したがって、信号入れ替え回路がアドレス
デコーダ内にあるため、パッドやレシーバの付近に配置
する必要が無い。
デコーダ内にあるため、パッドやレシーバの付近に配置
する必要が無い。
【００２５】
【発明の実施の形態】本発明の一実施形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２６】図１は、本実施形態のＲＡＭ装置の構成を
示すブロック図である。図１を参照すると、本実施形態
のＲＡＭ装置１は、ＲＡＭ部２及び信号入れ替え回路３
を有している。
示すブロック図である。図１を参照すると、本実施形態
のＲＡＭ装置１は、ＲＡＭ部２及び信号入れ替え回路３
を有している。
【００２７】ＲＡＭ装置１の外部端子としては、固定ピ
ン１１、選択ピン１２及び信号ピン１３がある。
ン１１、選択ピン１２及び信号ピン１３がある。
【００２８】固定ピン１１は、ＲＡＭ装置１全体に電源
を供給するための電源ピン、ＲＡＭ装置１に接地電位を
与えるためのグランドピン、データの書き込み及び読み
出しに用いられる参照電圧をＲＡＭ装置１に与えるため
の参照電圧ピン等である。固定ピン１１は、信号入れ替
え回路３で入れ替えることができない。
を供給するための電源ピン、ＲＡＭ装置１に接地電位を
与えるためのグランドピン、データの書き込み及び読み
出しに用いられる参照電圧をＲＡＭ装置１に与えるため
の参照電圧ピン等である。固定ピン１１は、信号入れ替
え回路３で入れ替えることができない。
【００２９】選択ピン１２は、信号ピン１３の入れ替え
を行うか否かを信号入れ替え回路３に設定するための外
部端子である。ＲＡＭ装置１は、選択ピン１２の信号レ
ベルにより、ノーマルパッケージ又はミラーパッケージ
となる。ノーマルパッケージとは、通常の外部端子の配
置の半導体装置をいう。また、ミラーパッケージとは、
外部端子をノーマルパッケージと左右或いは上下対称に
配置した半導体装置をいい、本実施形態では左右対称と
する。
を行うか否かを信号入れ替え回路３に設定するための外
部端子である。ＲＡＭ装置１は、選択ピン１２の信号レ
ベルにより、ノーマルパッケージ又はミラーパッケージ
となる。ノーマルパッケージとは、通常の外部端子の配
置の半導体装置をいう。また、ミラーパッケージとは、
外部端子をノーマルパッケージと左右或いは上下対称に
配置した半導体装置をいい、本実施形態では左右対称と
する。
【００３０】信号ピン１３は、アドレス信号、データ信
号、バス制御信号等をＲＡＭ装置１に与えるための外部
端子である。左右対称に配置された信号ピン１３は対を
なす。
号、バス制御信号等をＲＡＭ装置１に与えるための外部
端子である。左右対称に配置された信号ピン１３は対を
なす。
【００３１】ＲＡＭ部２は、ランダムアクセスによりデ
ータの書き込み及び読み出しが可能なダイナミック型Ｒ
ＡＭ等のメモリを構成する。
ータの書き込み及び読み出しが可能なダイナミック型Ｒ
ＡＭ等のメモリを構成する。
【００３２】信号入れ替え回路３は、選択ピン１２の電
圧レベルによる指示で、左右の対称に配置された対をな
す信号ピン１３のＲＡＭ部２との接続を入れ替える。
圧レベルによる指示で、左右の対称に配置された対をな
す信号ピン１３のＲＡＭ部２との接続を入れ替える。
【００３３】図２は、信号入れ替え回路３の構成を示す
概略の回路図である。図２には、１対の信号ピン１３を
入れ替えるための回路のみが示されているが、実際に
は、信号入れ替え回路３内には図２と同じ回路が複数存
在する。
概略の回路図である。図２には、１対の信号ピン１３を
入れ替えるための回路のみが示されているが、実際に
は、信号入れ替え回路３内には図２と同じ回路が複数存
在する。
【００３４】図２を参照すると、信号入れ替え回路３
は、トランスファーゲート３１，３２，３３，３４及び
バッファ３５，３６を有している。トランスファーゲー
ト３１，３２，３３，３４は、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタからなる相補ゲートである。
は、トランスファーゲート３１，３２，３３，３４及び
バッファ３５，３６を有している。トランスファーゲー
ト３１，３２，３３，３４は、Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタからなる相補ゲートである。
【００３５】信号ピン１３−Ａから入力した信号がパッ
ドを介して、信号受信用のフリップフロップであるレシ
ーバ３７−Ａで受信され、レシーバ３７−Ａの出力が信
号入れ替え回路３のトランスファーゲート３１，３４に
供給されている。信号ピン１３−Ｂから入力した信号が
パッドを介して、レシーバ３７−Ｂで受信され、レシー
バ３７−Ｂの出力が信号入れ替え回路３のトランスファ
ーゲート３２，３３に供給されている。なお、レシーバ
３７−Ａ，３８−Ｂは図１では省略されている。
ドを介して、信号受信用のフリップフロップであるレシ
ーバ３７−Ａで受信され、レシーバ３７−Ａの出力が信
号入れ替え回路３のトランスファーゲート３１，３４に
供給されている。信号ピン１３−Ｂから入力した信号が
パッドを介して、レシーバ３７−Ｂで受信され、レシー
バ３７−Ｂの出力が信号入れ替え回路３のトランスファ
ーゲート３２，３３に供給されている。なお、レシーバ
３７−Ａ，３８−Ｂは図１では省略されている。
【００３６】信号入れ替え回路３には、選択ピン１２か
らの選択信号ｐｓ，ｐｓ／が入力している。選択信号ｐ
ｓと選択信号ｐｓ／はいずれか一方が電源電圧レベルの
とき他方はグランドレベルとなる互いに逆極性の信号で
ある。
らの選択信号ｐｓ，ｐｓ／が入力している。選択信号ｐ
ｓと選択信号ｐｓ／はいずれか一方が電源電圧レベルの
とき他方はグランドレベルとなる互いに逆極性の信号で
ある。
【００３７】選択信号ｐｓは、トランスファーゲート３
１，３３のＮ型ＭＯＳトランジスタ及びトランスファー
ゲート３２，３４のＰ型ＭＯＳトランジスタのゲート端
子に供給されている。選択信号ｐｓ／は、トランスファ
ーゲート３１，３３のＰ型ＭＯＳトランジスタ及びトラ
ンスファーゲート３２，３４のＮ型ＭＯＳトランジスタ
のゲート端子に供給されている。
１，３３のＮ型ＭＯＳトランジスタ及びトランスファー
ゲート３２，３４のＰ型ＭＯＳトランジスタのゲート端
子に供給されている。選択信号ｐｓ／は、トランスファ
ーゲート３１，３３のＰ型ＭＯＳトランジスタ及びトラ
ンスファーゲート３２，３４のＮ型ＭＯＳトランジスタ
のゲート端子に供給されている。
【００３８】よって、トランスファーゲート３１とトラ
ンスファーゲート３３は同時にオンオフし、トランスフ
ァーゲート３２とトランスファーゲート３４は同時にオ
ンオフする。そして、トランスファーゲート３１，３３
がオンのときトランスファーゲート３２，３４はオフで
あり、トランスファーゲート３１，３３がオフのときト
ランスファーゲート３２，３４はオンである。
ンスファーゲート３３は同時にオンオフし、トランスフ
ァーゲート３２とトランスファーゲート３４は同時にオ
ンオフする。そして、トランスファーゲート３１，３３
がオンのときトランスファーゲート３２，３４はオフで
あり、トランスファーゲート３１，３３がオフのときト
ランスファーゲート３２，３４はオンである。
【００３９】そして、選択信号ｐｓが電源電圧レベル
で、選択信号ｐｓ／がグランドレベルのとき、トランス
ファーゲート３１，３３がオンとなり、トランスファー
ゲート３２，３４がオフとなる。そのため、信号ピン１
３−Ａからの信号が内部信号線３８−Ａに出力され、信
号ピン１３−Ｂからの信号が内部信号線３８−Ｂに出力
される。
で、選択信号ｐｓ／がグランドレベルのとき、トランス
ファーゲート３１，３３がオンとなり、トランスファー
ゲート３２，３４がオフとなる。そのため、信号ピン１
３−Ａからの信号が内部信号線３８−Ａに出力され、信
号ピン１３−Ｂからの信号が内部信号線３８−Ｂに出力
される。
【００４０】一方、選択信号ｐｓがグランドレベルで、
選択信号ｐｓ／が電源電圧レベルのとき、トランスファ
ーゲート３２，３４がオンとなり、トランスファーゲー
ト３１，３３がオフとなる。そのため、信号ピン１３−
Ａからの信号が内部信号線３８−Ｂに出力され、信号ピ
ン１３−Ｂからの信号が内部信号線３８−Ａに出力され
る。
選択信号ｐｓ／が電源電圧レベルのとき、トランスファ
ーゲート３２，３４がオンとなり、トランスファーゲー
ト３１，３３がオフとなる。そのため、信号ピン１３−
Ａからの信号が内部信号線３８−Ｂに出力され、信号ピ
ン１３−Ｂからの信号が内部信号線３８−Ａに出力され
る。
【００４１】ここでは、信号ピン１３−Ａ，１３−Ｂは
入力信号の外部端子であるが、出力信号や入出力信号で
あってもよい。出力信号の場合、信号入れ替え回路３の
バッファ３５，３６の向きは逆である。入出力信号の場
合、信号入れ替え回路３のバッファ３５，３６は双方向
バッファである。
入力信号の外部端子であるが、出力信号や入出力信号で
あってもよい。出力信号の場合、信号入れ替え回路３の
バッファ３５，３６の向きは逆である。入出力信号の場
合、信号入れ替え回路３のバッファ３５，３６は双方向
バッファである。
【００４２】図３は、ノーマルパッケージに設定された
ＲＡＭ装置のピン配置の一例を示す図である。図３を参
照すると、ノーマルパッケージ状態のＲＡＭ装置１にお
いて、固定ピンである電源ピンＶＣＣ、参照電圧ピンＶ
ＲＥＦ及びグランドピンＧＮＤは互いに左右対称に２つ
づつ配置されている。選択ピンＰＳと選択ピンＰＳ／と
は互いに左右対称に配置されている。信号ピンＳ１と信
号ピンＳ４とは左右対称に配置され対をなしている。同
様に、信号ピンＳ２と信号ピンＳ５、信号ピンＳ３と信
号ピンＳ６はそれぞれ左右対称に配置され対をなしてい
る。
ＲＡＭ装置のピン配置の一例を示す図である。図３を参
照すると、ノーマルパッケージ状態のＲＡＭ装置１にお
いて、固定ピンである電源ピンＶＣＣ、参照電圧ピンＶ
ＲＥＦ及びグランドピンＧＮＤは互いに左右対称に２つ
づつ配置されている。選択ピンＰＳと選択ピンＰＳ／と
は互いに左右対称に配置されている。信号ピンＳ１と信
号ピンＳ４とは左右対称に配置され対をなしている。同
様に、信号ピンＳ２と信号ピンＳ５、信号ピンＳ３と信
号ピンＳ６はそれぞれ左右対称に配置され対をなしてい
る。
【００４３】図４は、ミラーパッケージに設定されたＲ
ＡＭ装置のピン配置の一例を示す図である。図４を参照
すると、ノーマルパッケージ状態のＲＡＭ装置１におい
て、固定ピンである電源ピンＶＣＣ、参照電圧ピンＶＲ
ＥＦ及びグランドピンＧＮＤは左右対称な位置に２つづ
つ配置されている。選択ピンＰＳと選択ピンＰＳ／とは
左右対称に配置されている。信号ピンＳ１と信号ピンＳ
４とは左右対称に配置され対をなしているが、ノーマル
パッケージ状態と左右が逆である。同様に、信号ピンＳ
２と信号ピンＳ５、信号ピンＳ３と信号ピンＳ６はそれ
ぞれ左右対称に配置され対をなしているが、ノーマルパ
ッケージ状態とは左右が逆である。
ＡＭ装置のピン配置の一例を示す図である。図４を参照
すると、ノーマルパッケージ状態のＲＡＭ装置１におい
て、固定ピンである電源ピンＶＣＣ、参照電圧ピンＶＲ
ＥＦ及びグランドピンＧＮＤは左右対称な位置に２つづ
つ配置されている。選択ピンＰＳと選択ピンＰＳ／とは
左右対称に配置されている。信号ピンＳ１と信号ピンＳ
４とは左右対称に配置され対をなしているが、ノーマル
パッケージ状態と左右が逆である。同様に、信号ピンＳ
２と信号ピンＳ５、信号ピンＳ３と信号ピンＳ６はそれ
ぞれ左右対称に配置され対をなしているが、ノーマルパ
ッケージ状態とは左右が逆である。
【００４４】図５は、本実施形態のＲＡＭ装置を実装基
板の両面の同じ位置に実装した半導体モジュールの構造
を示す図である。図５を参照すると、半導体モジュール
の実装基板４の両面に、ＲＡＭ装置１−Ｎ，１−Ｍが対
向して実装されている。
板の両面の同じ位置に実装した半導体モジュールの構造
を示す図である。図５を参照すると、半導体モジュール
の実装基板４の両面に、ＲＡＭ装置１−Ｎ，１−Ｍが対
向して実装されている。
【００４５】ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍとの
対向する外部端子同士はビアで接続されている。また、
ＲＡＭ装置１−Ｎの選択ピンＰＳとＲＡＭ装置１−Ｍの
選択ピンＰＳ／には、電源電圧レベル（図５中の
“Ｈ”）が供給されている。ＲＡＭ装置１−Ｎの選択ピ
ンＰＳ／とＲＡＭ装置１−Ｍの選択ピンＰＳには、グラ
ンドレベル（図５中の“Ｌ”）が供給されている。した
がって、ＲＡＭ装置１−Ｎはノーマルパッケージに設定
されており、ＲＡＭ装置１−Ｍはミラーパッケージに設
定されている。
対向する外部端子同士はビアで接続されている。また、
ＲＡＭ装置１−Ｎの選択ピンＰＳとＲＡＭ装置１−Ｍの
選択ピンＰＳ／には、電源電圧レベル（図５中の
“Ｈ”）が供給されている。ＲＡＭ装置１−Ｎの選択ピ
ンＰＳ／とＲＡＭ装置１−Ｍの選択ピンＰＳには、グラ
ンドレベル（図５中の“Ｌ”）が供給されている。した
がって、ＲＡＭ装置１−Ｎはノーマルパッケージに設定
されており、ＲＡＭ装置１−Ｍはミラーパッケージに設
定されている。
【００４６】固定ピンである電源ピンＶＣＣ、参照電圧
ピンＶＲＥＦ及びグランドピンＧＮＤは左右対称に配置
されているので、ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍ
の同じ種類のピン同士が対向する。そのため、これらの
ピン同士はビアで直接接続可能である。
ピンＶＲＥＦ及びグランドピンＧＮＤは左右対称に配置
されているので、ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍ
の同じ種類のピン同士が対向する。そのため、これらの
ピン同士はビアで直接接続可能である。
【００４７】また、ＲＡＭ装置１−Ｎの選択ピンＰＳと
ＲＡＭ装置１−Ｍの選択ピンＰＳ／が接続され、ＲＡＭ
装置１−Ｎの選択ピンＰＳ／とＲＡＭ装置１−Ｍの選択
ピンＰＳとが接続されている。選択ピンＰＳ，ＰＳ／は
ノーマルパッケージに設定する場合と、ミラーパッケー
ジに設定する場合とで逆論理なので、この接続により必
ず一方がノーマルパッケージに他方がミラーパッケージ
に設定される。
ＲＡＭ装置１−Ｍの選択ピンＰＳ／が接続され、ＲＡＭ
装置１−Ｎの選択ピンＰＳ／とＲＡＭ装置１−Ｍの選択
ピンＰＳとが接続されている。選択ピンＰＳ，ＰＳ／は
ノーマルパッケージに設定する場合と、ミラーパッケー
ジに設定する場合とで逆論理なので、この接続により必
ず一方がノーマルパッケージに他方がミラーパッケージ
に設定される。
【００４８】上述した選択ピンＰＳ，ＰＳ／の設定によ
り、ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍとの対向する
ピン同士は同じ信号の外部端子となっている。
り、ＲＡＭ装置１−ＮとＲＡＭ装置１−Ｍとの対向する
ピン同士は同じ信号の外部端子となっている。
【００４９】本実施形態のＲＡＭ装置の動作について説
明する。
明する。
【００５０】図６は、本実施形態のＲＡＭ装置のノーマ
ルパッケージ状態における動作を説明するための図であ
る。
ルパッケージ状態における動作を説明するための図であ
る。
【００５１】ＲＡＭ装置１をノーマルパッケージ状態と
するために、選択ピンＰＳに電源電圧レベルが入力さ
れ、選択ピンＰＳ／にはグランドレベルが入力される。
選択ピンＰＳ，ＰＳ／の設定により、トランスファーゲ
ート３１，３３がオンとなり、トランスファーゲート３
２，３４がオフとなる。よって、信号ピン１３−Ａから
の信号がトランスファーゲート３１を介してバッファ３
５に入力され、内部信号線３８−Ａをドライブする。信
号ピン１３−Ｂからの信号がトランスファーゲート３３
を介してバッファ３６に入力され、内聞信号線３８−Ｂ
をドライブする。
するために、選択ピンＰＳに電源電圧レベルが入力さ
れ、選択ピンＰＳ／にはグランドレベルが入力される。
選択ピンＰＳ，ＰＳ／の設定により、トランスファーゲ
ート３１，３３がオンとなり、トランスファーゲート３
２，３４がオフとなる。よって、信号ピン１３−Ａから
の信号がトランスファーゲート３１を介してバッファ３
５に入力され、内部信号線３８−Ａをドライブする。信
号ピン１３−Ｂからの信号がトランスファーゲート３３
を介してバッファ３６に入力され、内聞信号線３８−Ｂ
をドライブする。
【００５２】図７は、本実施形態のＲＡＭ装置のミラー
パッケージ状態における動作を説明するための図であ
る。
パッケージ状態における動作を説明するための図であ
る。
【００５３】ＲＡＭ装置１をミラーパッケージ状態とす
るために、選択ピンＰＳにグランドレベルが入力され、
選択ピンＰＳ／には電源電圧レベルが入力される。選択
ピンＰＳ，ＰＳ／の設定により、トランスファーゲート
３２，３４がオンとなり、トランスファーゲート３１，
３３がオフとなる。よって、信号ピン１３−Ａからの信
号がトランスファーゲート３４を介してバッファ３６に
入力され、内部信号線３８−Ｂをドライブする。信号ピ
ン１３−Ｂからの信号がトランスファーゲート３２を介
してバッファ３５に入力され、内聞信号線３８−Ａをド
ライブする。
るために、選択ピンＰＳにグランドレベルが入力され、
選択ピンＰＳ／には電源電圧レベルが入力される。選択
ピンＰＳ，ＰＳ／の設定により、トランスファーゲート
３２，３４がオンとなり、トランスファーゲート３１，
３３がオフとなる。よって、信号ピン１３−Ａからの信
号がトランスファーゲート３４を介してバッファ３６に
入力され、内部信号線３８−Ｂをドライブする。信号ピ
ン１３−Ｂからの信号がトランスファーゲート３２を介
してバッファ３５に入力され、内聞信号線３８−Ａをド
ライブする。
【００５４】本実施形態のＲＡＭ装置１は、同種の固定
ピン１１が左右対称に配置され、逆論理の選択ピン１２
が左右対称に配置され、選択ピン１２からの設定に従っ
て信号入れ替え回路３で信号ピン１３を左右対称に入れ
替えることができるので、組み立て工程にてピンとパッ
ドの間の配線やボンディングワイヤを入れ替えることな
く、組み立て工程後にノーマルパッケージ又はミラーパ
ッケージの選択が可能である。
ピン１１が左右対称に配置され、逆論理の選択ピン１２
が左右対称に配置され、選択ピン１２からの設定に従っ
て信号入れ替え回路３で信号ピン１３を左右対称に入れ
替えることができるので、組み立て工程にてピンとパッ
ドの間の配線やボンディングワイヤを入れ替えることな
く、組み立て工程後にノーマルパッケージ又はミラーパ
ッケージの選択が可能である。
【００５５】なお、本実施形態では、ノーマルパッケー
ジとミラーパッケージとでピン配置を左右対称とした
が、本発明はこれに限定されるものではなく、上下対称
としてもよい。
ジとミラーパッケージとでピン配置を左右対称とした
が、本発明はこれに限定されるものではなく、上下対称
としてもよい。
【００５６】本発明の他の実施形態のＲＡＭ装置につい
て説明する。
て説明する。
【００５７】図８は、本発明の他の実施形態のＲＡＭ装
置の構成を示すブロック図である。図８を参照すると、
他の実施形態のＲＡＭ装置５は、ＲＡＭ部６及び信号入
れ替え回路７を有している。
置の構成を示すブロック図である。図８を参照すると、
他の実施形態のＲＡＭ装置５は、ＲＡＭ部６及び信号入
れ替え回路７を有している。
【００５８】ＲＡＭ装置５の外部端子としては、固定ピ
ン５１、選択ピン５２、非互換信号ピン５３及び互換信
号ピン５４がある。
ン５１、選択ピン５２、非互換信号ピン５３及び互換信
号ピン５４がある。
【００５９】固定ピン５１は、ＲＡＭ装置５全体に電源
を供給するための電源ピン、ＲＡＭ装置５に接地電位を
与えるためのグランドピン、データの書き込み及び読み
出しに用いられる参照電圧をＲＡＭ装置５に与えるため
の参照電圧ピン等である。同種の固定ピン５１が左右対
称に配置されている。
を供給するための電源ピン、ＲＡＭ装置５に接地電位を
与えるためのグランドピン、データの書き込み及び読み
出しに用いられる参照電圧をＲＡＭ装置５に与えるため
の参照電圧ピン等である。同種の固定ピン５１が左右対
称に配置されている。
【００６０】選択ピン５２は、非互換信号ピン５３の入
れ替えを行うか否かを信号入れ替え回路７に設定するた
めの外部端子である。逆論理の２つの選択ピン５２が左
右対称に配置されている。ＲＡＭ装置５は、選択ピン５
２の信号レベルにより、ノーマルパッケージ又はミラー
パッケージとなる。
れ替えを行うか否かを信号入れ替え回路７に設定するた
めの外部端子である。逆論理の２つの選択ピン５２が左
右対称に配置されている。ＲＡＭ装置５は、選択ピン５
２の信号レベルにより、ノーマルパッケージ又はミラー
パッケージとなる。
【００６１】非互換信号ピン５３は、アドレス信号、バ
ス制御信号等をＲＡＭ装置５に与えるための外部端子で
ある。左右対称に配置された非互換信号ピン５３は対を
なす。非互換信号ピン５３に、所定の信号以外の信号を
入力することはできない。
ス制御信号等をＲＡＭ装置５に与えるための外部端子で
ある。左右対称に配置された非互換信号ピン５３は対を
なす。非互換信号ピン５３に、所定の信号以外の信号を
入力することはできない。
【００６２】互換信号ピン５４は、データ信号等を入出
力するための外部端子である。左右対称に配置された互
換信号ピン５４は対をなす。対をなす互換信号ピン５４
同士は入出力する信号が互いに逆であってもシステムの
動作に問題が無い。
力するための外部端子である。左右対称に配置された互
換信号ピン５４は対をなす。対をなす互換信号ピン５４
同士は入出力する信号が互いに逆であってもシステムの
動作に問題が無い。
【００６３】ＲＡＭ部６は、ランダムアクセスによりデ
ータの書き込み及び読み出しが可能なダイナミック型Ｒ
ＡＭ等のメモリを構成する。
ータの書き込み及び読み出しが可能なダイナミック型Ｒ
ＡＭ等のメモリを構成する。
【００６４】信号入れ替え回路７は、選択ピン５２の電
圧レベルによる指示で、左右の対称に配置された対をな
す非互換信号ピン５３のＲＡＭ部６との接続を入れ替え
る。
圧レベルによる指示で、左右の対称に配置された対をな
す非互換信号ピン５３のＲＡＭ部６との接続を入れ替え
る。
【００６５】図８の実施形態のＲＡＭ装置５は、同種の
固定ピン５１が左右対称に配置され、逆論理の選択ピン
５２が左右対称に配置され、互いに逆の信号に用いても
システムの動作上問題の無い互換信号ピン５４同士が左
右対称に配置されており、選択ピン５２からの設定に従
って信号入れ替え回路７で非互換信号ピン５３を左右対
称に入れ替えることができるので、組み立て工程にてピ
ンとパッドの間の配線やボンディングワイヤを入れ替え
ることなく、組み立て工程後にノーマルパッケージ又は
ミラーパッケージの選択が可能である。
固定ピン５１が左右対称に配置され、逆論理の選択ピン
５２が左右対称に配置され、互いに逆の信号に用いても
システムの動作上問題の無い互換信号ピン５４同士が左
右対称に配置されており、選択ピン５２からの設定に従
って信号入れ替え回路７で非互換信号ピン５３を左右対
称に入れ替えることができるので、組み立て工程にてピ
ンとパッドの間の配線やボンディングワイヤを入れ替え
ることなく、組み立て工程後にノーマルパッケージ又は
ミラーパッケージの選択が可能である。
【００６６】また、図８の実施形態のＲＡＭ装置５は、
他の信号に用いることができない非互換信号ピン５３の
みを信号入れ替え回路７で左右対称に入れ替えるので、
信号入れ替え回路７の回路規模が小さく、将来、ピン数
が増大してパッドのピッチが狭くなっても信号入れ替え
回路７を配置することができる。
他の信号に用いることができない非互換信号ピン５３の
みを信号入れ替え回路７で左右対称に入れ替えるので、
信号入れ替え回路７の回路規模が小さく、将来、ピン数
が増大してパッドのピッチが狭くなっても信号入れ替え
回路７を配置することができる。
【００６７】なお、図８の実施形態では、ノーマルパッ
ケージとミラーパッケージとでピン配置を左右対称とし
たが、本発明はこれに限定されるものではなく、上下対
称としてもよい。
ケージとミラーパッケージとでピン配置を左右対称とし
たが、本発明はこれに限定されるものではなく、上下対
称としてもよい。
【００６８】本発明の更に他の実施形態のＲＡＭ装置に
ついて説明する。
ついて説明する。
【００６９】図９は、本発明の更に他の実施形態のＲＡ
Ｍ装置の構成を示すブロック図である。図９を参照する
と、本発明の更に他の実施形態のＲＡＭ装置８は、ＲＡ
Ｍ部９に、ＲＡＭアレイ部９１、コマンドデコーダ９２
及びアドレスデコーダ９５を有している。
Ｍ装置の構成を示すブロック図である。図９を参照する
と、本発明の更に他の実施形態のＲＡＭ装置８は、ＲＡ
Ｍ部９に、ＲＡＭアレイ部９１、コマンドデコーダ９２
及びアドレスデコーダ９５を有している。
【００７０】コマンドデコーダ９２は、信号入れ替え回
路９３及びコマンドデコード部９４を有している。アド
レスデコーダ９５は、信号入れ替え回路９６及びアドレ
スデコーダ９７を有している。
路９３及びコマンドデコード部９４を有している。アド
レスデコーダ９５は、信号入れ替え回路９６及びアドレ
スデコーダ９７を有している。
【００７１】ＲＡＭ装置８の外部端子としては、固定ピ
ン８１、選択ピン８２、制御ピン８３、アドレスピン８
４及びデータピン８５がある。
ン８１、選択ピン８２、制御ピン８３、アドレスピン８
４及びデータピン８５がある。
【００７２】固定ピン８１は、図１の固定ピン１１と同
じである。
じである。
【００７３】選択ピン８２は、制御ピン８３及びアドレ
スピン８４の入れ替えを行うか否かを信号入れ替え回路
９３，９６に設定するための外部端子である。図１の選
択ピン１２と同様に逆論理の２つの選択ピン８２が左右
対称に配置されている。ＲＡＭ装置８は、選択ピンの信
号レベルにより、ノーマルパッケージ又はミラーパッケ
ージとなる。
スピン８４の入れ替えを行うか否かを信号入れ替え回路
９３，９６に設定するための外部端子である。図１の選
択ピン１２と同様に逆論理の２つの選択ピン８２が左右
対称に配置されている。ＲＡＭ装置８は、選択ピンの信
号レベルにより、ノーマルパッケージ又はミラーパッケ
ージとなる。
【００７４】制御ピン８３は、バス制御信号等をＲＡＭ
装置８に与えるための外部端子である。左右対称に配置
された制御ピン８３は対をなす。制御ピン８３に、所定
の信号以外の信号を入力することはできない。
装置８に与えるための外部端子である。左右対称に配置
された制御ピン８３は対をなす。制御ピン８３に、所定
の信号以外の信号を入力することはできない。
【００７５】アドレスピン８４は、アドレス信号をＲＡ
Ｍ装置８に与えるための外部端子である。左右対称な位
置に配置されてアドレスピン８４は対をなす。アドレス
ピン８４に、所定のアドレス信号以外の信号を入力する
ことはできない。
Ｍ装置８に与えるための外部端子である。左右対称な位
置に配置されてアドレスピン８４は対をなす。アドレス
ピン８４に、所定のアドレス信号以外の信号を入力する
ことはできない。
【００７６】データピン８５は、データ信号をＲＡＭ装
置８に与えるための外部端子である。左右対称に配置さ
れたデータピン８５は対をなす。対をなすデータピン８
５同士は入出力する信号が互いに逆であってもシステム
の動作に問題が無い。
置８に与えるための外部端子である。左右対称に配置さ
れたデータピン８５は対をなす。対をなすデータピン８
５同士は入出力する信号が互いに逆であってもシステム
の動作に問題が無い。
【００７７】ＲＡＭ部９は、ランダムアクセスによりデ
ータの書き込みおよび読み出しが可能なダイナミック型
ＲＡＭ等のメモリを構成する。ＲＡＭアレイ部９１は、
ＲＡＭ部９のメモリアレイである。
ータの書き込みおよび読み出しが可能なダイナミック型
ＲＡＭ等のメモリを構成する。ＲＡＭアレイ部９１は、
ＲＡＭ部９のメモリアレイである。
【００７８】信号入れ替え回路９３，９６は図２のもの
と同じである。
と同じである。
【００７９】コマンドデコード部９４は、制御ピン８３
からの信号を解析し、ＲＡＭアレイ部９１へアクセスす
るためのタイミング信号等を生成する。
からの信号を解析し、ＲＡＭアレイ部９１へアクセスす
るためのタイミング信号等を生成する。
【００８０】アドレスデコード部９７は、アドレスピン
８４からの信号を解析し、ＲＡＭアレイ部９１へアクセ
スするためのアドレスを生成する。
８４からの信号を解析し、ＲＡＭアレイ部９１へアクセ
スするためのアドレスを生成する。
【００８１】図９のＲＡＭ装置８は、信号入れ替え回路
９３がコマンドデコーダ９２内に、信号入れ替え回路９
６がアドレスデコーダ９５内にあるため、パッドやレシ
ーバ（不図示）の付近に配置する必要が無く、将来、ピ
ン数が増大してパッドのピッチが狭くなっても信号入れ
替え回路９２，９５を容易に作成することができる。
９３がコマンドデコーダ９２内に、信号入れ替え回路９
６がアドレスデコーダ９５内にあるため、パッドやレシ
ーバ（不図示）の付近に配置する必要が無く、将来、ピ
ン数が増大してパッドのピッチが狭くなっても信号入れ
替え回路９２，９５を容易に作成することができる。
【００８２】また、図９のＲＡＭ装置８は、入れ替えが
必要な制御ピン８３とアドレスピン８４のみ左右対称に
入れ替えるので、信号入れ替え回路９３，９６の回路規
模が小さく済む。
必要な制御ピン８３とアドレスピン８４のみ左右対称に
入れ替えるので、信号入れ替え回路９３，９６の回路規
模が小さく済む。
【００８３】なお、図１、図８及び図９の実施形態にお
いては、逆論理の２つの選択ピンが左右対称に配置され
たものとしたが、本発明はこれに限定されるものではな
い。
いては、逆論理の２つの選択ピンが左右対称に配置され
たものとしたが、本発明はこれに限定されるものではな
い。
【００８４】図１０は、ＲＡＭ装置内部の信号から選択
信号を生成する回路の回路図である。図１０を参照する
と、インバータ１０１，１０２，１０３により、内部信
号ｅから選択信号ｐｓ，ｐｓ／が生成されている。
信号を生成する回路の回路図である。図１０を参照する
と、インバータ１０１，１０２，１０３により、内部信
号ｅから選択信号ｐｓ，ｐｓ／が生成されている。
【００８５】表１は、ＲＡＭ装置の選択状態の一例を示
す表である。表１を参照すると、実装基板の表側に実装
したＲＡＭ装置の内部信号ｅは“Ｈ”であり、選択信号
ｐｓが“Ｈ”で選択信号ｐｓ／が“Ｌ”である。また、
実装基板の裏側に実装したＲＡＭ装置の内部信号ｅは
“Ｌ”であり、選択信号ｐｓが“Ｌ”で選択信号ｐｓ／
が“Ｈ”である。
す表である。表１を参照すると、実装基板の表側に実装
したＲＡＭ装置の内部信号ｅは“Ｈ”であり、選択信号
ｐｓが“Ｈ”で選択信号ｐｓ／が“Ｌ”である。また、
実装基板の裏側に実装したＲＡＭ装置の内部信号ｅは
“Ｌ”であり、選択信号ｐｓが“Ｌ”で選択信号ｐｓ／
が“Ｈ”である。
【００８６】
【表１】
【００８７】内部信号としては、そのＲＡＭ装置を選択
するためのアドレス信号やコマンド信号等を用いること
ができる。これによれば、選択ピンを設ける必要が無
く、信号用に使用可能な外部端子を増やすことが出来
る。
するためのアドレス信号やコマンド信号等を用いること
ができる。これによれば、選択ピンを設ける必要が無
く、信号用に使用可能な外部端子を増やすことが出来
る。
【００８８】
【発明の効果】本発明によれば、固定外部端子が対称に
配置され、逆論理の選択用外部端子が対称に配置され、
選択用外部端子からの設定に従って信号入れ替え回路が
可変外部端子を対称に入れ替える。実装基板の両面に実
装する場合、互いに逆論理の選択用外部端子が対向する
ので、対向する選択用外部端子に同一の設定をすること
により、同じ可変外部端子同士を対向させることができ
る。そのため、組み立て工程にてピンとパッドの間の配
線やボンディングワイヤを入れ替えることなく、組み立
て工程後に容易にノーマルパッケージとミラーパッケー
ジを対向させることができる。
配置され、逆論理の選択用外部端子が対称に配置され、
選択用外部端子からの設定に従って信号入れ替え回路が
可変外部端子を対称に入れ替える。実装基板の両面に実
装する場合、互いに逆論理の選択用外部端子が対向する
ので、対向する選択用外部端子に同一の設定をすること
により、同じ可変外部端子同士を対向させることができ
る。そのため、組み立て工程にてピンとパッドの間の配
線やボンディングワイヤを入れ替えることなく、組み立
て工程後に容易にノーマルパッケージとミラーパッケー
ジを対向させることができる。
【００８９】また、互いに相手の信号に使用可能な外部
端子が対称に配置されて入れ替えが行われず、入れ替え
の必要な外部端子のみが信号入れ替え回路で入れ替えら
れるので、信号入れ替え回路の回路規模が小さい。その
ため、信号入れ替え回路を容易に配置することができ
る。
端子が対称に配置されて入れ替えが行われず、入れ替え
の必要な外部端子のみが信号入れ替え回路で入れ替えら
れるので、信号入れ替え回路の回路規模が小さい。その
ため、信号入れ替え回路を容易に配置することができ
る。
【００９０】また、信号入れ替え回路がコマンドデコー
ダ内にあるため、パッドやレシーバの付近に配置する必
要が無く、将来、ピン数が増大してパッドのピッチが狭
くなっても信号入れ替え回路を容易に作成することがで
きる。
ダ内にあるため、パッドやレシーバの付近に配置する必
要が無く、将来、ピン数が増大してパッドのピッチが狭
くなっても信号入れ替え回路を容易に作成することがで
きる。
【００９１】また、信号入れ替え回路がアドレスデコー
ダ内にあるため、パッドやレシーバの付近に配置する必
要が無く、将来、ピン数が増大してパッドのピッチが狭
くなっても信号入れ替え回路を容易に作成することがで
きる。
ダ内にあるため、パッドやレシーバの付近に配置する必
要が無く、将来、ピン数が増大してパッドのピッチが狭
くなっても信号入れ替え回路を容易に作成することがで
きる。
【００９２】また、本発明の他の半導体装置によれば、
自装置の選択を示す内部信号で信号入れ替え回路の選択
が行われるので、外部端子からの設定がなくても自装置
が選択されたときに、ノーマルパッケージとミラーパッ
ケージの選択が行われる。そのため、選択用外部端子が
不要となり、信号用に使用可能な外部端子を増やすこと
が出来る。
自装置の選択を示す内部信号で信号入れ替え回路の選択
が行われるので、外部端子からの設定がなくても自装置
が選択されたときに、ノーマルパッケージとミラーパッ
ケージの選択が行われる。そのため、選択用外部端子が
不要となり、信号用に使用可能な外部端子を増やすこと
が出来る。
【図１】本発明の一実施形態のＲＡＭ装置の構成を示す
ブロック図である。
ブロック図である。
【図２】信号入れ替え回路の構成を示す概略の回路図で
ある。
ある。
【図３】ノーマルパッケージに設定されたＲＡＭ装置の
ピン配置の一例を示す図である。
ピン配置の一例を示す図である。
【図４】ミラーパッケージに設定されたＲＡＭ装置のピ
ン配置の一例を示す図である。
ン配置の一例を示す図である。
【図５】本実施形態のＲＡＭ装置を実装基板の両面の同
じ位置に実装した半導体モジュールの構造を示す図であ
る。
じ位置に実装した半導体モジュールの構造を示す図であ
る。
【図６】本実施形態のＲＡＭ装置のノーマルパッケージ
状態における動作を説明するための図である。
状態における動作を説明するための図である。
【図７】本実施形態のＲＡＭ装置のミラーパッケージ状
態における動作を説明するための図である。
態における動作を説明するための図である。
【図８】本発明の他の実施形態のＲＡＭ装置の構成を示
すブロック図である。
すブロック図である。
【図９】本発明の更に他の実施形態のＲＡＭ装置の構成
を示すブロック図である。
を示すブロック図である。
【図１０】ＲＡＭ装置内部の信号から選択信号を生成す
る回路の回路図である。
る回路の回路図である。
１，１−Ｎ，１−Ｍ，６，８ ＲＡＭ装置
２，６，９ ＲＡＭ部
３，７，９３，９６ 信号入れ替え回路
４ 実装基板
１１ 固定ピン
１２ 選択ピン１２
１３，１３−Ａ，１３−Ｂ 信号ピン
３１，３２，３３，３４ トランスファーゲート
３５，３６ バッファ
３７−Ａ，３７−Ｂ レシーバ
３８−Ａ，３８−Ｂ 内部信号線
５１，８１ 固定ピン
５２，８２ 選択ピン
５３ 非互換信号ピン
５４ 互換信号ピン
８３ 制御ピン
８４ アドレスピン
８５ データピン
９１ ＲＡＭアレイ部
９２ コマンドデコーダ
９４ コマンドデコード部
９５ アドレスデコーダ
９７ アドレスデコード部
１０１，１０２，１０３ インバータ
ＶＣＣ 電源ピン
ＶＲＥＦ 参照電圧ピン
ＧＮＤ グランドピン
ＰＳ，ＰＳ／ 選択ピン
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６ 信号ピン
ｅ 内部信号
ｐｓ，ｐｓ／ 選択信号
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Ｆターム(参考） 5F038 BE03 BE06 BE07 EZ20
5F067 CD02 CD06
5M024 AA90 AA91 BB07 BB17 BB30
BB40 DD20 DD80 LL06 LL16
LL17 PP01 PP02 PP03 PP05
PP10
Claims (11)
- 【請求項１】 互いに対称に固定配置された固定外部端
子と、 互いに対称に配置された異なる種類の可変外部端子と、 互いに対称に固定配置され、互いに逆極性に設定される
選択用外部端子と、 前記選択用外部端子の設定に従って、互いに対称に配置
された前記可変外部端子の配置を入れ替える信号入れ替
え回路を有する半導体装置。 - 【請求項２】 前記固定外部端子同士が互いに左右対称
に配置され、前記可変外部端子同士が互いに左右対称に
配置され、前記選択用外部端子が左右対称に配置され
た、請求項１記載の半導体装置。 - 【請求項３】 前記固定外部端子同士が互いに上下対称
に配置され、前記可変外部端子同士が互いに上下対称に
配置され、前記選択用外部端子が上下対称に配置され
た、請求項１記載の半導体装置。 - 【請求項４】 互いに対称に固定配置された固定外部端
子と、 互いに対称に配置された異なる種類の可変外部端子と、 自装置の選択を示す内部信号に基づいて、互いに対称に
配置された前記可変外部端子の配置を入れ替える信号入
れ替え回路を有する半導体装置。 - 【請求項５】 前記固定外部端子同士が互いに左右対称
に配置され、前記可変外部端子同士が互いに左右対称に
配置された、請求項４記載の半導体装置。 - 【請求項６】 前記固定外部端子同士が互いに上下対称
に配置され、前記可変外部端子同士が互いに上下対称に
配置された、請求項４記載の半導体装置。 - 【請求項７】 前記固定外部端子は、前記信号入れ替え
回路では入れ替えができない、互いに対称に配置された
同種の第１の固定外部端子と、対称に配置された同士が
互いに相手の信号に使用可能な第２の固定外部端子とを
含む、請求項１〜６のいずれか１項に記載の半導体装
置。 - 【請求項８】 前記第１の固定外部端子は、電源電圧供
給用の外部端子と、接地電位供給用の外部端子とを含
む、請求項７記載の半導体装置。 - 【請求項９】 前記第２の固定外部端子は、メモリのデ
ータ信号用の外部端子を含む、請求項７または８記載の
半導体装置。 - 【請求項１０】 前記信号入れ替え回路は、複数の制御
信号を解析するコマンドデコーダの内部に設けられてい
る、請求項１〜９のいずれか１項に記載の半導体装置。 - 【請求項１１】 前記信号入れ替え回路は、メモリの複
数のアドレス信号を解析するアドレスデコーダの内部に
設けられている、請求項１〜１０のいずれか１項に記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001248920A JP3623762B2 (ja) | 2001-08-20 | 2001-08-20 | 半導体装置 |
| US10/217,094 US7253457B2 (en) | 2001-08-20 | 2002-08-12 | Semiconductor device with external terminals arranged symmetrically with respect to a normal external terminal arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001248920A JP3623762B2 (ja) | 2001-08-20 | 2001-08-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003059262A true JP2003059262A (ja) | 2003-02-28 |
| JP3623762B2 JP3623762B2 (ja) | 2005-02-23 |
Family
ID=19078001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001248920A Expired - Fee Related JP3623762B2 (ja) | 2001-08-20 | 2001-08-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7253457B2 (ja) |
| JP (1) | JP3623762B2 (ja) |
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| US11043246B2 (en) | 2019-04-18 | 2021-06-22 | Samsung Electronics Co, Ltd. | Memory modules including a mirroring circuit and methods of operating the same |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7253457B2 (en) | 2007-08-07 |
| US20030038350A1 (en) | 2003-02-27 |
| JP3623762B2 (ja) | 2005-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031211 |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111203 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111203 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121203 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121203 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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