TWI787520B - 半導體記憶裝置及記憶系統 - Google Patents

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TWI787520B
TWI787520B TW108119939A TW108119939A TWI787520B TW I787520 B TWI787520 B TW I787520B TW 108119939 A TW108119939 A TW 108119939A TW 108119939 A TW108119939 A TW 108119939A TW I787520 B TWI787520 B TW I787520B
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鈴木俊宏
長井裕士
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日商鎧俠股份有限公司
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Abstract

實施形態提供一種可提高資料傳輸速度之雙面安裝型之半導體記憶裝置。
實施形態之半導體記憶裝置具備：基板130，其具有第1主面、及與第1主面對向之第2主面；封裝體110，其安裝於第1主面，具有半導體晶片，該半導體晶片包含複數個第1DQ接腳、複數個第1電路、及變更第1DQ接腳與第1電路間之連接之連接變更電路13；以及封裝體120，其安裝於第2主面，具有半導體晶片，該半導體晶片包含複數個第2DQ接腳、複數個第2電路、及變更第2DQ接腳與第2電路間之連接之連接變更電路13。第2DQ接腳基於連接規則與第1DQ接腳電連接，於第2DQ接腳接收到第1信號時，連接變更電路13基於上述連接規則而變更第2DQ接腳與第2電路間之連接。

Description

半導體記憶裝置及記憶系統
實施形態係關於一種半導體記憶裝置者。
已知一種將包含半導體晶片(例如NAND(Not And，反及)型快閃記憶體之晶片)之封裝體安裝於基板兩面之雙面安裝型半導體記憶裝置。該半導體記憶裝置中，於基板之第1主面安裝一個封裝體，於與第1主面對向之第2主面安裝另一個封裝體。
實施形態提供一種可提高資料傳輸速度之半導體記憶裝置。
實施形態之半導體記憶裝置具備：基板，其具有第1主面、及與上述第1主面對向之第2主面；第1封裝體，其安裝於上述第1主面，具有第1半導體晶片，該第1半導體晶片包含複數個第1輸入輸出端子、複數個第1電路、及變更上述第1輸入輸出端子與上述第1電路間之連接之第1連接變更電路；以及第2封裝體，其安裝於上述第2主面，具有第2半導體晶片，該第2半導體晶片包含複數個第2輸入輸出端子、複數個第2電路、及變更上述第2輸入輸出端子與上述第2電路間之連接之第2連接變更電路。上述第2輸入輸出端子基於第1連接規則，與上述第1輸入輸出端子電連接，於上述第2輸入輸出端子接收到第1信號時，上述第2連接變更電路基於上述第1連接規則而變更上述第2輸入輸出端子與上述第2電路間之連接。
10:記憶系統
11:碼識別電路
12:正反器
13:連接變更電路
14:位址暫存器
15:指令暫存器
16:特徵暫存器
17:記憶胞
18:連接變更電路
19:讀出ID記憶部
20:參數記憶部
21:頁緩衝器
30:周邊控制電路
100:半導體記憶裝置
110:普通封裝體
111:柵格陣列基板
112:接合線
120:鏡像封裝體
121:柵格陣列基板
122:接合線
130:基板
131_0:選擇電路
131_1:選擇電路
131_2:選擇電路
131_3:選擇電路
131_4:選擇電路
131_5:選擇電路
131_6:選擇電路
131_7:選擇電路
132:焊球
133:通孔
134:焊球
181_0:選擇電路
181_1:選擇電路
181_2:選擇電路
181_3:選擇電路
181_4:選擇電路
181_5:選擇電路
181_6:選擇電路
181_7:選擇電路
200:控制器
300:主機設備
ADD_A:位址
ADD_B:位址
ALE:位址鎖存啟用信號
C0:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
C1:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
C2:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
C3:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
CE_0:晶片啟用接腳
CE_1:晶片啟用接腳
CES_0:晶片啟用信號
CES_1:晶片啟用信號
Figure 108119939-A0305-02-0044-6
:晶片啟用信號
CLE:指令鎖存啟用信號
DIOSWAP_EN:選擇信號
DQ0:資料接腳(DQ接腳)(輸入輸出端子)
DQ1:資料接腳(DQ接腳)(輸入輸出端子)
DQ2:資料接腳(DQ接腳)(輸入輸出端子)
DQ3:資料接腳(DQ接腳)(輸入輸出端子)
DQ4:資料接腳(DQ接腳)(輸入輸出端子)
DQ5:資料接腳(DQ接腳)(輸入輸出端子)
DQ6:資料接腳(DQ接腳)(輸入輸出端子)
DQ7:資料接腳(DQ接腳)(輸入輸出端子)
DQS0:信號
DQS1:信號
DQS2:信號
DQS3:信號
DQS4:信號
DQS5:信號
DQS6:信號
DQS7:信號
DQS[0：7]:信號
DQS[7：0]:信號
DQ_INT0:信號
DQ_INT1:信號
DQ_INT2:信號
DQ_INT3:信號
DQ_INT4:信號
DQ_INT5:信號
DQ_INT6:信號
DQ_INT7:信號
DQ_INT[0：7]:信號
DQ_INT[7：0]:信號
IV1:反相器
MA0:記憶胞陣列
MA1:記憶胞陣列
NB0:區塊
NB1:區塊
NBX:區塊
NB(n-1):區塊
NBn:區塊
ND1:NAND電路
ND2:NAND電路
ND3:NAND電路
POR:電源接通讀出
Figure 108119939-A0305-02-0046-2
:讀出啟用信號
RY/
Figure 108119939-A0305-02-0046-3
:就緒/忙碌信號
S1:步驟
S2:步驟
S3:步驟
S4:步驟
S5:步驟
S11:步驟
S12:步驟
S13:步驟
S14:步驟
S15:步驟
S16:步驟
S17:步驟
S18:步驟
S19:步驟
S20:步驟
S21:步驟
S22:步驟
S23:步驟
S24:步驟
S25:步驟
S26:步驟
S27:步驟
Figure 108119939-A0305-02-0047-4
:寫入啟用信號
Figure 108119939-A0305-02-0047-5
:寫入保護信號
圖1係表示包含第1實施形態之半導體記憶裝置之記憶系統的構成之圖。
圖2係表示上述半導體記憶裝置之構造之一例之剖視圖。
圖3係表示上述半導體記憶裝置所包含之普通封裝體及鏡像封裝體之DQ(資料輸入輸出通道)接腳之排列(圖案1)的俯視圖。
圖4係抽取上述半導體記憶裝置所包含之控制器及普通封裝體與鏡像封裝體之DQ接腳之編號之圖。
圖5係表示上述半導體記憶裝置於資料輸入時使用之電路構成之圖。
圖6係上述半導體記憶裝置資料輸入時之連接變更電路之電路圖。
圖7係表示上述半導體記憶裝置於資料輸出時使用之電路構成之圖。
圖8係上述半導體記憶裝置資料輸出時之連接變更電路之電路圖。
圖9(a)~(c)係表示於第1實施形態中使用之連接變更指令之詳細情況之圖。
圖10係表示上述半導體記憶裝置中DQ接腳之連接變更動作之流程圖。
圖11係表示上述半導體記憶裝置中DQ接腳之另一連接變更動作之流程圖。
圖12係表示上述半導體記憶裝置中之寫入順序之圖。
圖13係表示上述半導體記憶裝置中之讀出及鏡像模式解除之順序之圖。
圖14(a)及(b)係表示於第2實施形態中使用之連接變更指令之詳細情況之圖。
圖15係表示第2實施形態之普通封裝體及鏡像封裝體之DQ接腳之排 列(圖案2)的俯視圖。
圖16係抽取圖15所示之控制器及普通封裝體與鏡像封裝體之DQ接腳之編號之圖。
圖17係表示第2實施形態之普通封裝體及鏡像封裝體之DQ接腳之排列(圖案3)的俯視圖。
圖18係抽取圖17所示之控制器及普通封裝體與鏡像封裝體之DQ接腳之編號之圖。
圖19係表示第2實施形態之普通封裝體及鏡像封裝體之DQ接腳之排列(圖案4)的俯視圖。
圖20係抽取圖19所示之控制器及普通封裝體與鏡像封裝體之DQ接腳之編號之圖。
圖21係表示第2實施形態之普通封裝體及鏡像封裝體之DQ接腳之排列(圖案5)的俯視圖。
圖22係抽取圖21所示之控制器及普通封裝體與鏡像封裝體之DQ接腳之編號之圖。
圖23係表示第2實施形態之半導體記憶裝置中DQ接腳之連接變更動作之流程圖。
圖24係表示圖23之流程圖中位址與圖案1~5之對應關係之圖。
圖25係表示第3實施形態之半導體記憶裝置之記憶有設備ID碼(identification code，識別碼)之頁之圖。
圖26(a)及(b)係表示對安裝至基板兩面之前之封裝體寫入設備ID碼的指令順序之圖。
圖27係表示藉由上述指令順序寫入有設備ID碼之區塊之圖。
圖28係表示第3實施形態中之讀出設備ID碼之指令順序之圖。
以下，參照圖式對實施形態進行說明。於以下說明中，對於具有相同功能及構成之構成要素標註相同符號。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，而並非將構成零件之材質、形狀、構造、配置等特定為下述情況者。
各功能區塊能夠以硬體、電腦軟體中之任一者、或兩者組合之方式實現。各功能區塊並非必須如以下之例般進行區分。例如，一部分功能亦可由與例示之功能區塊不同之功能區塊執行。進而，亦可將例示之功能區塊進一步分割成細化之功能子區塊。此處，作為半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。
[1]第1實施形態
首先，對包含第1實施形態之半導體記憶裝置之記憶系統之構成進行說明。
[1-1]記憶系統之構成
圖1係表示記憶系統之構成之區塊圖。記憶系統10具備半導體記憶裝置100及控制器200。
於半導體記憶裝置100中，將包含半導體晶片(例如NAND型快閃記憶體之晶片)之封裝體安裝於基板之兩面。半導體記憶裝置100之詳細情況將於下文進行敍述。
控制器200藉由NAND匯流排而連接於半導體記憶裝置100。又，控制器200藉由主機匯流排而連接於外部之主機設備300。控制器200控制半導體記憶裝置100，又，依照自主機設備300接收到之命令，控制對半導 體記憶裝置100之讀出、寫入、及刪除等。
NAND匯流排依照NAND接口進行信號之收發。作為該等信號，使用例如晶片啟用信號/CE、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號/WE、讀出啟用信號/RE、及寫入保護信號/WP。
晶片啟用信號/CE係用以啟動半導體記憶裝置100之信號。指令鎖存啟用信號CLE及位址鎖存啟用信號ALE分別係對半導體記憶裝置100通知輸入信號為指令或位址信號之信號。寫入啟用信號/WE及讀出啟用信號/RE例如分別係於寫入時及讀出時對半導體記憶裝置100指示藉由資料接腳或輸入輸出端子(以下稱為DQ接腳)DQ0、DQ1、…、DQ7進行資料之輸入及輸出之信號。寫入保護信號/WP例如係用以於電源之接通及斷開時將半導體記憶裝置100設為保護狀態之信號。
就緒/忙碌信號RY/(/BY)係對控制器200通知半導體記憶裝置100為就緒狀態(受理來自控制器200之命令之狀態)亦或忙碌狀態(不受理來自控制器200之命令之狀態)之信號。例如，關於就緒/忙碌信號RY/(BY)，當半導體記憶裝置100正在進行資料之讀出等動作時設為"L"位準(忙碌狀態)，當該等動作完成時設為"H"位準(就緒狀態)。
由DQ接腳DQ0~DQ7輸入輸出之信號DQS0~DQS7例如為8位元之信號。信號DQS0~DQS7係於半導體記憶裝置100與控制器200之間收發之資料，為指令、位址、寫入資料、讀出資料、及半導體記憶裝置100之狀態資訊等。
再者，上述記憶系統可應用於以下所有實施形態之半導體記憶裝置。
[1-2]半導體記憶裝置之構造
其次，使用圖2，對第1實施形態之半導體記憶裝置100之構造進行說明。圖2係表示半導體記憶裝置之構造之一例之剖視圖。半導體記憶裝置100具備普通封裝體110、鏡像封裝體120、及基板130。於基板130之正面(第1主面)安裝普通封裝體110。於基板130之背面(與第1主面對向之第2主面)安裝鏡像封裝體120。
普通封裝體110包含1個或複數個NAND型快閃記憶體之半導體晶片(以下稱為快閃記憶體晶片)例如快閃記憶體晶片C0、C1、及柵格陣列基板111。於柵格陣列基板111上依序配置有快閃記憶體晶片C0、C1。柵格陣列基板111具有複數個DQ接腳(DQ0、DQ1、…、DQ7)。快閃記憶體晶片C0、C1分別同樣具有複數個DQ接腳(DQ0、DQ1、…、DQ7)(未圖示)。於柵格陣列基板111之DQ接腳與快閃記憶體晶片C0、C1各自之DQ接腳中，相同接腳編號之DQ接腳彼此藉由接合線112等而電連接。柵格陣列基板111與快閃記憶體晶片C0、C1藉由樹脂等而封裝。進而，柵格陣列基板111之DQ接腳例如經由焊球132而連接於基板130之第1主面。以下，將該柵格陣列基板111之DQ接腳稱為普通封裝體110之DQ接腳。
鏡像封裝體120由與上述普通封裝體相同之封裝體構成，包含1個或複數個快閃記憶體晶片例如快閃記憶體晶片C2、C3、及柵格陣列基板121。於柵格陣列基板121上依序配置有快閃記憶體C2、C3。柵格陣列基板121具有複數個DQ接腳(DQ0、DQ1、…、DQ7)。快閃記憶體晶片C2、C3分別同樣具有複數個DQ接腳(DQ0、DQ1、…、DQ7)(未圖示)。於柵格陣列基板121之DQ接腳與快閃記憶體晶片C2、C3各自之DQ接腳中，相同接腳編號之DQ接腳彼此藉由接合線122等而電連接。柵格陣列基板121與快閃記憶體晶片C2、C3藉由樹脂等而封裝。進而，柵格陣列基板121之 DQ接腳例如經由焊球134而連接於基板130之第2主面。以下，將該柵格陣列基板121之DQ接腳稱為鏡像封裝體120之DQ接腳。
例如，普通封裝體110之DQ接腳DQ0~DQ7經由焊球132、通孔133、及焊球134等而分別連接於鏡像封裝體120之DQ接腳DQ7~DQ0。詳細而言，普通封裝體110之DQ0電連接於鏡像封裝體120之DQ7，同樣地，DQ1電連接於DQ6，DQ2電連接於DQ5，DQ3電連接於DQ4，DQ4電連接於DQ3，DQ5電連接於DQ2，DQ6電連接於DQ1，DQ7電連接於DQ0。若以此方式將隔著基板130而對向配置之DQ接腳彼此連接，則將DQ接腳間連接之配線等變短，對傳輸資料有利。
對普通封裝體110及鏡像封裝體120之DQ接腳DQ0~DQ7分別輸入輸出信號DQS0~DQS7。快閃記憶體晶片C0~C3具備複數個記憶胞，而非揮發地記憶資料。
又，快閃記憶體晶片C0~C3分別具有晶片啟用接腳、指令鎖存啟用接腳、位址鎖存啟用接腳、寫入啟用接腳、讀出啟用接腳、寫入保護接腳、及就緒/忙碌接腳(未圖示)。該等接腳分別電連接於柵格陣列基板111、121所具有之對應接腳。再者，對該等接腳分別輸入輸出圖1所示之晶片啟用信號/CE、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號/WE、讀出啟用信號/RE、寫入保護信號/WP、及就緒/忙碌信號RY/(/BY)。
所謂普通封裝體110係指該封裝體之DQ接腳(及晶片C0、C1之DQ接腳)與控制器200之DQ接腳中相同接腳編號之DQ接腳彼此連接之封裝體。即，所謂普通封裝體110係指快閃記憶體晶片C0、C1之DQ0與控制器200之DQ0連接，同樣地DQ1與DQ1、DQ2與DQ2、…、DQ7與DQ7分別連接 之封裝體。
所謂鏡像封裝體120係指將與普通封裝體110相同之封裝體旋轉180°而以與普通封裝體110對向之方式安裝於基板130之背面之封裝體。鏡像封裝體120之DQ接腳(及晶片C2、C3之DQ接腳)基於某種連接規則，與普通封裝體110(或控制器200)之DQ接腳連接。關於上述連接規則，將藉由下述圖案1~5(圖3、圖4、圖15~22)進行說明。
其次，使用圖3，對半導體記憶裝置100中之DQ接腳之排列進行說明。圖3係表示普通封裝體110及鏡像封裝體120之DQ接腳之排列之俯視圖。普通封裝體110及鏡像封裝體120中所標註之1、2、3、…、7及a、b、c、…、g分別表示俯視普通封裝體110及鏡像封裝體120之情形時之X座標及Y座標。圖3中之C0、C1、C2、C3對應於普通封裝體110內之快閃記憶體晶片C0、C1、及鏡像封裝體120內之快閃記憶體晶片C2、C3。又，普通封裝體110與鏡像封裝體120係作為具有相同構成之相同封裝體而製造。即，普通封裝體110與鏡像封裝體120具有相同之接腳配置及相同之電路等。該等X、Y座標、C0、C1、C2、C3之記法、及普通封裝體110與鏡像封裝體120具有相同構成之情況於以下實施形態中亦相同。
於基板130之第1主面安裝普通封裝體110且於第2主面安裝鏡像封裝體120相當於以圖3中之封裝體間之虛線A為折曲線將兩封裝體向與紙面成直角之方向折曲並使之相互貼合。
圖3中將普通封裝體110之DQ接腳與鏡像封裝體120之DQ接腳間、例如DQ0(C0)與DQ7(C2)、DQ1(C0)與DQ6(C2)、DQ2(C0)與DQ5(C2)、…、DQ7(C0)與DQ0(C2)連結之虛線表示該等DQ接腳分別連接。進而，連接於該等虛線之實線表示封裝體110、120之兩DQ接腳與控 制器200之DQ接腳DQ0、DQ1、DQ2、…、DQ7分別連接。
例如，於普通封裝體110之接腳座標6-e、5-e、5-f、6-f分別配置DQ0(C0)、DQ1(C0)、DQ2(C0)、DQ3(C0)。與該等DQ0(C0)~DQ3(C0)連接者係鏡像封裝體120之接腳座標2-e、3-e、3-f、2-f，其等分別對應於鏡像封裝體120之DQ7(C2)、DQ6(C2)、DQ5(C2)、DQ4(C2)。
其次，使用圖4，以簡單易懂之方式對圖3所示之DQ接腳之連接規則進行說明。圖4係僅抽取控制器200及普通封裝體110之DQ接腳、以及鏡像封裝體120之DQ接腳之編號進行表示之圖。
於普通封裝體110之DQ接腳與普通封裝體110內之晶片C0、C1之DQ接腳中，相同接腳編號之DQ接腳彼此連接。同樣地，於鏡像封裝體120之DQ接腳與鏡像封裝體120內之晶片C2、C3之DQ接腳中，相同接腳編號之DQ接腳彼此連接。進而，於控制器200之DQ接腳與普通封裝體110之DQ接腳中，相同接腳編號之DQ接腳彼此連接。於圖4中，以1行[0]~[7]表示控制器200之DQ接腳及普通封裝體110之DQ接腳，同樣以1行[0]~[7]表示鏡像封裝體120之DQ接腳。該等連接及記法於以下實施形態中亦相同。
如上所述，於控制器200及普通封裝體110之DQ接腳與鏡像封裝體120之DQ接腳之間，DQ0與DQ7、DQ1與DQ6、DQ2與DQ5、DQ3與DQ4、DQ4與DQ3、DQ5與DQ2、DQ6與DQ1、DQ7與DQ0分別連接。以下，將圖4所示之DQ接腳之連接規則稱為圖案1。
於具有此種圖案1之連接規則之情形時，自控制器200之DQ接腳輸出之資料依照圖案1之連接規則轉換，而成為不同之資料輸入至鏡像封裝體120之DQ接腳。例如，若自控制器200輸出DQ[7：0]=00001111(0Fh)之類之資料，則對鏡像封裝體120之DQ接腳輸入DQ[7：0]=11110000(F0h) 之類之資料，從而控制器200發送出之資料與鏡像封裝體120之DQ接腳接收到之資料不同。
[1-3]半導體記憶裝置之電路構成
第1實施形態之半導體記憶裝置100於封裝體內之快閃記憶體晶片中具備連接變更電路。連接變更電路基於鏡像封裝體120之DQ接腳與普通封裝體110之DQ接腳之連接規則，進行晶片C2內之DQ接腳之連接變更。
圖5係表示半導體記憶裝置於資料輸入時使用之電路構成之圖。如上所述，半導體記憶裝置100具備普通封裝體110及鏡像封裝體120。於普通封裝體110及鏡像封裝體120連接有控制器200。普通封裝體110具有快閃記憶體晶片C0、C1，鏡像封裝體120具有快閃記憶體晶片C2、C3。快閃記憶體晶片C0、C1、C2、C3具有相同構成。此處，對普通封裝體110內之快閃記憶體晶片C0及鏡像封裝體120內之快閃記憶體晶片C2之電路構成進行敍述。
快閃記憶體晶片C0具有晶片啟用接腳CE_0、DQ接腳DQ0~DQ7、碼識別電路11、正反器12、連接變更電路13、位址暫存器14、指令暫存器15、特徵暫存器16、及NAND型快閃記憶體之記憶胞17。碼識別電路11基於輸入至DQ接腳DQ0~DQ7之信號DQS0~DQS7，輸出識別信號。連接變更電路13例如具有多工器。快閃記憶體晶片C2除了具有晶片啟用接腳CE_1代替晶片啟用接腳CE_0以外，其他與上述快閃記憶體晶片C0相同。
控制器200具有晶片啟用接腳CE_0、CE_1、及DQ接腳DQ0~DQ7。控制器200之晶片啟用接腳CE_0連接於快閃記憶體晶片C0之晶片啟用接腳CE_0。控制器200之晶片啟用接腳CE_1連接於快閃記憶體晶片 C2之晶片啟用接腳CE_1。
控制器200之DQ接腳DQ0~DQ7分別連接於普通封裝體110內之快閃記憶體晶片C0之DQ接腳DQ0~DQ7。進而，控制器200之DQ接腳DQ0~DQ7分別連接於鏡像封裝體120內之快閃記憶體晶片C2之DQ接腳DQ7~DQ0。藉此，普通封裝體110內之晶片C0之DQ接腳DQ0~DQ7分別連接於鏡像封裝體120內之晶片C2之DQ接腳DQ7~DQ0。
控制器200對普通封裝體110內之快閃記憶體晶片C0輸出以下信號。控制器200將晶片啟用信號CES_0自晶片啟用接腳CE_0輸出至晶片C0之晶片啟用接腳CE_0。進而，控制器200將信號DQS0、DQS1、DQS2、…、DQS7自DQ接腳DQ0~DQ7分別輸出至晶片C0之DQ接腳DQ0~DQ7。以下，將信號DQS0~DQS7分別被輸入至DQ接腳DQ0~DQ7之情形時之信號記為信號DQS[7：0]。
控制器200對鏡像封裝體120內之快閃記憶體晶片C2輸出以下信號。控制器200將晶片啟用信號CES_1自晶片啟用接腳CE_1輸出至晶片C2之晶片啟用接腳CE_1。進而，控制器200將信號DQS0、DQS1、DQS2、…、DQS7自DQ接腳DQ0~DQ7分別輸出至晶片C2之DQ接腳DQ7~DQ0。以下，將信號DQS0~DQS7分別被輸入至DQ接腳DQ7~DQ0之情形時之信號記為信號DQS[0：7]。
其次，對普通封裝體110內之快閃記憶體晶片C0中之電路連接及動作進行說明。
晶片C0之晶片啟用接腳CE_0自控制器200接收晶片啟用信號CES_0。晶片啟用信號CES_0被輸入至碼識別電路11之第1輸入端子。晶片C0之DQ接腳DQ0~DQ7自控制器200之DQ接腳DQ0~DQ7接收信號 DQS[7：0]。信號DQS[7：0]被輸入至碼識別電路11之第2輸入端子。正反器12之輸入端子接收碼識別電路11之輸出。正反器12之時脈端子接收時脈信號。繼而，正反器12於時脈端子接收到時脈信號時，將記憶於正反器12之識別信號作為選擇信號DIOSWAP_EN，自其輸出端子輸出至連接變更電路13所包含之多工器之控制端子。
此處，於藉由晶片啟用信號CES_0使快閃記憶體晶片C0成為了啟用狀態，並且藉由信號DQS[7：0]輸入了連接變更指令時，自碼識別電路11經由正反器12供給之選擇信號DIOSWAP_EN成為對連接變更電路13指示DQ接腳之連接變更之信號。然而，如下所述，實際上於輸入連接變更指令時，由於普通封裝體110內之晶片C0被設為停用狀態，故而選擇信號DIOSWAP_EN並不指示DQ接腳之連接變更。
連接變更電路13之多工器之第1輸入部(通道0)接收信號DQS[7：0]，第2輸入部(通道1)接收信號DQS[0：7]。多工器依照由控制端子接收到之選擇信號DIOSWAP_EN，選擇信號DQS[7：0]或信號DQS[0：7]，將其作為信號DQ_INT[7：0]而輸出。於快閃記憶體晶片C0中，藉由選擇信號DIOSWAP_EN("0")而選擇信號DQS[7：0]，將其作為信號DQ_INT[7：0]而輸出。
自連接變更電路13輸出之信號DQ_INT[7：0]於該信號為位址之情形時，輸入至位址暫存器14，於該信號為指令之情形時，輸入至指令暫存器15，又，於該信號為特徵碼之情形時，輸入至特徵暫存器16。具體而言，於位址鎖存啟用信號ALE被肯定時，將信號DQ_INT[7：0]記憶到位址暫存器14。又，於指令鎖存啟用信號CLE被肯定時，將信號DQ_INT[7：0]記憶於指令暫存器15。又，於接收到指令EFh時，將信號 DQ_INT[7：0]記憶於特徵暫存器16。
又，於輸入至快閃記憶體晶片C0之DQ接腳DQ0~DQ7之信號DQS[7：0]為寫入資料之情形時，信號DQS[7：0]不經過連接變更電路13而記憶於記憶胞17。
其次，對鏡像封裝體120內之快閃記憶體晶片C2中之電路連接及動作進行說明。
晶片C2之晶片啟用接腳CE_1自控制器200接收晶片啟用信號CES_1。晶片啟用信號CES_1被輸入至碼識別電路11之第1輸入端子。晶片C2之DQ接腳DQ0~DQ7自控制器200之DQ接腳DQ0~DQ7接收信號DQS[0：7]。信號DQS[0：7]被輸入至碼識別電路11之第2輸入端子。正反器12之輸入端子接收碼識別電路11之輸出。正反器12之時脈端子接收時脈信號。且，正反器12於時脈端子接收到時脈信號時，將記憶於正反器12之識別信號作為選擇信號DIOSWAP_EN，自其輸出端子輸出至多工器之控制端子。
於快閃記憶體晶片C2根據晶片啟用信號CES_1而成為啟用狀態，且根據信號DQS[0：7]而輸入連接變更指令時，選擇信號DIOSWAP_EN對連接變更電路13指示DQ接腳之連接變更。
連接變更電路13之多工器之第1輸入部(通道0)接收信號DQS[0：7]，第2輸入部(通道1)接收信號DQS[7：0]。多工器依照由控制端子接收到之選擇信號DIOSWAP_EN，選擇信號DQS[0：7]或信號DQS[7：0]，將其作為信號DQ_INT[7：0]而輸出。於快閃記憶體晶片C2中，根據選擇信號DIOSWAP_EN("1")而選擇信號DQS[7：0]，將其作為信號DQ_INT[7：0]而輸出。
又，於供給至快閃記憶體晶片C2之DQ接腳DQ0~DQ7之信號DQS[0：7]為寫入資料之情形時，信號DQS[0：7]不經過連接變更電路13而記憶於記憶胞17。
其次，使用圖6，對快閃記憶體晶片C0~C3所包含之於資料輸入時使用之連接變更電路13之具體電路例進行說明。圖6係表示於資料輸入時使用之連接變更電路13之詳細構成之電路圖。如圖所示，連接變更電路13具有選擇電路131_0、131_1、131_2、…、131_7。選擇電路131_0~131_7各自包含反相器IV1、以及反及電路(以下稱為NAND電路)ND1、ND2、及ND3。以下，於記為選擇電路131之情形時，表示131_0~131_7各者。
選擇電路131_0~131_7中之輸入輸出及連接關係如下。於快閃記憶體晶片C0中，對選擇電路131_0~131_7中之NAND電路ND1之第1輸入端子分別輸入信號DQS0~DQS7，對NAND電路ND2之第1輸入端子分別輸入信號DQS7~DQS0。
具體而言，於選擇電路131_0中，對NAND電路ND1之第1輸入端子輸入信號DQS0。對NAND電路ND2之第1輸入端子輸入信號DQS7。對NAND電路ND1之第2輸入端子輸入選擇信號DIOSWAP_EN。對NAND電路ND2之第2輸入端子，經由反相器IV1輸入選擇信號DIOSWAP_EN。NAND電路ND1之輸出被輸入至NAND電路ND3之第1輸入端子，NAND電路ND2之輸出被輸入至NAND電路ND3之第2輸入端子。且，於選擇信號DIOSWAP_EN為"L"時，自NAND電路ND3之輸出端子輸出信號DQ_INT7(信號DQS7)，於選擇信號DIOSWAP_EN為"H"時，輸出信號DQ_INT0(信號DQS0)。
於選擇電路131_1中，信號DQS1輸入至NAND電路ND1之第1輸入端子，信號DQS6輸入至NAND電路ND2之第1輸入端子。選擇信號DIOSWAP_EN輸入至NAND電路ND1之第2輸入端子，選擇信號DIOSWAP_EN經由反相器IV1輸入至NAND電路ND2之第2輸入端子。NAND電路ND1之輸出被輸入至NAND電路ND3之第1輸入端子，NAND電路ND2之輸出被輸入至NAND電路ND3之第2輸入端子。繼而，於選擇信號DIOSWAP_EN為"L"時，自NAND電路ND3之輸出端子輸出信號DQ_INT6(信號DQS6)，於選擇信號DIOSWAP_EN為"H"時，輸出信號DQ_INT1(信號DQS1)。
以下，選擇電路131_2~131_7同樣如圖6所示般構成，自選擇電路131_2~131_7分別輸出信號DQ_INT5~DQ_INT0或信號DQ_INT0~DQ_INT5。
又，於快閃記憶體晶片C2中，對選擇電路131_0~131_7中之NAND電路ND1之第1輸入端子分別輸入信號DQS7~DQS0，對NAND電路ND2之第1輸入端子分別輸入信號DQS0~DQS7。其他構成與上述快閃記憶體晶片C1相同。
其次，對第1實施形態之半導體記憶裝置100於資料輸出時使用之電路構成進行說明。圖7係表示半導體記憶裝置於資料輸出時使用之電路構成之圖。於資料輸出時使用之電路構成除了一部分以外，其他與圖5所示之構成相同，此處主要對不同之構成進行說明。
對普通封裝體110內之快閃記憶體晶片C0及鏡像封裝體120內之快閃記憶體晶片C2之電路構成進行敍述。
快閃記憶體晶片C0具有晶片啟用接腳CE_0、DQ接腳DQ0~DQ7、 碼識別電路11、正反器12、連接變更電路18、讀出ID記憶部19、參數記憶部20、特徵暫存器16、及NAND型快閃記憶體之記憶胞17。快閃記憶體晶片C2除了具有晶片啟用接腳CE_1代替晶片啟用接腳CE_0以外，其他與上述快閃記憶體晶片C0相同。讀出ID記憶部19記憶晶片ID碼等。參數記憶部20記憶各種參數。
其次，對普通封裝體110內之快閃記憶體晶片C0中之電路連接及動作進行說明。
連接變更電路18例如具有多工器。對多工器之第1輸入部(通道0)，輸入自讀出ID記憶部19、參數記憶部20、及特徵暫存器16中之任一者輸出之信號DQ_INT[7：0]。對多工器之第2輸入部(通道1)，輸入基於鏡像封裝體120與控制器200(或普通封裝體110)之DQ接腳之連接規則(此處為圖案1)將信號DQ_INT[7：0]調換所得之信號DQ_INT[0：7]。對多工器之控制端子，輸入選擇信號DIOSWAP_EN。多工器依照選擇信號DIOSWAP_EN，選擇信號DQ_INT[7：0]或信號DQ_INT[0：7]，並將其輸出至DQ接腳DQ0~DQ7。於快閃記憶體晶片C0中，藉由選擇信號DIOSWAP_EN("0")而選擇信號DQ_INT[7：0]，將其作為信號DQS[7：0]而輸出。自多工器輸出之信號DQS[7：0]自快閃記憶體晶片C0之DQ接腳DQ0~DQ7分別輸出至控制器200之DQ接腳DQ0~DQ7。
又，於自快閃記憶體晶片C0之記憶胞17讀出資料之情形時，所讀出之資料不經過連接變更電路18而供給至快閃記憶體晶片C0之DQ接腳DQ0~DQ7。進而，所讀出之資料自快閃記憶體晶片C0之DQ接腳DQ0~DQ7分別輸出至控制器200之DQ接腳DQ0~DQ7。
其次，對鏡像封裝體120內之快閃記憶體晶片C2中之電路連接及動作 進行說明。
對連接變更電路18之多工器之第1輸入部(通道0)，輸入自讀出ID記憶部19、參數記憶部20、及特徵暫存器16中之任一者輸出之信號DQ_INT[7：0]。對多工器之第2輸入部(通道1)，輸入將信號DQ_INT[7：0]調換所得之信號DQ_INT[0：7]。於快閃記憶體晶片C2中，多工器藉由選擇信號DIOSWAP_EN("1")而選擇信號DQ_INT[0：7]，將其作為信號DQS[0：7]而輸出。
自多工器輸出之信號DQS[0：7]自快閃記憶體晶片C2之DQ接腳DQ0~DQ7分別輸出至控制器200之DQ接腳DQ7~DQ0。如此一來，將晶片C2(輸出源)之DQ接腳與控制器200(輸出目標)之DQ接腳調換，故而將自晶片C2輸出之信號DQS[0：7]轉換為信號DQS[7：0]而輸入至控制器200。
又，於自快閃記憶體晶片C2之記憶胞17讀出資料之情形時，所讀出之資料不經過連接變更電路18而供給至快閃記憶體晶片C2之DQ接腳DQ0~DQ7。進而，所讀出之資料自快閃記憶體晶片C2之DQ接腳DQ0~DQ7分別輸出至控制器200之DQ接腳DQ7~DQ0。
其次，使用圖8，對快閃記憶體晶片C0~C3所包含之於資料輸出時使用之連接變更電路18之具體電路例進行說明。圖8係表示於資料輸出時使用之連接變更電路18之詳細構成之圖。如圖所示，連接變更電路18具有選擇電路181_0、181_1、181_2、…、181_7。選擇電路181_0~181_7分別與選擇電路131同樣地，包含反相器IV1、以及NAND電路ND1、ND2、及ND3，具有相同構成。
選擇電路181_0~181_7中之輸入輸出及連接關係如下。於快閃記憶 體晶片C0中，對選擇電路181_0~181_7中之NAND電路ND1之第1輸入端子分別輸入信號DQ_INT0~DQ_INT7，對NAND電路ND2之第1輸入端子分別輸入信號DQ_INT7~DQ_INT0。
具體而言，於選擇電路181_0中，對NAND電路ND1之第1輸入端子輸入信號DQ_INT0。對NAND電路ND2之第1輸入端子輸入信號DQ_INT7。對NAND電路ND1之第2輸入端子輸入選擇信號DIOSWAP_EN。對NAND電路ND2之第2輸入端子，經由反相器IV1輸入選擇信號DIOSWAP_EN。NAND電路ND1之輸出被輸入至NAND電路ND3之第1輸入端子，NAND電路ND2之輸出被輸入至NAND電路ND3之第2輸入端子。繼而，於選擇信號DIOSWAP_EN為"L"時，自NAND電路ND3之輸出端子輸出信號DQS7(信號DQ_INT7)，於選擇信號DIOSWAP_EN為"H"時，輸出信號DQS0(信號DQ_INT0)。
於選擇電路181_1中，信號DQ_INT1輸入至NAND電路ND1之第1輸入端子，信號DQ_INT6輸入至NAND電路ND2之第1輸入端子。選擇信號DIOSWAP_EN輸入至NAND電路ND1之第2輸入端子，選擇信號DIOSWAP_EN經由反相器IV1輸入至NAND電路ND2之第2輸入端子。NAND電路ND1之輸出被輸入至NAND電路ND3之第1輸入端子，NAND電路ND2之輸出被輸入至NAND電路ND3之第2輸入端子。繼而，於選擇信號DIOSWAP_EN為"L"時，自NAND電路ND3之輸出端子輸出信號DQS6(信號DQ_INT6)，於選擇信號DIOSWAP_EN為"H"時，輸出信號DQS1(信號DQ_INT1)。
以下，選擇電路181_2~181_7同樣如圖8所示般構成，自選擇電路181_2~181_7分別輸出信號DQS5~DQS0或信號DQS0~DQS5。
又，於快閃記憶體晶片C2中，對選擇電路181_0~181_7中之NAND電路ND1之第1輸入端子分別輸入信號DQ_INT7~DQ_INT0，對NAND電路ND2之第1輸入端子分別輸入信號DQ_INT0~DQ_INT7。其他構成與上述快閃記憶體晶片C1相同。
此處，對上述連接變更指令詳細地進行敍述。對於連接變更指令，分配信號DQS之位元行(bit column)對稱之程式碼。例如，於如圖4所示之圖案1般，控制器200(或普通封裝體110)之DQ接腳與鏡像封裝體120內之晶片之DQ接腳之連接規則係相對於DQ接腳DQ0~DQ7之中央而對稱之情形時，如圖9(a)及圖9(b)所示，使用相對於DQ[7：0]之中央而對稱之程式碼。若將此種對稱碼作為連接變更指令自控制器200發送，則於具有如圖案1之連接規則之鏡像封裝體120中，亦可將其視為與基於連接規進行轉換前之代碼相同之代碼加以受理。因此，可簡化快閃記憶體晶片內部之指令暫存器之電路構成。
只要如圖9(a)及圖9(b)所示，以DQ[4]與DQ[3]之間之線為界於高階位元與低階位元對稱地配置1/0，便能夠形成第1實施形態中使用之對稱碼。換言之，該對稱碼係即便以DQ[4]與DQ[3]之間之線為界將高階位元與低階位元調換亦仍然相同之代碼。如圖9(c)所示，此種對稱碼於位元行為8位元之情形時，存在16種代碼(00h、18h、24h、3Ch、42h、5Ah、66h、7Eh、81h、99h、A5h、BDh、C3h、DBh、E7h、FFh)。以下，將該等16種代碼稱為對稱碼A。
[1-4]第1實施形態之動作
其次，對第1實施形態之半導體記憶裝置100中DQ接腳之連接變更動作進行說明。圖10係表示半導體記憶裝置中DQ接腳之連接變更動作之流 程圖。於以下實施形態中，列舉普通封裝體110內之快閃記憶體晶片C0及鏡像封裝體120內之快閃記憶體晶片C2之動作為例。
首先，若將普通封裝體110內之晶片C0及鏡像封裝體120內之晶片C2接通電源，或者晶片C0、C2自控制器200接收到指令FFh，則晶片C0、C2進行電源接通讀出(POR)(步驟S1)。
繼而，於在鏡像封裝體120內之晶片C2中進行DQ接腳之連接變更之情形時，首先，晶片C2自控制器200接收被肯定之晶片啟用信號CES_1，而成為啟用狀態。晶片C0自控制器200接收被否定之晶片啟用信號CES_0，而成為停用狀態。藉此，僅鏡像封裝體120內之晶片C2成為可受理指令之狀態。
繼而，控制器200對晶片C0、C2發送連接變更指令(對稱指令A)。此時，晶片C2為啟用狀態，故而接收連接變更指令(步驟S2)(是(yes))。
一旦晶片C2接收連接變更指令，便視為晶片C2係安裝於鏡像封裝體120內，從而肯定選擇信號DIOSWAP_EN(步驟S3)。一旦選擇信號DIOSWAP_EN被肯定，便在晶片C2內藉由連接變更電路13執行DQ接腳之連接變更(以下亦稱為鏡像模式)(步驟S4)。於鏡像模式中，基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案1)，如圖6所示，藉由連接變更電路13進行DQ接腳之交換。換言之，以來自控制器200之輸入信號與晶片C2之DQ接腳之關係和來自控制器200之輸入信號與晶片C0之DQ接腳之關係相同之方式，於晶片C2內執行自DQ接腳輸出之信號之調換。
另一方面，晶片C0為停用狀態，故而不接收自控制器200發送之連接變更指令(步驟S2)(否(no))。於晶片C0不接收連接變更指令之情形時，視 為晶片C0係普通封裝體110內之晶片(步驟S5)，從而不執行DQ接腳之連接變更，而結束動作。
藉由以上步驟，半導體記憶裝置之快閃記憶體晶片C0、C2中之DQ接腳之連接變更動作結束。
上述圖10中係於進行電源接通讀出後執行DQ接腳之連接變更，但亦可於進行電源接通讀出前執行DQ接腳之連接變更。圖11係表示於藉由指令FFh進行電源接通讀出前進行DQ接腳連接變更之動作之流程圖。
晶片C0、C2於自控制器200接收指令FFh前，先自控制器200接收晶片啟用信號CES_0、CES_1。晶片C2藉由被肯定之晶片啟用信號CES_1而成為啟用狀態，晶片C0藉由被否定之晶片啟用信號CES_0而成為停用狀態。
其後，控制器200對晶片C0、C2發送連接變更指令(步驟S2)。圖11所示之步驟S2~S5之處理與圖10之處理相同。藉此，亦可執行快閃記憶體晶片C0、C2中之DQ接腳之連接變更。
存在欲於進行電源接通讀出前對鏡像封裝體120內之晶片C2進行存取之情形。於此種情形時，於對晶片C0、C2輸入指令FFh而進行電源接通讀出前，如圖11所示，輸入連接變更指令，而執行DQ接腳之連接變更。藉此，只要其後對鏡像封裝體120內之晶片C2進行存取，便可將與輸入至普通封裝體110內之晶片C0之信號相同之信號DQS輸入至鏡像封裝體120內之晶片C2。
其次，對第1實施形態之半導體記憶裝置100中之寫入指令順序之例進行說明。圖12係表示普通封裝體、及具有圖案1之連接規則之鏡像封裝體中之寫入順序之圖。此處，對使用"指令42h及位址C3h"作為連接變更 指令之例進行敍述。指令42h及位址C3h均相當於對稱碼A。
首先，控制器200對普通封裝體110內之快閃記憶體晶片C0及鏡像封裝體120內之快閃記憶體晶片C2之DQ接腳發送指令FFh。指令FFh係指示電源接通讀出之指令。FFh指令相當於對稱指令A，故而被晶片C0、C2同等地受理。藉此，於普通封裝體110內之晶片C0及鏡像封裝體120內之晶片C2中分別執行電源接通讀出(POR)。
繼而，控制器200肯定(或啟動)發送至晶片啟用接腳CE_1之晶片啟用信號CES_1，否定(或禁止)發送至晶片啟用接腳CE_0之晶片啟用信號CES_0。藉此，晶片C2成為啟用狀態，晶片C0成為停用狀態。
繼而，為了將鏡像封裝體120內之晶片C2設定為鏡像模式，控制器200對晶片C0、C2之DQ接腳發送"指令42h及位址C3h"。此時，晶片C2為啟用狀態，故而受理"指令42h及位址C3h"。另一方面，晶片C0為停用狀態，故而不受理"指令42h及位址C3h"。
"指令42h及位址C3h"相當於對稱指令A，故而被鏡像封裝體120內之晶片C2按照相同代碼加以受理。若"指令42h及位址C3h"被受理，則於鏡像封裝體120內之晶片C2中，肯定選擇信號DIOSWAP_EN，而執行鏡像模式之設定(鏡像模式進入)。於設定為鏡像模式期間，即，於在連接變更電路13中執行DQ接腳之連接變更期間，對就緒/忙碌(RB)接腳輸出忙碌("L")，一旦DQ接腳之連接變更結束，RB接腳便恢復為就緒("H")。再者，此處為了方便起見將輸入至DQ接腳之信號部分標示為就緒/忙碌信號，但實際上就緒/忙碌信號係輸入至與DQ接腳不同之RB接腳。此情況於以下之圖13、圖28等中亦相同。
繼而，控制器200對鏡像封裝體120內之晶片C2進行二進制編程。首 先，控制器200對晶片C0、C2之DQ接腳發送指令A2h。指令A2h係表示SLC(Single level cell，單層單元)模式之指令。自控制器200發送之指令A2h基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案1)轉換為指令45h後被晶片C2之DQ接腳接收。然而，指令45h藉由晶片C2內之連接變更電路13進一步轉換後會恢復為指令A2h。
繼而，控制器200對晶片C0、C2之DQ接腳發送位址輸入指令80h。自控制器200發送之指令80h同樣基於連接規則(圖案1)轉換為指令01h後被晶片C2之DQ接腳接收。然而，指令01h藉由連接變更電路13進一步轉換後會恢復為指令80h。
繼指令80h之發送後，控制器200接著對晶片C0、C2之DQ接腳發送5週期位址。自控制器200發送之5週期位址(01h、23h、45h、56h、02h)同樣基於連接規則(圖案1)轉換為位址(80h、C4h、A2h、6Ah、40h)後被晶片C2之DQ接腳接收。然而，其等藉由連接變更電路13進一步轉換後會恢復為位址(01h、23h、45h、56h、02h)。
此處，對位址之第5週期分配晶片位址02h。由於輸入了對應於鏡像封裝體120內之晶片C2之位址02h，故而鏡像封裝體120內之晶片C2成為選擇狀態，普通封裝體110內之晶片C0成為非選擇狀態。
繼而，控制器200對晶片C0、C2之DQ接腳發送寫入資料(ABh、CDh、EFh)。自控制器200發送之寫入資料(ABh、CDh、EFh)同樣基於連接規則(圖案1)轉換為寫入資料(D5h、B3h、F7h)後被晶片C2之DQ接腳接收。其後，經轉換所得之寫入資料(D5h、B3h、F7h)記憶於頁緩衝器21。另一方面，普通封裝體110內之晶片C0由於處於非選擇狀態下，故而不受理寫入資料(ABh、CDh、EFh)。
繼而，控制器200對晶片C0、C2之DQ接腳發送寫入執行指令10h。自控制器200發送之指令10h同樣基於連接規則(圖案1)轉化為指令08h後被晶片C2之DQ接腳接收。然而，指令08h藉由連接變更電路13進一步轉換後會恢復為指令10h。藉此，記憶於頁緩衝器21之寫入資料(D5h、B3h、F7h)藉由編程順序而被寫入至記憶胞17。於將寫入資料寫入至記憶胞17期間，對就緒/忙碌(RB)接腳輸出忙碌。一旦寫入結束，RB接腳便恢復為就緒。
另一方面，普通封裝體110內之晶片C0由於為非選擇狀態，故而不受理寫入執行指令10h。
藉由以上步驟，半導體記憶裝置100中之寫入指令順序結束。
其次，對第1實施形態之半導體記憶裝置100中之讀出指令順序之例進行說明。圖13係表示普通封裝體、及具有圖案1之連接規則之鏡像封裝體中之讀出及鏡像模式解除之順序之圖。於圖12之例中，雖對晶片C0、C2輸入連接變更指令而進行了鏡像模式之設定，但要準備用以於誤設定為鏡像模式時撤銷或解除鏡像模式之指令。此處，對假設晶片C2已被設定為鏡像模式且使用"指令42h及位址81h"作為用以撤銷鏡像模式之連接變更指令之例進行敍述。
首先，控制器200對快閃記憶體晶片C0、C2之DQ接腳發送表示SLC模式之指令A2h。自控制器200發送之指令A2h同樣基於連接規則(圖案1)轉換為指令45h。然而，指令45h藉由連接變更電路13進一步轉換後會恢復為指令A2h。
繼而，控制器200對晶片C0、C2之DQ接腳發送位址輸入指令00h。自控制器200發送之指令00h相當於對稱指令A，同樣基於連接規則(圖案 1)轉換為指令00h，且藉由連接變更電路13進一步轉換後會恢復為指令00h。
繼指令00h之發送後，控制器200接著對晶片C0、C2之DQ接腳發送5週期位址(01h、23h、45h、56h、02h)。自控制器200發送之5週期位址同樣基於連接規則(圖案1)轉換為位址(80h、C4h、A2h、6Ah、40h)，但藉由連接變更電路13進一步轉換後會恢復為位址(01h、23h、45h、56h、02h)。
此處，對位址之第5週期分配晶片位址02h。由於輸入了對應於鏡像封裝體120內之晶片C2之位址02h，故而鏡像封裝體120內之晶片C2成為選擇狀態，普通封裝體110內之晶片C0成為非選擇狀態。
繼而，控制器200對晶片C0、C2之DQ接腳發送讀出執行指令30h。自控制器200發送之指令30h同樣基於連接規則(圖案1)轉換為指令0Ch，但藉由連接變更電路13進一步轉換後會恢復為指令30h。藉此，於鏡像封裝體120內之晶片C2中，執行讀出，而將記憶於記憶胞17之資料(D5h、B3h、F7h)讀出至頁緩衝器21。於自記憶胞17讀出資料期間，對就緒/忙碌(RB)接腳輸出忙碌。一旦該讀出結束，RB接腳便恢復為就緒。
進而，讀出至頁緩衝器21之資料(D5h、B3h、F7h)自快閃記憶體晶片C2之DQ接腳DQ0~DQ7分別輸出至控制器200之DQ接腳DQ7~DQ0。自晶片C2之DQ接腳輸出之資料基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案1)，轉換為資料(ABh、CDh、EFh)後被控制器200之DQ接腳接收。即，若以圖12所示之寫入順序將資料(ABh、CDh、EFh)寫入至快閃記憶體晶片C2之記憶胞17，則經轉換所得之資料(D5h、B3h、F7h)被寫入至記憶胞17。然而，若將寫入至記憶胞17之該轉換資料 以圖13所示之讀出順序讀出至控制器200，則會恢復為正確之資料(ABh、CDh、EFh)。
再者，普通封裝體110內之晶片由於為非選擇狀態，故而不受理讀出執行指令30h。
繼而，於用以解除鏡像封裝體120內之晶片C2之鏡像模式之指令順序中，首先，控制器200肯定晶片啟用信號CES_1，否定晶片啟用信號CES_0。
繼而，控制器200對晶片C0、C2之DQ接腳發送"指令42h及位址81h"。此時，晶片C2為選擇狀態，故而受理"指令42h及位址81h"，但晶片C0為非選擇狀態，故而不受理"指令42h及位址81h"。
自控制器200發送之"指令42h及位址81h"相當於對稱指令A，故而被晶片C2按照相同代碼加以受理。藉此，於鏡像封裝體120內之晶片C2中，否定選擇信號DIOSWAP_EN，而解除鏡像模式(鏡像模式退出)。於解除鏡像模式期間，即，於在連接變更電路13中解除DQ接腳之連接變更期間，對就緒/忙碌(RB)接腳輸出忙碌，一旦DQ接腳之連接變更解除，RB接腳便恢復為就緒。
藉由以上步驟，半導體記憶裝置100中之讀出及鏡像模式解除之指令順序結束。
[1-5]第1實施形態之效果
根據第1實施形態，能夠提供一種可提高資料傳輸速度之雙面安裝型半導體記憶裝置。
以下，對本效果詳細地進行敍述。於將相同封裝體安裝於基板兩面之雙面安裝型半導體記憶裝置中，採取使DQ接腳於基板第1主面(正面)上 之普通封裝體與第2主面(背面)上之鏡像封裝體中共通之構成時，存在用以將兩封裝體共通之DQ接腳彼此連接之配線變長之情形。所謂共通之DQ接腳係指接腳編號相同且具有相同電路功能之接腳。
鏡像封裝體係將與普通封裝體相同之封裝體旋轉180°所得者，故而DQ接腳之位置與普通封裝體不同，於在垂直於基板面之方向上進行連接之情形時，無法將共通之DQ接腳彼此連接。因此，於自控制器發送了資料之情形時，普通封裝體與鏡像封裝體中接收到之資料不同。
因此，於第1實施形態中，具備變更鏡像封裝體120內之晶片之DQ接腳之連接的連接變更電路。連接變更電路基於普通封裝體110(或控制器200)之DQ接腳與鏡像封裝體120(或鏡像封裝體120內之晶片)之DQ接腳之連接規則，於鏡像封裝體120內之晶片內部進行DQ接腳之交換。藉此，即便在將安裝於基板兩面之普通封裝體110及鏡像封裝體120之DQ接腳於垂直於基板面之方向上連接之情形時，亦可於普通封裝體110與鏡像封裝體120中接收相同資料。
又，於第1實施形態中，普通封裝體110及鏡像封裝體120內之晶片之DQ接腳與記憶胞之間、即資料之輸入輸出路徑上，不配置連接變更電路。因此，於鏡像封裝體120內之晶片中，經轉換所得之資料就此寫入至記憶胞。藉此，即便控制器200對普通封裝體110內之晶片與鏡像封裝體120內之晶片寫入相同資料之情形時，各晶片之記憶胞中亦會被寫入不同資料。然而，於將寫入至鏡像封裝體120內之晶片之資料讀出至控制器200之情形時，資料會被再次轉換，而復原為原先之資料。因此，就控制器200而言，自普通封裝體110及鏡像封裝體120輸出相同資料。
再者，與位址及指令不同，晶片內部之動作不會因為輸入至普通封 裝體110及鏡像封裝體120之資料之值而受影響。於第1實施形態中，如上所述般於資料之輸入輸出路徑上不配置連接變更電路，故而資料之輸入輸出速度不會受到影響。
綜上所述，於第1實施形態中，可將安裝於基板兩面之普通封裝體110及鏡像封裝體120之DQ接腳間以較短距離(例如最短距離)連接，故而可提高資料傳輸速度。
[2]第2實施形態
對第2實施形態之半導體記憶裝置進行說明。於第2實施形態中，將包含圖9(c)所示之對稱碼A中對稱性更佳之代碼(以下記為對稱碼B)之指令與包含對稱碼B之位址組合而用作連接變更指令。進而，將該等連接變更指令與具有各種連接規則之雙面安裝型半導體記憶裝置建立對應關係而使用。作為各種連接規則之例，例示具備具有圖案2~5之鏡像封裝體之半導體記憶裝置。第2實施形態之半導體記憶裝置之構造及電路構成除了普通封裝體與鏡像封裝體之DQ接腳之連接規則(電路連接)及連接變更電路以外，其他與上述第1實施形態相同。
圖14(a)係表示於第2實施形態之半導體記憶裝置中使用之對稱碼B之圖。如圖14(a)所示，對稱碼B係指除了相對於DQ[4]與DQ[3]之間之對稱軸而對稱以外，且相對於DQ[6]與DQ[5]之間、及DQ[2]與DQ[1]之間之對稱軸亦對稱之代碼。如圖14(b)所示，此種對稱碼B於8位元之位元行中，存在4種代碼(00h、66h、99h、FFh)。
[2-1]半導體記憶裝置之電路構成
其次，使用圖15及圖16，對第2實施形態之半導體記憶裝置中圖案2之DQ接腳之排列進行說明。圖15係表示普通封裝體110及鏡像封裝體120 之DQ接腳之排列之俯視圖。
圖15中將普通封裝體110之DQ接腳與鏡像封裝體120之DQ接腳間、例如DQ0(C0)與DQ3(C2)、DQ1(C0)與DQ2(C2)、DQ2(C0)與DQ1(C2)、DQ3(C0)與DQ0(C2)、DQ4(C0)與DQ7(C2)、DQ5(C0)與DQ6(C2)、DQ6(C0)與DQ5(C2)、DQ7(C0)與DQ4(C2)連結之虛線表示該等DQ接腳分別連接。進而，連接於該等虛線之實線表示封裝體110、120之兩DQ接腳與控制器200之DQ接腳DQ0、DQ1、DQ2、…、DQ7分別連接。
例如，於普通封裝體110之接腳座標6-e、5-e、5-f、6-f分別配置DQ0(C0)、DQ1(C0)、DQ5(C0)、DQ4(C0)。與該等DQ0(C0)、DQ1(C0)、DQ5(C0)、DQ4(C0)連接者係鏡像封裝體120之接腳座標2-e、3-e、3-f、2-f，其等分別對應於鏡像封裝體120之DQ3(C2)、DQ2(C2)、DQ6(C2)、DQ7(C2)。
使用圖16，以簡單易懂之方式對圖15所示之普通封裝體110、鏡像封裝體120、及控制器200之DQ接腳之連接規則進行說明。圖16係僅抽取控制器200、及普通封裝體110之DQ接腳、以及鏡像封裝體120之DQ接腳之編號進行表示之圖。
如圖16所示，控制器200及普通封裝體110之DQ0與鏡像封裝體120之DQ3連接。同樣地，DQ1與DQ2、DQ2與DQ1、DQ3與DQ0、DQ4與DQ7、DQ5與DQ6、DQ6與DQ5、DQ7與DQ4分別連接。
其次，使用圖17及圖18，對第2實施形態之半導體記憶裝置中圖案3之DQ接腳之排列進行說明。圖17係表示普通封裝體110及鏡像封裝體120之DQ接腳之排列之俯視圖。
圖17中將普通封裝體110之DQ接腳與鏡像封裝體120之DQ接腳間、 例如DQ0(C0)與DQ4(C2)、DQ1(C0)與DQ5(C2)、DQ2(C0)與DQ6(C2)、DQ3(C0)與DQ7(C2)、DQ4(C0)與DQ0(C2)、DQ5(C0)與DQ1(C2)、DQ6(C0)與DQ2(C2)、DQ7(C0)與DQ3(C2)連結之虛線表示該等DQ接腳分別連接。進而，連接於該等虛線之實線表示封裝體110、120之兩DQ接腳與控制器200之DQ接腳DQ0~DQ7分別連接。
例如，於普通封裝體110之接腳座標6-e、5-e、5-f、6-f分別配置DQ3(C0)、DQ1(C0)、DQ2(C0)、DQ0(C0)。與該等DQ3(C0)、DQ1(C0)、DQ2(C0)、DQ0(C0)連接者係鏡像封裝體120之接腳座標2-e、3-e、3-f、2-f，其等分別對應於鏡像封裝體120之DQ7(C2)、DQ5(C2)、DQ6(C2)、DQ4(C2)。
使用圖18，以簡單易懂之方式對圖17所示之普通封裝體110、鏡像封裝體120、及控制器200之DQ接腳之連接規則進行說明。圖18係僅抽取控制器200及普通封裝體110之DQ接腳、以及鏡像封裝體120之DQ接腳之編號進行表示之圖。
如圖18所示，控制器200及普通封裝體110之DQ0與鏡像封裝體120之DQ4連接。同樣地，DQ1與DQ5、DQ2與DQ6、DQ3與DQ7、DQ4與DQ0、DQ5與DQ1、DQ6與DQ2、DQ7與DQ3分別連接。
其次，使用圖19及圖20，對第2實施形態之半導體記憶裝置中圖案4之DQ接腳之排列進行說明。圖19係表示普通封裝體110及鏡像封裝體120之DQ接腳之排列之俯視圖。
圖19中將普通封裝體110之DQ接腳與鏡像封裝體120之DQ接腳間、例如DQ0(C0)與DQ7(C2)、DQ1(C0)與DQ2(C2)、DQ2(C0)與DQ1(C2)、DQ3(C0)與DQ4(C2)、DQ4(C0)與DQ3(C2)、DQ5(C0)與DQ6(C2)、 DQ6(C0)與DQ5(C2)、DQ7(C0)與DQ0(C2)連結之虛線表示該等DQ接腳分別連接。進而，連接於該等虛線之實線表示封裝體110、120之兩DQ接腳與控制器200之DQ接腳DQ0~DQ7分別連接。
例如，於普通封裝體110之接腳座標6-e、5-e、5-f、6-f分別配置DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)。與該等DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)連接者係鏡像封裝體120之接腳座標2-e、3-e、3-f、2-f，其等分別對應於鏡像封裝體120之DQ4(C2)、DQ6(C2)、DQ2(C2)、DQ7(C2)。
使用圖20，以簡單易懂之方式對圖19所示之普通封裝體110、鏡像封裝體120、及控制器200之DQ接腳之連接規則進行說明。圖20係僅抽取控制器200及普通封裝體110之DQ接腳、以及鏡像封裝體120之DQ接腳之編號進行表示之圖。
如圖20所示，控制器200及普通封裝體110之DQ0與鏡像封裝體120之DQ7連接。同樣地，DQ1與DQ2、DQ2與DQ1、DQ3與DQ4、DQ4與DQ3、DQ5與DQ6、DQ6與DQ5、DQ7與DQ0分別連接。
其次，使用圖21及圖22，對第2實施形態之半導體記憶裝置中圖案5之DQ接腳之排列進行說明。圖21係表示普通封裝體110及鏡像封裝體120之DQ接腳之排列之俯視圖。
圖21中將普通封裝體110之DQ接腳與鏡像封裝體120之DQ接腳間、例如DQ0(C0)與DQ4(C2)、DQ1(C0)與DQ2(C2)、DQ2(C0)與DQ1(C2)、DQ3(C0)與DQ7(C2)、DQ4(C0)與DQ0(C2)、DQ5(C0)與DQ6(C2)、DQ6(C0)與DQ5(C2)、DQ7(C0)與DQ3(C2)連結之虛線表示該等DQ接腳分別連接。進而，連接於該等虛線之實線表示封裝體110、120之兩DQ接 腳與控制器200之DQ接腳DQ0~DQ7分別連接。
例如，於普通封裝體110之接腳座標6-e、5-e、5-f、6-f分別配置DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)。與該等DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)連接者係鏡像封裝體120之接腳座標2-e、3-e、3-f、2-f，其等分別對應於鏡像封裝體120之DQ7(C2)、DQ6(C2)、DQ2(C2)、DQ4(C2)。
使用圖22，以簡單易懂之方式對圖21所示之普通封裝體110、鏡像封裝體120、及控制器200之DQ接腳之連接規則進行說明。圖22係僅抽取控制器200及普通封裝體110之DQ接腳、以及鏡像封裝體120之DQ接腳之編號進行表示之圖。
如圖22所示，控制器200及普通封裝體110之DQ0與鏡像封裝體120之DQ4連接。同樣地，DQ1與DQ2、DQ2與DQ1、DQ3與DQ7、DQ4與DQ0、DQ5與DQ6、DQ6與DQ5、DQ7與DQ3分別連接。
於具有上述圖案1~5之連接規則之鏡像封裝體120內之晶片中，當自控制器200之DQ接腳發送對稱指令B時，對稱指令B基於連接規則得到轉換，而成為相同代碼被鏡像封裝體120之DQ接腳接收。因此，只要將對稱指令B用作連接變更指令，便可對應於具備具有圖案1~5之連接規則之鏡像封裝體120之半導體記憶裝置。
[2-2]半導體記憶裝置之動作
圖23係表示於第2實施形態之半導體記憶裝置中根據包含對稱碼B之指令及位址進行DQ接腳之連接變更之流程圖。圖24係表示圖23之流程圖中位址與圖案1~5之對應關係之圖。
首先，若將普通封裝體110內之晶片C0及鏡像封裝體120內之晶片C2 接通電源，或者晶片C0、C2自控制器200接收到指令FFh，則晶片C0、C2進行電源接通讀出(POR)(步驟S11)。
繼而，於在鏡像封裝體120內之晶片C2中進行DQ接腳之連接變更之情形時，首先，晶片C2自控制器200接收被肯定之晶片啟用信號CES_1，而成為啟用狀態。晶片C0自控制器200接收被否定之晶片啟用信號CES_0，而成為停用狀態。
繼而，控制器200對晶片C0、C2發送指令66h及位址(00h、FFh、66h、或99h)作為連接變更指令。此時，晶片C2為啟用狀態，故而接收指令及位址。
於晶片C2接收了指令66h及位址00h之情形時(步驟S12、S13)，視為上述晶片C2係鏡像封裝體120內之具有圖案2之連接規則之晶片(步驟S14)，從而於晶片C2內進行DQ接腳之連接變更(步驟S15)。於該DQ接腳之連接變更中，基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案2)，於晶片C2內進行DQ接腳之交換。
又，於晶片C2接收了指令66h及位址FFh之情形時(步驟S12、S16)，視為上述晶片C2係鏡像封裝體120內之具有圖案3之連接規則之晶片(步驟S17)，從而於晶片C2內進行DQ接腳之連接變更(步驟S18)。於該DQ接腳之連接變更中，基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案3)，於晶片C2內進行DQ接腳之交換。
又，於晶片C2接收了指令66h及位址66h之情形時(步驟S12、S19)，視為上述晶片C2係鏡像封裝體120內之具有圖案4之連接規則之晶片(步驟S20)，從而於晶片C2內進行DQ接腳之連接變更(步驟S21)。於該DQ接腳之連接變更中，基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則 (圖案4)，於晶片C2內進行DQ接腳之交換。
又，於晶片C2接收了指令66h及位址99h之情形時(步驟S12、S22)，視為上述晶片C2係鏡像封裝體120內之具有圖案5之連接規則之晶片(步驟S23)，從而於晶片C2內進行DQ接腳之連接變更(步驟S24)。於該DQ接腳之連接變更中，基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案5)，於晶片C2內進行DQ接腳之交換。
又，於晶片C2接收指令66h並且不接收位址(00h、FFh、66h、或99h)之情形時(步驟S12、S22)，視為上述晶片C2係鏡像封裝體120內之具有圖案1之連接規則之晶片(步驟S25)，從而於晶片C2內進行DQ接腳之連接變更(步驟S26)。於該DQ接腳之連接變更中，基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案1)，於晶片C2內進行DQ接腳之交換。
另一方面，晶片C0為停用狀態，故而不接收自控制器200發送之指令66h。於晶片C0不接收指令66h之情形時(步驟S12)，視為上述晶片C0係普通封裝體110內之晶片(步驟S27)，從而結束動作。藉由以上步驟，半導體記憶裝置之快閃記憶體晶片C0、C2中之DQ接腳之連接變更動作結束。
[2-3]第2實施形態之效果
包含對稱碼B之指令及位址具有如下特徵，即，於輸入至具有圖案1~5之連接規則之鏡像封裝體120時，即便基於該連接規則進行轉換，亦會按照相同代碼加以受理。於第2實施形態中，將包含該對稱碼B之指令及位址用作連接變更指令，並將指令及位址與圖案1~5之連接規則建立對應關係。藉此，可根據所輸入之指令及位址，選擇與該鏡像封裝體120所具有之連接規則對應之DQ接腳之連接變更。其他效果與上述第1實施形態 相同。
[3]第3實施形態
對第3實施形態之半導體記憶裝置進行說明。關於在安裝至基板兩面前寫入至封裝體內之快閃記憶體晶片之資料，存在如下情況，即，若於將封裝體安裝至基板兩面後讀出該資料，則資料會被轉換而成為不同資料。因此，於第3實施形態中，對以下之例進行說明：使於安裝至基板兩面前寫入之資料於安裝後以正確之資料被讀出。例如，作為於將封裝體安裝至基板兩面前預先寫入至快閃記憶體晶片之資料，有設備ID碼。此處，列舉讀出設備ID碼之情形為例。第3實施形態之半導體記憶裝置之構造及電路構成與上述第1實施形態相同。
[3-1]半導體記憶裝置之構成
圖25係表示快閃記憶體晶片內之記憶有設備ID碼之頁之圖。快閃記憶體晶片C0~C3分別具備包含記憶胞17之記憶胞陣列MA0、MA1、及控制記憶胞陣列MA0、MA1之周邊控制電路30。記憶胞陣列MA0、MA1分別具有作為刪除單位之複數個區塊NB0、NB1、NB2、…、NBX、…、NB(n-1)、NBn(n係0以上之自然數)。再者，此處示出2個記憶胞陣列，但亦可為3個以上記憶胞陣列。
於區塊NBX內之具有特定位址之頁A中，記憶有設備ID碼A。進而，於區塊NBX內之位址與頁A不同之頁B中，記憶有基於上述連接規則(圖案1~5)轉換設備ID碼A所得之設備ID碼B。
使用圖26(a)及圖26(b)，對向安裝至基板兩面前之快閃記憶體晶片寫入設備ID碼A及設備ID碼B之指令順序進行說明。此處，假設於將封裝體安裝至基板兩面後，鏡像封裝體120內之晶片之DQ接腳與控制器200之 DQ接腳具有圖案1之連接規則。
於對快閃記憶體晶片之區塊NBX內之頁A寫入設備ID碼A(例如01h、23h、45h)之情形時，成為如下順序。
如圖26(a)所示，首先，晶片接收表示SLC模式之指令A2h。進而，晶片接收位址輸入指令80h。繼指令80h後，晶片接收指定頁A之位址ADD_A，進而接收設備ID碼A(01h、23h、45h)。繼而，晶片接收寫入執行指令10h。藉此，如圖27所示，將記憶於頁緩衝器之設備ID碼A寫入至區塊NBX內之頁A。
又，於對快閃記憶體晶片之區塊NBX內之頁B寫入設備ID碼B(80h、C4h、A2h)之情形時，成為如下順序。
如圖26(b)所示，首先，晶片接收指令A2h。進而，晶片接收位址輸入指令80h。繼指令80h後，晶片接收指定頁B之位址ADD_B，進而接收設備ID碼B(80h、C4h、A2h)。繼而，晶片接收寫入執行指令10h。藉此，如圖27所示，將記憶於頁緩衝器之設備ID碼B寫入至區塊NBX內之頁B。
[3-2]半導體記憶裝置之動作
其次，對第3實施形態之半導體記憶裝置中讀出設備ID碼A、B之指令順序之例進行說明。圖28係表示普通封裝體、及具有圖案1之連接規則之鏡像封裝體中設備ID碼的讀出順序之圖。此處，對使用"指令42h及位址C3h"作為連接變更指令之例進行敍述。
首先，晶片C2自控制器200接收被肯定之晶片啟用信號CES_1，而成為啟用狀態。晶片C0自控制器200接收被否定之晶片啟用信號CES_0，而成為停用狀態。
繼而，為了將鏡像封裝體120內之晶片C2設定為鏡像模式，控制器200對晶片C0、C2之DQ接腳發送"指令42h及位址C3h"。此時，晶片C2為啟用狀態，故而受理"指令42h及位址C3h"。另一方面，晶片C0為停用狀態，故而不受理"指令42h及位址C3h"。
"指令42h及位址C3h"相當於對稱指令A，故而被鏡像封裝體120內之晶片C2按照相同代碼加以受理。若"指令42h及位址C3h"被受理，則於鏡像封裝體120內之晶片C2中，肯定選擇信號DIQSWAP_EN，而執行鏡像模式之設定。於鏡像模式之設定中，於連接變更電路13中執行DQ接腳之連接變更。
繼而，控制器200對晶片C0、C2之DQ接腳發送指令F3h。指令F3h係晶片選擇指令，此處為用以選擇晶片C2之指令。自控制器200發送之指令F3h基於控制器200之DQ接腳與晶片C2之DQ接腳之連接規則(圖案1)轉換為指令CFh後被晶片C2之DQ接腳接收。然而，指令CFh藉由晶片C2內之連接變更電路13進一步轉換後會恢復為指令F3h。藉由指令F3h，鏡像封裝體120內之晶片C2被選擇，普通封裝體110內之晶片C0不被選擇。
繼而，控制器200對晶片C0、C2之DQ接腳發送"指令ECh及位址40h"。此時，晶片C2為選擇狀態，晶片C0為非選擇狀態，故而"指令ECh及位址40h"僅被鏡像封裝體120內之晶片C2受理。藉此，於鏡像封裝體120內之晶片C2中，進行設備ID讀出。
此處，晶片C2被設定為鏡像模式，故而肯定(啟動)選擇信號DIOSWAP_EN。於設備ID讀出中，於信號DIOSWAP_EN被肯定之情形時，選擇區塊NBX之頁B之位址，而進行頁B之讀出。於頁B中，記憶有設備ID碼B(80h、C4h、A2h)。自頁B讀出至頁緩衝器21之設備ID碼B於 自鏡像封裝體120之DQ接腳輸出至控制器200之DQ接腳時，基於圖案1之連接規則轉換，而恢復為設備ID碼A(01h、23h、45h)。
繼而，於對普通封裝體110內之晶片C0之頁A進行讀出之指令順序中，首先，控制器200對晶片C0、C2之DQ接腳發送指令F1h。指令F1h係晶片選擇指令，此處為用以選擇晶片C0之指令。自控制器200發送之指令F1h同樣基於連接規則(圖案1)轉換為指令8Fh。然而，指令8Fh藉由連接變更電路13進一步轉換後會恢復為指令F1h。藉由指令F1h，普通封裝體110內之晶片C0被選擇，鏡像封裝體120內之晶片C2不被選擇。
繼而，控制器200對晶片C0、C2之DQ接腳發送"指令ECh及位址40h"。此時，晶片C0為選擇狀態，晶片C2為非選擇狀態，故而"指令ECh及位址40h"僅被普通封裝體110內之晶片C0受理。藉此，於普通封裝體110內之晶片C0中，進行設備ID讀出。
此處，晶片C0未被設定為鏡像模式，故而否定(禁止)選擇信號DIOSWAP_EN。於設備ID讀出中，當信號DIOSWAP_EN被否定時，選擇區塊NBX之頁A之位址，而進行頁A之讀出。於頁A中，記憶有設備ID碼A(01h、23h、45h)。此後，自頁A讀出至頁緩衝器21之設備ID碼A不經轉換而自普通封裝體110之DQ接腳輸出至控制器200之DQ接腳。
[3-3]第3實施形態之效果
於第3實施形態中，可使於將包含快閃記憶體晶片之封裝體安裝至基板兩面前寫入至快閃記憶體晶片之資料(例如設備ID碼)於將該封裝體安裝至基板兩面後以正確之資料被讀出。其他效果與上述第1實施形態相同。
[4]其他變化例等
上述實施形態可應用於不拘於非揮發性記憶器(例如NAND型快閃記 憶體)、揮發性記憶器、系統LSI(large scale integration，大型積體電路)等而包含各種半導體晶片之雙面安裝型半導體裝置。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意欲限定發明之範圍。該等新穎之實施形態可藉由其他各種方式實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
[相關申請]
本申請享有以日本專利申請2017-181318號(申請日：2017年9月21日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
11:碼識別電路
12:正反器
13:連接變更電路
14:位址暫存器
15:指令暫存器
16:特徵暫存器
17:記憶胞
110:普通封裝體
120:鏡像封裝體
200:控制器
C0:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
C1:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
C2:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
C3:NAND型快閃記憶體之半導體晶片(快閃記憶體晶片)
CE_0:晶片啟用接腳
CE_1:晶片啟用接腳
CES_0:晶片啟用信號
CES_1:晶片啟用信號
DIOSWAP_EN:選擇信號
DQ_INT[7：0]:信號
DQS0:信號
DQS1:信號
DQS2:信號
DQS3:信號
DQS4:信號
DQS5:信號
DQS6:信號
DQS7:信號
DQS[0：7]:信號
DQS[7：0]:信號

Claims (20)

  1. 一種半導體記憶裝置，其具備：基板，其具有第1主面、及與上述第1主面對向之第2主面，上述第1主面及上述第2主面中之每一者於第1方向及第2方向上延伸，複數個通孔各自於第3方向上延伸以自上述第2主面至上述第1主面穿透上述基板，上述第1至第3方向彼此交叉；第1封裝體，其具有第1封裝體面，複數個第1封裝體端子設置於上述第1封裝體面上，上述第1封裝體安裝於上述基板之上述第1主面上，使得上述第1封裝體端子分別與上述通孔之一端耦合，上述第1封裝體包含1個以上之第1半導體晶片，上述第1半導體晶片包含：第1暫存器，複數個第1輸入/輸出(IO)端子，其分別與上述第1封裝體端子耦合，以及第1電路，其連接於上述第1 IO端子與上述第1暫存器之間；及第2封裝體，其具有第2封裝體面，複數個第2封裝體端子設置於上述第2封裝體面上，上述第2封裝體安裝於上述基板之上述第2主面上，使得上述第2封裝體端子分別與上述通孔之另一端耦合，上述第2封裝體包含1個以上之第2半導體晶片，上述第2半導體晶片包含：第2暫存器，複數個第2輸入/輸出(IO)端子，其分別與上述第2封裝體端子耦合，以及第2電路，其連接於上述第2 IO端子與上述第2暫存器之間，其 中於上述基板之上述通孔接收到第1指令集時，包含於上述第1封裝體中之上述第1半導體晶片執行第1動作，上述第1指令集包含第1動作指令，且於上述基板之上述通孔接收到第2指令集時，包含於上述第2封裝體中之上述第2半導體晶片執行上述第1動作，上述第2指令集包含連接切換指令(connection switch command)及上述第1動作指令，上述連接切換指令具有對稱位元值(symmetric bit values)。
  2. 如請求項1之半導體記憶裝置，其中上述第2半導體晶片進一步包含碼識別電路，其構成為回應於上述連接切換指令而於上述第2半導體晶片中產生連接變更信號(connection change signal)，且於上述第2半導體晶片中，上述第2電路經由複數個輸入線而連接於上述第2 IO端子且經由複數個輸出線而連接於上述第2暫存器，且構成為回應於上述第2半導體晶片中所產生的上述連接變更信號而變更上述輸入線與上述輸出線之間的連接路徑。
  3. 如請求項1之半導體記憶裝置，其中於上述第1封裝體面之法線方向上觀察時之上述第1封裝體端子之配置與於上述第2封裝體面之法線上觀察時之上述第2封裝體端子之配置幾何上相同。
  4. 如請求項2之半導體記憶裝置，其中上述第2電路根據連接規則回應 於上述連接變更信號，變更上述輸入線與上述輸出線之間的上述連接路徑。
  5. 如請求項4之半導體記憶裝置，其中上述碼識別電路基於經由上述第2 IO端子接收之位址以及上述具有對稱位元值之指令而判定上述連接規則，上述位址之位元值亦為對稱。
  6. 如請求項5之半導體記憶裝置，其中上述連接規則對應於複數個連接圖案(connection pattern)中之一者，上述複數個連接圖案中之每一者指定相對於將上述第1 IO端子連接於控制器之對應端子的方式不同的將上述第2 IO端子連接於上述控制器之上述對應端子的方式。
  7. 如請求項6之半導體記憶裝置，其中上述連接中之一者指定上述第2 IO端子之連接圖案，上述連接圖案為上述第1 IO端子之連接圖案的鏡像。
  8. 如請求項1之半導體記憶裝置，其中上述第1半導體晶片進一步包含碼識別電路，其構成為回應於上述連接切換指令而於上述第1半導體晶片中產生連接變更信號，上述第1電路經由複數個輸入線而連接於上述第1 IO端子且經由複數個輸出線而連接於上述第1暫存器，且構成為回應於上述第1半導體晶片中所產生的連接變更信號而變更上述輸入線與上述輸出線之間的連接路徑，且若上述第1半導體晶片中未產生連接變更信號，則上述第1電路不變 更上述輸入線與上述輸出線之間的上述連接路徑。
  9. 如請求項1之半導體記憶裝置，其中上述第2半導體晶片包含記憶胞，上述記憶胞連接於上述第2 IO端子而使得上述第2電路不在上述第2 IO端子與上述記憶胞之間的信號路徑中。
  10. 如請求項1之半導體記憶裝置，其中上述第1及第2半導體晶片具有相同構成。
  11. 如請求項1之半導體記憶裝置，其中上述第1動作指令為選自由讀出指令、寫入指令以及刪除指令組成之群的動作指令。
  12. 如請求項2之半導體記憶裝置，其中上述第1動作指令為寫入指令，上述第2指令集包含上述連接切換指令、上述寫入指令、寫入位址以及寫入資料，且於接收到上述連接切換指令時，上述碼識別電路在輸入上述寫入指令及上述寫入位址時於上述第2半導體晶片中產生上述連接變更信號，且上述碼識別電路在輸入上述寫入資料時不在上述第2半導體晶片中產生上述連接變更信號。
  13. 如請求項5之半導體記憶裝置，其中上述第1半導體晶片包含8個上述第1 IO端子， 上述第2半導體晶片包含8個上述第2 IO端子，上述具有對稱位元值之指令係自群組選擇之1者，該群組包括：“00000000”；“00011000”；“00100100”；“00111100”；“01000010”；“01011010”；“01100110”；“01111110”；“10000001”；“10011001”；“10100101”；“10111101”；“11000011”；“11011011”；“11100111”；及“11111111”。
  14. 如請求項1之半導體記憶裝置，其中上述第1封裝體所包含之上述1個以上之第1半導體晶片之各者進而包含第1晶片啟用端子(first chip enable terminal)；上述第2封裝體所包含之上述1個以上之第2半導體晶片之各者進而包含第2晶片啟用端子；於上述第1晶片啟用端子之電壓被設為第1位準(first level)且上述第2晶片啟用端子之電壓被設為第2位準(second level)之期間，接收上述第1指令集；且於上述第1晶片啟用端子之上述電壓被設為上述第2位準且上述第2晶片啟用端子之上述電壓被設為上述第1位準之期間，接收上述第2指令集。
  15. 一種記憶系統，其具備：半導體記憶裝置，其包含：基板，其具有第1主面、及與上述第1主面對向之第2主面，上述第1主面及上述第2主面中之每一者在第1方向及第2方向上延伸，複數個通孔各自在第3方向上延伸以自上述第2主面至上述第1主面穿 透上述基板，上述第1至第3方向彼此交叉，第1封裝體，其具有第1封裝體面，複數個第1封裝體端子設置於上述第1封裝體面上，上述第1封裝體安裝於上述基板之上述第1主面上，使得上述第1封裝體端子分別與上述通孔之一端耦合，上述第1封裝體包含第1半導體晶片，上述第1半導體晶片包含：第1暫存器，複數個第1輸入/輸出(IO)端子，其分別與上述第1封裝體端子耦合，以及第1電路，其連接於上述第1 IO端子與上述第1暫存器之間；及第2封裝體，其具有第2封裝體面，複數個第2封裝體端子設置於上述第2封裝體面上，上述第2封裝體安裝於上述基板之上述第2主面上，使得上述第2封裝體端子分別與上述通孔之另一端耦合，上述第2封裝體包含第2半導體晶片，上述第2半導體晶片包含：第2暫存器，複數個第2輸入/輸出(IO)端子，其分別與上述第2封裝體端子耦合，以及第2電路，其連接於上述第2 IO端子與上述第2暫存器之間；及控制器，其包含複數個第3輸入/輸出(IO)端子，上述複數個第3輸入/輸出(IO)端子分別連接於上述第1 IO端子中之對應一者及上述第2 IO端子中之對應一者，其中於上述基板之上述通孔接收到第1指令集時，包含於上述第1封 裝體中之上述第1半導體晶片執行第1動作，上述第1指令集包含第1動作指令，於上述基板之上述通孔接收到第2指令集時，包含於上述第2封裝體中之上述第2半導體晶片執行上述第1動作，上述第2指令集包含連接切換指令及上述第1動作指令，上述連接切換指令具有對稱位元值，且上述控制器在向上述第2半導體晶片發佈讀出指令或寫入指令之前，向上述第2半導體晶片發佈上述具有對稱位元值的指令，使得上述第2電路變更上述第2 IO端子與上述第2暫存器之間的連接路徑。
  16. 如請求項15之記憶系統，其中上述第2電路根據連接規則來變更上述連接路徑。
  17. 如請求項16之記憶系統，其中上述第2半導體晶片進一步包含：碼識別電路，其構成為回應於上述連接切換指令而於上述第2半導體晶片中產生連接變更信號；上述控制器向上述第2半導體晶片發佈位址以及上述具有對稱位元值之指令，且上述碼識別電路基於上述位址而判定上述連接規則。
  18. 如請求項17之記憶系統，其中上述連接規則對應於複數個連接圖案中之一者，上述複數個連接圖案中之每一者指定相對於將上述第1 IO端子連接於上述控制器之上述對應端子的方式不同的將上述第2 IO端子連接於 上述控制器之上述對應端子的方式。
  19. 如請求項18中之記憶系統，其中上述連接中之一者指定上述第2 IO端子之連接圖案，上述連接圖案為上述第1 IO端子之連接圖案的鏡像。
  20. 如請求項15之記憶系統，其中上述第2半導體晶片包含記憶胞，上述記憶胞連接於上述第2 IO端子而使得上述第2電路不在上述第2 IO端子與上述記憶胞之間的信號路徑中。
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