JPH0215956B2 - - Google Patents
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- JPH0215956B2 JPH0215956B2 JP56079551A JP7955181A JPH0215956B2 JP H0215956 B2 JPH0215956 B2 JP H0215956B2 JP 56079551 A JP56079551 A JP 56079551A JP 7955181 A JP7955181 A JP 7955181A JP H0215956 B2 JPH0215956 B2 JP H0215956B2
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- JP
- Japan
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- output
- column
- memory
- memory cell
- output buffer
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Links
- 230000015654 memory Effects 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000872 buffer Substances 0.000 claims description 15
- 238000003491 array Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに係り、その出力容量を
駆動する際の瞬時電流を低減するようにした半導
体メモリに関する。
駆動する際の瞬時電流を低減するようにした半導
体メモリに関する。
一般にマイクロコンピユータシステムにおいて
は、その用途にもよるがデータ処理速度が重要な
要素の一つである。このため最近は、CPU（中央
処理ユニツト）あるいはメモリの動作の一層の高
速化が要求されている。ところで、マイクロコン
ピユータシステムにおいて、半導体メモリの出力
はデータバスに接続される。このデータバスに存
在する容量は非常に大きく、半導体メモリにおい
てはその出力に約150PFの容量が接続されたとき
におけるアドレス入力からデータ出力までの時間
が決められている。そしてこの時間は、半導体メ
モリの高速動作化に伴つて益々小さく決められ
る。現在のところマイクロコンピユータの主流は
８ビツト構成であるから、ここで仮に８ビツトの
出力を持つ半導体メモリについて考察する。いま
メモリの８ビツトの出力が同時に「０」→「１」
になつたとする。そして、このとき出力が0Vか
ら3Vまでの20ナノ秒の速さで立ち上がつたとす
る。この場合、１ビツト毎に150pFの容量がある
ため、８ビツトでは150pF×８＝1200pFの容量を
駆動する必要がある。このときの必要電流は次
式で示される。
は、その用途にもよるがデータ処理速度が重要な
要素の一つである。このため最近は、CPU（中央
処理ユニツト）あるいはメモリの動作の一層の高
速化が要求されている。ところで、マイクロコン
ピユータシステムにおいて、半導体メモリの出力
はデータバスに接続される。このデータバスに存
在する容量は非常に大きく、半導体メモリにおい
てはその出力に約150PFの容量が接続されたとき
におけるアドレス入力からデータ出力までの時間
が決められている。そしてこの時間は、半導体メ
モリの高速動作化に伴つて益々小さく決められ
る。現在のところマイクロコンピユータの主流は
８ビツト構成であるから、ここで仮に８ビツトの
出力を持つ半導体メモリについて考察する。いま
メモリの８ビツトの出力が同時に「０」→「１」
になつたとする。そして、このとき出力が0Vか
ら3Vまでの20ナノ秒の速さで立ち上がつたとす
る。この場合、１ビツト毎に150pFの容量がある
ため、８ビツトでは150pF×８＝1200pFの容量を
駆動する必要がある。このときの必要電流は次
式で示される。
＝CV／ｔ＝８×150×10-12×３／20×10-9＝180ｍ
Ａ つまり、このとき瞬時的に180ｍＡもの電流が
流れる。しかし通常、半導体メモリの動作電流は
100〜150ｍＡである。このため、上記の180ｍＡ
もの余分の電流が急激に流れれば、電源やグラン
ド線にノイズが乗り、メモリの安定な動作が損わ
れ、RAMなどではその内容がノイズにより反転
してしまう危険もある。また、このメモリの周辺
の集積回路への影響も考える必要があり、この様
なメモリを使用する場合にはマイクロコンピユー
タのシステム設計に余分な考慮が必要となる。
Ａ つまり、このとき瞬時的に180ｍＡもの電流が
流れる。しかし通常、半導体メモリの動作電流は
100〜150ｍＡである。このため、上記の180ｍＡ
もの余分の電流が急激に流れれば、電源やグラン
ド線にノイズが乗り、メモリの安定な動作が損わ
れ、RAMなどではその内容がノイズにより反転
してしまう危険もある。また、このメモリの周辺
の集積回路への影響も考える必要があり、この様
なメモリを使用する場合にはマイクロコンピユー
タのシステム設計に余分な考慮が必要となる。
次に、第１図に示す半導体メモリの一部の構成
図を参照しながら前述した必要電流について説明
する。１1〜１oはその行線２群が共通の行デコー
ダ３に接続されたメモリセルアレイ、４1〜４oは
このメモリセルアレイ１1〜１oの列線５群に接続
された列選択回路、６は上記列選択回路４1〜４o
に共通接続された列デコーダ、７1〜７oは上記列
選択回路４1〜４oに各対応して接続されたセンス
アンプ、８1〜８oは上記センスアンプ７1〜７oに
各対応して接続された出力バツフアであり、この
バツフア８1〜８oの出力端は各対応して外部出力
端子に接続される。
図を参照しながら前述した必要電流について説明
する。１1〜１oはその行線２群が共通の行デコー
ダ３に接続されたメモリセルアレイ、４1〜４oは
このメモリセルアレイ１1〜１oの列線５群に接続
された列選択回路、６は上記列選択回路４1〜４o
に共通接続された列デコーダ、７1〜７oは上記列
選択回路４1〜４oに各対応して接続されたセンス
アンプ、８1〜８oは上記センスアンプ７1〜７oに
各対応して接続された出力バツフアであり、この
バツフア８1〜８oの出力端は各対応して外部出力
端子に接続される。
上記メモリセルアレイ１1〜１oは、それぞれ行
線と列線との各交点にメモリセルが存在し、行ア
ドレス入力に応じて行デコーダ３により駆動選択
される１つの行線と、列アドレス入力に応じて列
デコーダ６により駆動される列選択回路４1〜４o
により各メモリセルアレイ毎に選択される１つの
列線との各交点に存在するメモリセルが選ばれ
る。これによつて、各メモリセルアレイ１1〜１o
から１ビツトづつのデータが読み出され、８ビツ
トのデータが外部出力端子から導出される。
線と列線との各交点にメモリセルが存在し、行ア
ドレス入力に応じて行デコーダ３により駆動選択
される１つの行線と、列アドレス入力に応じて列
デコーダ６により駆動される列選択回路４1〜４o
により各メモリセルアレイ毎に選択される１つの
列線との各交点に存在するメモリセルが選ばれ
る。これによつて、各メモリセルアレイ１1〜１o
から１ビツトづつのデータが読み出され、８ビツ
トのデータが外部出力端子から導出される。
ところで、半導体メモリにおいては、チツプサ
イズを最小にするため、行線はポリシリコン、列
線および列デコーダ６の出力線はアルミニウムで
配線されている。上記ポリシリコンは通常30〜50
Ωμ2の抵抗を持つため、行デコーダ３に近い位置
の行線上の電圧に比べて遠い位置の行線上の電圧
は時間的な遅れがある。よつて、行アドレスの変
化によつて各メモリセルアレイのメモリセルが新
たに選択された場合、行デコーダに近いメモリセ
ルが時間的に速く選択されるため、出力にデータ
が現われるときには行デコーダ３から各選択メモ
リセルまでの位置により時間的に差が生じる。こ
のため、出力バツフアから８ビツトの出力が同時
に変化することはなく、前述した180ｍＡの電流
を必要としない。
イズを最小にするため、行線はポリシリコン、列
線および列デコーダ６の出力線はアルミニウムで
配線されている。上記ポリシリコンは通常30〜50
Ωμ2の抵抗を持つため、行デコーダ３に近い位置
の行線上の電圧に比べて遠い位置の行線上の電圧
は時間的な遅れがある。よつて、行アドレスの変
化によつて各メモリセルアレイのメモリセルが新
たに選択された場合、行デコーダに近いメモリセ
ルが時間的に速く選択されるため、出力にデータ
が現われるときには行デコーダ３から各選択メモ
リセルまでの位置により時間的に差が生じる。こ
のため、出力バツフアから８ビツトの出力が同時
に変化することはなく、前述した180ｍＡの電流
を必要としない。
しかし、列アドレスのみが変化した場合、列デ
コーダ６の出力線はそのパターンレイアウトの必
要性から前述したようにアルミニウムで配線され
ていて抵抗はほぼ０Ωであるから、各列選択回路
は各メモリセルアレイ毎に１つの列線をほぼ同時
に選択し、出力バツフアからは各選択メモリセル
からの８ビツトデータが同時に出力される。この
ときには瞬時に前記180ｍＡの電流が余分に流れ
て誤動作の原因となる。すなわち、列アドレスが
変化してデータが出力されるときに電源やグラン
ド線に最もノイズが乗り易い。
コーダ６の出力線はそのパターンレイアウトの必
要性から前述したようにアルミニウムで配線され
ていて抵抗はほぼ０Ωであるから、各列選択回路
は各メモリセルアレイ毎に１つの列線をほぼ同時
に選択し、出力バツフアからは各選択メモリセル
からの８ビツトデータが同時に出力される。この
ときには瞬時に前記180ｍＡの電流が余分に流れ
て誤動作の原因となる。すなわち、列アドレスが
変化してデータが出力されるときに電源やグラン
ド線に最もノイズが乗り易い。
本発明は上記の欠点を除去すべくなされたもの
であり、列デコーダのみの出力変化時においても
複数のメモリセルアレイの各出力ビツトデータを
対応する複数の出力バツフア回路へそれぞれ導出
するタイミングに差をつけるために、列選択回路
またはセンスアンプの駆動タイミングに差をつけ
るタイミング差手段を設けることによつて、大き
な出力電流が瞬時に流れることを防止でき、電源
やグランド線に対するノイズの誘導を抑制でき、
安定なメモリ動作が得られる半導体メモリを提供
するものである。
であり、列デコーダのみの出力変化時においても
複数のメモリセルアレイの各出力ビツトデータを
対応する複数の出力バツフア回路へそれぞれ導出
するタイミングに差をつけるために、列選択回路
またはセンスアンプの駆動タイミングに差をつけ
るタイミング差手段を設けることによつて、大き
な出力電流が瞬時に流れることを防止でき、電源
やグランド線に対するノイズの誘導を抑制でき、
安定なメモリ動作が得られる半導体メモリを提供
するものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図に示すメモリは、第１図を参
照して前述したメモリにおける各列選択回路４1
〜４oの相互間の列デコーダ出力線に、列選択回
路の駆動時間に差をつける手段としてデプレツシ
ヨン型MOSトランジスタ１１を接続し、このト
ランジスタ１１のゲートを電源Vcに接続したも
のである。
に説明する。第２図に示すメモリは、第１図を参
照して前述したメモリにおける各列選択回路４1
〜４oの相互間の列デコーダ出力線に、列選択回
路の駆動時間に差をつける手段としてデプレツシ
ヨン型MOSトランジスタ１１を接続し、このト
ランジスタ１１のゲートを電源Vcに接続したも
のである。
このようなメモリによれば、列デコーダ（第１
図６）のみの出力変化時においても列デコーダの
出力線上の電圧は各列選択回路毎に順次遅れるタ
イミングで各列選択回路を駆動するので、各メモ
リセルアレイの１つの列線が同時に選択されるこ
とはない。
図６）のみの出力変化時においても列デコーダの
出力線上の電圧は各列選択回路毎に順次遅れるタ
イミングで各列選択回路を駆動するので、各メモ
リセルアレイの１つの列線が同時に選択されるこ
とはない。
よつて、同一アドレスで指定される各メモリセ
ルアレイの出力ビツトデータが対応する出力バツ
フア回路へそれぞれ導出されるタイミングに差が
つけられてメモリ出力が同時に変化することはな
く、前述した大きな瞬時電流も抑えられる。
ルアレイの出力ビツトデータが対応する出力バツ
フア回路へそれぞれ導出されるタイミングに差が
つけられてメモリ出力が同時に変化することはな
く、前述した大きな瞬時電流も抑えられる。
なお上述したような各列選択回路の駆動時間に
差をつけるようにしても、この時間差がメモリシ
ステムの動作時間に占める割合は小さく、列デコ
ーダ出力線は行線にくらべ負荷容量も小さく、ま
た通常アルミニウムで配線されるため、アドレス
入力が変化して列デコーダ出力線が変化する迄の
時間は、アドレス入力が変化して行線が変化する
迄の時間に比べ短かいので、メモリデータの読み
出し速度が遅くなるような支障は生じない。
差をつけるようにしても、この時間差がメモリシ
ステムの動作時間に占める割合は小さく、列デコ
ーダ出力線は行線にくらべ負荷容量も小さく、ま
た通常アルミニウムで配線されるため、アドレス
入力が変化して列デコーダ出力線が変化する迄の
時間は、アドレス入力が変化して行線が変化する
迄の時間に比べ短かいので、メモリデータの読み
出し速度が遅くなるような支障は生じない。
第３図は本発明の他の実施例のメモリを示す。
このメモリは、第１の列デコーダ３１、第２の列
デコーダ３２を有し、この第１の列デコーダ３１
で列選択回路４1〜４oを駆動し、第２の列デコー
ダ３２で２個組のセンスアンプ３３1，３４1，３
３2，３４2，…を切り換え、この２個組のセンス
アンプ毎に１個づつ出力バツフア３５1〜３５oを
接続し、上記２個組のセンスアンプの各組相互間
の列デコーダ出力線に前記したようにデプレツシ
ヨン型トランジスタ１１を接続するようにしてな
る。このようなメモリにおいても、第２の列デコ
ーダ３２の出力により各組センスアンプの駆動す
る時間に差がつくので、列アドレスの変化の際に
出力バツフア３５1〜３５oの出力が同時に変化す
ることはない。もちろん同時に、前記の様に各列
選択回路の駆動時間に差をつけるのがより望まし
い。また、二つのセンスアンプを切り換える場合
は、第２の列デコーダ３２はアドレスデータその
まま、つまりアドレスデータＡとその反転データ
Ａを出力してよい。すなわち、第２の列デコーダ
３２はアドレスバツフア回路でよい。また、第３
図において、列アドレスの変化に同期してパルス
を発生し、第２のデコーダ３２、センスアンプを
ダイナミツク的な動作で使用してもよい。
このメモリは、第１の列デコーダ３１、第２の列
デコーダ３２を有し、この第１の列デコーダ３１
で列選択回路４1〜４oを駆動し、第２の列デコー
ダ３２で２個組のセンスアンプ３３1，３４1，３
３2，３４2，…を切り換え、この２個組のセンス
アンプ毎に１個づつ出力バツフア３５1〜３５oを
接続し、上記２個組のセンスアンプの各組相互間
の列デコーダ出力線に前記したようにデプレツシ
ヨン型トランジスタ１１を接続するようにしてな
る。このようなメモリにおいても、第２の列デコ
ーダ３２の出力により各組センスアンプの駆動す
る時間に差がつくので、列アドレスの変化の際に
出力バツフア３５1〜３５oの出力が同時に変化す
ることはない。もちろん同時に、前記の様に各列
選択回路の駆動時間に差をつけるのがより望まし
い。また、二つのセンスアンプを切り換える場合
は、第２の列デコーダ３２はアドレスデータその
まま、つまりアドレスデータＡとその反転データ
Ａを出力してよい。すなわち、第２の列デコーダ
３２はアドレスバツフア回路でよい。また、第３
図において、列アドレスの変化に同期してパルス
を発生し、第２のデコーダ３２、センスアンプを
ダイナミツク的な動作で使用してもよい。
第４図ａ〜ｅは、上記第２図、第３図中のトラ
ンジスタ１１の各種置換例を示すものである。同
図ａ，ｂはトランジスタ１１のゲートを列デコー
ダ出力線の列デコーダ側もしくはその反対側に接
続したものである。同図ｃ，ｄは上記ａ，ｂの組
合せ、同図ｅはインバータ４１を使用したもので
ある。
ンジスタ１１の各種置換例を示すものである。同
図ａ，ｂはトランジスタ１１のゲートを列デコー
ダ出力線の列デコーダ側もしくはその反対側に接
続したものである。同図ｃ，ｄは上記ａ，ｂの組
合せ、同図ｅはインバータ４１を使用したもので
ある。
上述したように本発明によれば、列デコーダの
出力線が各出力バツフアに対応した列選択回路あ
るいはセンスアンプを駆動する際に、各メモリセ
ルアレイに対応する出力バツフア回路へ現われる
出力相互間に時間差をつけるようなタイミング差
手段を設けたので、上記出力が同時に変化するこ
とはない。したがつて、出力端子の容量を駆動す
る際の瞬時電流は低減され、マイクロコンピユー
タシステムに適用した際にシステムの安定な動作
が可能となる半導体メモリを提供できる。
出力線が各出力バツフアに対応した列選択回路あ
るいはセンスアンプを駆動する際に、各メモリセ
ルアレイに対応する出力バツフア回路へ現われる
出力相互間に時間差をつけるようなタイミング差
手段を設けたので、上記出力が同時に変化するこ
とはない。したがつて、出力端子の容量を駆動す
る際の瞬時電流は低減され、マイクロコンピユー
タシステムに適用した際にシステムの安定な動作
が可能となる半導体メモリを提供できる。
第１図は従来の半導体メモリの一例を示す構成
説明図、第２図は本発明に係る半導体メモリの一
実施例の要部を示す構成説明図、第３図は本発明
の他の実施例を示す構成説明図、第４図は第２
図、第３図におけるトランジスタ１１の置換例を
示す回路図である。 １1〜１o……メモリセルアレイ、３……行デコ
ーダ、４1〜４o……列選択回路、６……列デコー
ダ、７1〜７o……センスアンプ。
説明図、第２図は本発明に係る半導体メモリの一
実施例の要部を示す構成説明図、第３図は本発明
の他の実施例を示す構成説明図、第４図は第２
図、第３図におけるトランジスタ１１の置換例を
示す回路図である。 １1〜１o……メモリセルアレイ、３……行デコ
ーダ、４1〜４o……列選択回路、６……列デコー
ダ、７1〜７o……センスアンプ。
Claims (1)
- 【特許請求の範囲】 １ 複数ビツト出力に対応して設けられ、同一ア
ドレスで指定されるデータを外部に出力する複数
の出力バツフア回路と、この複数の出力バツフア
回路に各対応して設けられ上記複数の出力バツフ
ア回路からそれぞれの出力ビツトデータが導出さ
れる複数のメモリセルアレイと、この複数のメモ
リセルアレイそれぞれのメモリセルを選択する行
デコーダおよび列デコーダと、前記複数のメモリ
セルアレイの各出力ビツトデータを各対応する前
記複数の出力バツフア回路へそれぞれ導出するタ
イミングに差をつけるために列選択回路またはセ
ンスアンプの駆動タイミングに差をつけるタイミ
ング差手段とを具備することを特徴とする半導体
メモリ。 ２ 前記タイミング差発生手段は、前記列選択回
路間またはセンスアンプ間に挿入された遅延回路
より成ることを特徴とする特許請求の範囲第１項
記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079551A JPS57195381A (en) | 1981-05-26 | 1981-05-26 | Semiconductor memory |
| US06/379,852 US4556961A (en) | 1981-05-26 | 1982-05-19 | Semiconductor memory with delay means to reduce peak currents |
| DE19823219379 DE3219379A1 (de) | 1981-05-26 | 1982-05-24 | Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079551A JPS57195381A (en) | 1981-05-26 | 1981-05-26 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57195381A JPS57195381A (en) | 1982-12-01 |
| JPH0215956B2 true JPH0215956B2 (ja) | 1990-04-13 |
Family
ID=13693138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56079551A Granted JPS57195381A (en) | 1981-05-26 | 1981-05-26 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57195381A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020387A (ja) * | 1983-07-15 | 1985-02-01 | Nec Corp | メモリ回路 |
| JP2704885B2 (ja) * | 1988-08-03 | 1998-01-26 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3073991B2 (ja) * | 1988-04-19 | 2000-08-07 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH0354795A (ja) * | 1989-07-21 | 1991-03-08 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346238A (en) * | 1976-10-08 | 1978-04-25 | Toshiba Corp | Semiconductor memory unit |
-
1981
- 1981-05-26 JP JP56079551A patent/JPS57195381A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346238A (en) * | 1976-10-08 | 1978-04-25 | Toshiba Corp | Semiconductor memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57195381A (en) | 1982-12-01 |
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