JPH06104403A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06104403A JPH06104403A JP4252902A JP25290292A JPH06104403A JP H06104403 A JPH06104403 A JP H06104403A JP 4252902 A JP4252902 A JP 4252902A JP 25290292 A JP25290292 A JP 25290292A JP H06104403 A JPH06104403 A JP H06104403A
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Abstract
(57)【要約】
【目的】ＤＲＡＭの動作の高速化を図ること。
【構成】出力部（２１）と、試験用出力部（２２）とを
有し、かつ第1のパッケージ用の第１の出力端子（２
３）と、第２のパッケージ用の第２の出力端子（２４）
とを有する半導体装置において、前記第１のパッケージ
に封入された場合には、前記第１の出力端子（２３）に
前記出力部（２１）が接続され、かつ前記第２の出力端
子（２４）に前記試験用出力部（２２）が接続される第
１の配線（Ｈ１）を有し、前記第２のパッケージに封入
された場合には、前記第２の出力端子（２４）に前記出
力部（２１）が接続され、かつ前記第１の出力端子（２
３）に前記試験用出力部（２２）が接続される配線であ
る第２の配線（Ｈ２）を有する。
有し、かつ第1のパッケージ用の第１の出力端子（２
３）と、第２のパッケージ用の第２の出力端子（２４）
とを有する半導体装置において、前記第１のパッケージ
に封入された場合には、前記第１の出力端子（２３）に
前記出力部（２１）が接続され、かつ前記第２の出力端
子（２４）に前記試験用出力部（２２）が接続される第
１の配線（Ｈ１）を有し、前記第２のパッケージに封入
された場合には、前記第２の出力端子（２４）に前記出
力部（２１）が接続され、かつ前記第１の出力端子（２
３）に前記試験用出力部（２２）が接続される配線であ
る第２の配線（Ｈ２）を有する。
Description
【０００１】
【産業上の利用分野】本発明は高速化を図ったＤＲＡＭ
（Dynamic Random Access Memory) 及びその製造方法に
関する。
（Dynamic Random Access Memory) 及びその製造方法に
関する。
【０００２】
【従来の技術】従来例に係る半導体装置はリング・オシ
レータを有するＤＲＡＭである。このリング・オシレー
タは、ＤＲＡＭに必要な動作であるリフレッシュ動作
（データの再書込み動作）をＤＲＡＭ自身が行うための
セルフ・リフレッシュタイマ内に内蔵された回路であっ
て、リフレッシュレート（単位時間あたりのリフレッシ
ュ動作の回数）を決定する回路である。
レータを有するＤＲＡＭである。このリング・オシレー
タは、ＤＲＡＭに必要な動作であるリフレッシュ動作
（データの再書込み動作）をＤＲＡＭ自身が行うための
セルフ・リフレッシュタイマ内に内蔵された回路であっ
て、リフレッシュレート（単位時間あたりのリフレッシ
ュ動作の回数）を決定する回路である。
【０００３】半導体装置のパッケージには、一般にＳＯ
Ｊ（Small Outline J lead package）とＺＩＰ（Zig-Za
g In-line package)との２種類があるが、通常、ＤＲＡ
Ｍの製造の際には、その両方に対応できるように、予め
データなどの出力端子（以下パッドと称する）を２種類
設けておき、パッケージに対応する配線に基づいて、Ｓ
ＯＪ用パッド（ＳＰ）とＺＩＰ用パッド（ＺＰ）とのい
ずれかを選択する。
Ｊ（Small Outline J lead package）とＺＩＰ（Zig-Za
g In-line package)との２種類があるが、通常、ＤＲＡ
Ｍの製造の際には、その両方に対応できるように、予め
データなどの出力端子（以下パッドと称する）を２種類
設けておき、パッケージに対応する配線に基づいて、Ｓ
ＯＪ用パッド（ＳＰ）とＺＩＰ用パッド（ＺＰ）とのい
ずれかを選択する。
【０００４】その選択は、配線パターンを有するフォト
マスク（以下メタルマスクと称するを切り換えることに
よってなされる。すなわち、例えばパッケージにＳＯＪ
を選択したときには、ＳＯＪ用の配線パターンに対応す
るフォトマスクを用いて図に示すような回路構成を有す
る配線を形成する。このとき、ＺＩＰ用パッド（ＺＰ）
及びＺＩＰ用パッド接続部（４）は不要になる。
マスク（以下メタルマスクと称するを切り換えることに
よってなされる。すなわち、例えばパッケージにＳＯＪ
を選択したときには、ＳＯＪ用の配線パターンに対応す
るフォトマスクを用いて図に示すような回路構成を有す
る配線を形成する。このとき、ＺＩＰ用パッド（ＺＰ）
及びＺＩＰ用パッド接続部（４）は不要になる。
【０００５】以下で従来例に係るＤＲＡＭの出力部につ
いて説明する。図６は、従来例に係るＤＲＡＭの出力部
の回路図である。当該ＤＲＡＭの出力部は、切り換え論
理回路（１），出力バッファ（２），第１の出力端子接
続部（３），ＺＩＰ用パッド接続部（４），ＳＯＪ用パ
ッド（ＳＰ）及びＺＩＰ用パッド（ＺＰ）から成る。
いて説明する。図６は、従来例に係るＤＲＡＭの出力部
の回路図である。当該ＤＲＡＭの出力部は、切り換え論
理回路（１），出力バッファ（２），第１の出力端子接
続部（３），ＺＩＰ用パッド接続部（４），ＳＯＪ用パ
ッド（ＳＰ）及びＺＩＰ用パッド（ＺＰ）から成る。
【０００６】切り換え論理回路（１）は、ｐ型ＭＯＳト
ランジスタ（以下ｐ−ＭＯＳトランジスタと称する）
（ＴＲ１，ＴＲ３，ＴＲ５，ＴＲ７），ｎ型ＭＯＳトラ
ンジスタ（以下ｎ−ＭＯＳトランジスタと称する）（Ｔ
Ｒ２，ＴＲ４，ＴＲ６，ＴＲ８及びインバータ（Ｉｎ
１，Ｉｎ２）からなる回路であって、不図示のデータ出
力回路から入力されるデータ（ＤＡ１，ＤＡ２）と、不
図示のリング・オシレータ回路からの出力信号（ＲＯ
１，ＲＯ２）とのいずれかを出力バッファ（２）に選択
出力する回路である。
ランジスタ（以下ｐ−ＭＯＳトランジスタと称する）
（ＴＲ１，ＴＲ３，ＴＲ５，ＴＲ７），ｎ型ＭＯＳトラ
ンジスタ（以下ｎ−ＭＯＳトランジスタと称する）（Ｔ
Ｒ２，ＴＲ４，ＴＲ６，ＴＲ８及びインバータ（Ｉｎ
１，Ｉｎ２）からなる回路であって、不図示のデータ出
力回路から入力されるデータ（ＤＡ１，ＤＡ２）と、不
図示のリング・オシレータ回路からの出力信号（ＲＯ
１，ＲＯ２）とのいずれかを出力バッファ（２）に選択
出力する回路である。
【０００７】出力バッファ（２）は、ＮＡＮＤゲート
（NAND１，NAND２）及びインバータ（Ｉｎ１，Ｉｎ２）
からなる回路であり、出力イネーブル信号（Ｓｏ）に基
づいて、切り換え論理回路（１）から出力される信号を
パッケージに応じてＳＯＪ用パッド接続部（３），ＺＩ
Ｐ用パッド接続部（４）のいずれかに出力する回路であ
る。
（NAND１，NAND２）及びインバータ（Ｉｎ１，Ｉｎ２）
からなる回路であり、出力イネーブル信号（Ｓｏ）に基
づいて、切り換え論理回路（１）から出力される信号を
パッケージに応じてＳＯＪ用パッド接続部（３），ＺＩ
Ｐ用パッド接続部（４）のいずれかに出力する回路であ
る。
【０００８】ＳＯＪ用パッド接続部（３）は、ＳＯＪに
対応する出力端子であるＳＯＪ用パッド（ＳＰ）に接続
されており、ｎ−ＭＯＳトランジスタ（ＴＲ９，ＴＲ１
０からなる。また、ＺＩＰ用パッド接続部（４）は、Ｚ
ＩＰに対応する出力端子であるＺＩＰ用パッド（ＺＰ）
に接続されており、ｎ−ＭＯＳトランジスタ（ＴＲ１
１，ＴＲ１２）からなる。
対応する出力端子であるＳＯＪ用パッド（ＳＰ）に接続
されており、ｎ−ＭＯＳトランジスタ（ＴＲ９，ＴＲ１
０からなる。また、ＺＩＰ用パッド接続部（４）は、Ｚ
ＩＰに対応する出力端子であるＺＩＰ用パッド（ＺＰ）
に接続されており、ｎ−ＭＯＳトランジスタ（ＴＲ１
１，ＴＲ１２）からなる。
【０００９】当該回路の動作を、ＳＯＪを選択した場合
について説明する。まず、切り換え論理回路（１）に不
図示の出力部からデータ（ＤＡ１，ＤＡ２）及びリング
・オシレータ回路からの出力信号（ＲＯ１，ＲＯ２）が
入力され、切換信号（φ）によって、出力バッファ
（２）に該データ（ＤＡ１，ＤＡ２）と出力信号（ＲＯ
１，ＲＯ２）とのいずれかが選択出力される。
について説明する。まず、切り換え論理回路（１）に不
図示の出力部からデータ（ＤＡ１，ＤＡ２）及びリング
・オシレータ回路からの出力信号（ＲＯ１，ＲＯ２）が
入力され、切換信号（φ）によって、出力バッファ
（２）に該データ（ＤＡ１，ＤＡ２）と出力信号（ＲＯ
１，ＲＯ２）とのいずれかが選択出力される。
【００１０】出力バッファ（２）に入力されたデータ
（ＤＡ１，ＤＡ２）又は出力信号（ＲＯ１，ＲＯ２）
は、出力イネーブル信号（Ｓｏ）が入力されると、ＳＯ
Ｊ用パッド接続部（３）に出力され、ＳＯＪ用パッド
（ＳＰ）を介して外部に出力される なお、リング・オシレータ回路からの出力信号（ＲＯ
１，ＲＯ２）を切り換え論理回路（１）が出力バッファ
（２）に選択出力するのは、当該リング・オシレータ回
路の動作試験を行うときのみに限られている。
（ＤＡ１，ＤＡ２）又は出力信号（ＲＯ１，ＲＯ２）
は、出力イネーブル信号（Ｓｏ）が入力されると、ＳＯ
Ｊ用パッド接続部（３）に出力され、ＳＯＪ用パッド
（ＳＰ）を介して外部に出力される なお、リング・オシレータ回路からの出力信号（ＲＯ
１，ＲＯ２）を切り換え論理回路（１）が出力バッファ
（２）に選択出力するのは、当該リング・オシレータ回
路の動作試験を行うときのみに限られている。
【００１１】当該動作試験はパッケージにＤＲＡＭを収
納する以前に行われ、パッケージに収納されたのちには
リング・オシレータ回路からの出力信号（ＲＯ１，ＲＯ
２）を外部に出力する必要はなく、切り換え論理回路
（１）はデータ（ＤＡ１，ＤＡ２）のみを出力すること
になるので、動作試験後には、切り換え論理回路（１）
は実質上不要になる。
納する以前に行われ、パッケージに収納されたのちには
リング・オシレータ回路からの出力信号（ＲＯ１，ＲＯ
２）を外部に出力する必要はなく、切り換え論理回路
（１）はデータ（ＤＡ１，ＤＡ２）のみを出力すること
になるので、動作試験後には、切り換え論理回路（１）
は実質上不要になる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置によると図６に示すように、データを出
力する際に出力部において複雑な切り換え論理回路
（１）を介してデータを出力するので、その分動作速度
が遅くなるという問題があった。
来の半導体装置によると図６に示すように、データを出
力する際に出力部において複雑な切り換え論理回路
（１）を介してデータを出力するので、その分動作速度
が遅くなるという問題があった。
【００１３】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、第１のパッ
ケージと、第２のパッケージとのいずれかを選択し、か
つ少なくとも出力部（２１）と試験用出力部（２２）と
を有する半導体装置において、第１のパッケージが選択
された場合には、該第１のパッケージに対応してデータ
を出力する第１の出力端子（２３）に出力部（２１）が
接続され、かつ第２のパッケージに対応してデータを出
力する第２の出力端子（２４）に試験用出力部（２２）
が接続され、第２のパッケージが選択された場合には、
第２の出力端子（２４）に出力部（２１）が接続され、
かつ第１の出力端子（２３）に試験用出力部（２２）が
接続されることで、高速動作が可能になる半導体装置及
びその製造方法を提供するものである。
に鑑み成されたもので、図１に示すように、第１のパッ
ケージと、第２のパッケージとのいずれかを選択し、か
つ少なくとも出力部（２１）と試験用出力部（２２）と
を有する半導体装置において、第１のパッケージが選択
された場合には、該第１のパッケージに対応してデータ
を出力する第１の出力端子（２３）に出力部（２１）が
接続され、かつ第２のパッケージに対応してデータを出
力する第２の出力端子（２４）に試験用出力部（２２）
が接続され、第２のパッケージが選択された場合には、
第２の出力端子（２４）に出力部（２１）が接続され、
かつ第１の出力端子（２３）に試験用出力部（２２）が
接続されることで、高速動作が可能になる半導体装置及
びその製造方法を提供するものである。
【００１４】
【作 用】本発明に係る半導体装置によれば、図１に示
すように、選択されたパッケージに対応してデータを出
力する出力端子に出力部（２１）が接続され、選択され
なかったパッケージに対応してデータを出力する出力端
子に試験用出力部（２２）が接続されている。
すように、選択されたパッケージに対応してデータを出
力する出力端子に出力部（２１）が接続され、選択され
なかったパッケージに対応してデータを出力する出力端
子に試験用出力部（２２）が接続されている。
【００１５】例えば、第１のパッケージを選択した場合
は、第１の出力端子（２３）に出力部（２１）が直接接
続され、選択されなかった第２のパッケージに対応する
第２の出力端子（２４）に試験用出力部（２２）が直接
接続されている。また、本発明に係る半導体装置の製造
方法によれば、図２のフローチャートに示すように、第
１の出力端子（２３）に出力部（２１）が接続され、か
つ第２の出力端子（２４）に試験用出力部（２２）が接
続された第１の配線（Ｈ１）と、第２の出力端子（２
４）に出力部（２１）が接続され、かつ第１の出力端子
（２３）に試験用出力部（２２）が接続された第２の配
線（Ｈ２）とを、２種類の配線パターンに対応するフォ
トマスクを選択することによって設けている。
は、第１の出力端子（２３）に出力部（２１）が直接接
続され、選択されなかった第２のパッケージに対応する
第２の出力端子（２４）に試験用出力部（２２）が直接
接続されている。また、本発明に係る半導体装置の製造
方法によれば、図２のフローチャートに示すように、第
１の出力端子（２３）に出力部（２１）が接続され、か
つ第２の出力端子（２４）に試験用出力部（２２）が接
続された第１の配線（Ｈ１）と、第２の出力端子（２
４）に出力部（２１）が接続され、かつ第１の出力端子
（２３）に試験用出力部（２２）が接続された第２の配
線（Ｈ２）とを、２種類の配線パターンに対応するフォ
トマスクを選択することによって設けている。
【００１６】例えば、第１のパッケージを選択した場合
には第１の配線（Ｈ１）を設け（図２のステップＰ
３）、第２のパッケージを選択した場合には、第２の配
線（Ｈ２を設けている（図２のステップＰ４）。このた
め、試験用出力部（２２）の動作試験をする際には、試
験用出力部（２２）からの出力信号を、選択されなかっ
たパッケージに対応してデータを出力する出力端子から
出力して試験し、選択されたパッケージに対応してデー
タを出力する出力端子からデータを出力することが可能
になる。
には第１の配線（Ｈ１）を設け（図２のステップＰ
３）、第２のパッケージを選択した場合には、第２の配
線（Ｈ２を設けている（図２のステップＰ４）。このた
め、試験用出力部（２２）の動作試験をする際には、試
験用出力部（２２）からの出力信号を、選択されなかっ
たパッケージに対応してデータを出力する出力端子から
出力して試験し、選択されたパッケージに対応してデー
タを出力する出力端子からデータを出力することが可能
になる。
【００１７】このため、出力部（２１）からのデータ
と、試験用出力部（２２）からの出力信号とを、独立に
出力することができるので、従来例のように、出力部
（２１）から出力されるデータと、試験用出力部（２
２）から出力される出力信号との何れかを選択出力して
いた切り換え論理回路（１）を要しない。よって該切り
換え論理回路（１）を介さずにデータを出力することが
できるので、その分当該半導体装置の高速動作が可能に
なる。
と、試験用出力部（２２）からの出力信号とを、独立に
出力することができるので、従来例のように、出力部
（２１）から出力されるデータと、試験用出力部（２
２）から出力される出力信号との何れかを選択出力して
いた切り換え論理回路（１）を要しない。よって該切り
換え論理回路（１）を介さずにデータを出力することが
できるので、その分当該半導体装置の高速動作が可能に
なる。
【００１８】
【実施例】以下に本発明に係る半導体装置及びその製造
方法の一実施例を図面を参照しながら詳細に説明する。
本発明の一実施例に係る半導体装置は、データ出力回路
（２１）と、リング・オシレータ（２２）とを有するＤ
ＲＡＭである。当該リング・オシレータ（２２は、ＤＲ
ＡＭに必要な動作であるリフレッシュ動作（データの再
書込み動作）における、リフレッシュレート（単位時間
あたりのリフレッシュの回数）を決定する基になる回路
である。
方法の一実施例を図面を参照しながら詳細に説明する。
本発明の一実施例に係る半導体装置は、データ出力回路
（２１）と、リング・オシレータ（２２）とを有するＤ
ＲＡＭである。当該リング・オシレータ（２２は、ＤＲ
ＡＭに必要な動作であるリフレッシュ動作（データの再
書込み動作）における、リフレッシュレート（単位時間
あたりのリフレッシュの回数）を決定する基になる回路
である。
【００１９】図３に、パッケージとしてＳＯＪを選択し
た場合の当該ＤＲＡＭの出力部の回路構成を示す。当該
ＤＲＡＭの出力部は、出力バッファ（１２），ＳＯＪ用
パッド接続部（１３），ＺＩＰ用パッド接続部（１
４），ＳＯＪ用パッド（ＳＰ）及びＺＩＰ用パッド（Ｚ
Ｐ）から成る。出力バッファ（１２）は、ＳＯＪ用パッ
ド接続部（１３）に接続されている。当該回路の構成
は、それぞれ直列に接続されたＮＡＮＤゲート（NAND1
1，NAND12及びインバータ（Ｉｎ11，Ｉｎ12）からな
り、その機能は、外部回路から出力イネーブル信号（Ｓ
ｏ）が入力されると、データ出力回路（２１）から出力
されるデータ（ＤＡ１，ＤＡ２）をＳＯＪ用パッド接続
部（１３）に出力するものである。
た場合の当該ＤＲＡＭの出力部の回路構成を示す。当該
ＤＲＡＭの出力部は、出力バッファ（１２），ＳＯＪ用
パッド接続部（１３），ＺＩＰ用パッド接続部（１
４），ＳＯＪ用パッド（ＳＰ）及びＺＩＰ用パッド（Ｚ
Ｐ）から成る。出力バッファ（１２）は、ＳＯＪ用パッ
ド接続部（１３）に接続されている。当該回路の構成
は、それぞれ直列に接続されたＮＡＮＤゲート（NAND1
1，NAND12及びインバータ（Ｉｎ11，Ｉｎ12）からな
り、その機能は、外部回路から出力イネーブル信号（Ｓ
ｏ）が入力されると、データ出力回路（２１）から出力
されるデータ（ＤＡ１，ＤＡ２）をＳＯＪ用パッド接続
部（１３）に出力するものである。
【００２０】ＳＯＪ用パッド接続部（１３）は、ＳＯＪ
用パッド（ＳＰ）及び出力バッファ（１２）に接続され
ており、２つのｎ−ＭＯＳトランジスタ（ＴＲ21，ＴＲ
22）から構成されている。ＺＩＰ用パッド接続部（１
４）は、２つのｎ−ＭＯＳトランジスタ（ＴＲ23，ＴＲ
24）からなる回路であって、リング・オシレータ（２
２）に接続され、該リング・オシレータ（２２）から出
力され、リング・オシレータ（２２）の動作試験結果で
ある出力信号（ＲＯ１，ＲＯ２）をＺＩＰ用パッド（Ｚ
Ｐ）に出力する回路である。
用パッド（ＳＰ）及び出力バッファ（１２）に接続され
ており、２つのｎ−ＭＯＳトランジスタ（ＴＲ21，ＴＲ
22）から構成されている。ＺＩＰ用パッド接続部（１
４）は、２つのｎ−ＭＯＳトランジスタ（ＴＲ23，ＴＲ
24）からなる回路であって、リング・オシレータ（２
２）に接続され、該リング・オシレータ（２２）から出
力され、リング・オシレータ（２２）の動作試験結果で
ある出力信号（ＲＯ１，ＲＯ２）をＺＩＰ用パッド（Ｚ
Ｐ）に出力する回路である。
【００２１】当該回路の動作は、データ出力回路（２
１）から出力されるデータ（ＤＡ１，ＤＡ２）が出力バ
ッファ（１２）に入力される。該出力バッファ（１２）
に出力イネーブル信号（Ｓｏ）が入力されると、出力バ
ッファ（１２）からデータ（ＤＡ１，ＤＡ２）がＳＯＪ
用パッド接続部（１３）を介してＳＯＪ用パッド（ＳＰ
から出力される。
１）から出力されるデータ（ＤＡ１，ＤＡ２）が出力バ
ッファ（１２）に入力される。該出力バッファ（１２）
に出力イネーブル信号（Ｓｏ）が入力されると、出力バ
ッファ（１２）からデータ（ＤＡ１，ＤＡ２）がＳＯＪ
用パッド接続部（１３）を介してＳＯＪ用パッド（ＳＰ
から出力される。
【００２２】また、リング・オシレータ（２２）の動作
試験の際には、その結果を示す出力信号（ＲＯ１，ＲＯ
２）が、ＺＩＰ用パッド接続部（１４）を介してＺＩＰ
用パッド（ＺＰ）から出力される。当該動作試験は、当
該回路が形成された後であって、パッケージに収納する
以前になされる。次に、パッケージとしてＺＩＰを選択
した場合の当該ＤＲＡＭの出力部の回路構成を図４に示
す。なお、ＳＯＪを選択した出力部と共通の点について
は、重複するので説明を省略する。
試験の際には、その結果を示す出力信号（ＲＯ１，ＲＯ
２）が、ＺＩＰ用パッド接続部（１４）を介してＺＩＰ
用パッド（ＺＰ）から出力される。当該動作試験は、当
該回路が形成された後であって、パッケージに収納する
以前になされる。次に、パッケージとしてＺＩＰを選択
した場合の当該ＤＲＡＭの出力部の回路構成を図４に示
す。なお、ＳＯＪを選択した出力部と共通の点について
は、重複するので説明を省略する。
【００２３】すなわち、ＺＩＰを選択した場合の当該Ｄ
ＲＡＭの出力部は、ＳＯＪを選択した場合と同様に、出
力バッファ（１２），ＳＯＪ用パッド接続部（１３），
ＺＩＰ用パッド接続部（１４），ＳＯＪ用パッド（Ｓ
Ｐ）及びＺＩＰ用パッド（ＺＰから成る。出力バッファ
（１２）は、ＺＩＰ用パッド接続部（１４）に接続され
ており、出力イネーブル信号（Ｓｏ）が入力されると、
データ出力回路（２１）から出力されるデータ（ＤＡ
１，ＤＡ２）をＺＩＰ用パッド接続部（１４）に出力す
る回路である。
ＲＡＭの出力部は、ＳＯＪを選択した場合と同様に、出
力バッファ（１２），ＳＯＪ用パッド接続部（１３），
ＺＩＰ用パッド接続部（１４），ＳＯＪ用パッド（Ｓ
Ｐ）及びＺＩＰ用パッド（ＺＰから成る。出力バッファ
（１２）は、ＺＩＰ用パッド接続部（１４）に接続され
ており、出力イネーブル信号（Ｓｏ）が入力されると、
データ出力回路（２１）から出力されるデータ（ＤＡ
１，ＤＡ２）をＺＩＰ用パッド接続部（１４）に出力す
る回路である。
【００２４】ＳＯＪ用パッド接続部（１３）は、リング
・オシレータ（２２）に接続され、該リング・オシレー
タ（２２）から出力される出力信号（ＲＯ１，ＲＯ２）
をＳＯＪ用パッド（ＳＰ）に出力する回路である。その
構成はｎ−ＭＯＳトランジスタ（ＴＲ21，ＴＲ22）から
なる。ＺＩＰ用パッド接続部（１４）は、出力バッファ
（１２）に接続されており、該出力バッファ（１２）か
ら出力されるデータ（ＤＡ１，ＤＡ２）をＺＩＰ用パッ
ド（ＺＰ）に出力する回路である。
・オシレータ（２２）に接続され、該リング・オシレー
タ（２２）から出力される出力信号（ＲＯ１，ＲＯ２）
をＳＯＪ用パッド（ＳＰ）に出力する回路である。その
構成はｎ−ＭＯＳトランジスタ（ＴＲ21，ＴＲ22）から
なる。ＺＩＰ用パッド接続部（１４）は、出力バッファ
（１２）に接続されており、該出力バッファ（１２）か
ら出力されるデータ（ＤＡ１，ＤＡ２）をＺＩＰ用パッ
ド（ＺＰ）に出力する回路である。
【００２５】当該回路の動作は、データ出力回路（２
１）から出力されるデータ（ＤＡ１，ＤＡ２）が出力バ
ッファ（１２）に入力される。該出力バッファ（１２）
に出力イネーブル信号（Ｓｏ）が入力されると、出力バ
ッファ（１２）からデータ（ＤＡ１，ＤＡ２）がＺＩＰ
用パッド接続部（１４）を介してＺＩＰ用パッド（ＺＰ
から出力される。
１）から出力されるデータ（ＤＡ１，ＤＡ２）が出力バ
ッファ（１２）に入力される。該出力バッファ（１２）
に出力イネーブル信号（Ｓｏ）が入力されると、出力バ
ッファ（１２）からデータ（ＤＡ１，ＤＡ２）がＺＩＰ
用パッド接続部（１４）を介してＺＩＰ用パッド（ＺＰ
から出力される。
【００２６】また、リング・オシレータ（２２）の動作
試験の際には、その結果を示す出力信号（ＲＯ１，ＲＯ
２）が、ＳＯＪ用パッド接続部（１３）を介してＳＯＪ
用パッド（ＳＰ）から出力される。当該動作試験は、Ｓ
ＯＪを選択した場合と同様に、当該回路が形成された後
であって、パッケージに収納する以前になされる。上記
したような本発明の実施例に係るＤＲＡＭの製造方法に
ついて図５のフローチャートを参照しながら説明する。
図５は本実施例に係るＤＲＡＭの製造方法を説明するフ
ローチャートである。
試験の際には、その結果を示す出力信号（ＲＯ１，ＲＯ
２）が、ＳＯＪ用パッド接続部（１３）を介してＳＯＪ
用パッド（ＳＰ）から出力される。当該動作試験は、Ｓ
ＯＪを選択した場合と同様に、当該回路が形成された後
であって、パッケージに収納する以前になされる。上記
したような本発明の実施例に係るＤＲＡＭの製造方法に
ついて図５のフローチャートを参照しながら説明する。
図５は本実施例に係るＤＲＡＭの製造方法を説明するフ
ローチャートである。
【００２７】図５のステップＰ１でＺＩＰ、ＳＯＪのい
ずれのパッケージにも対応出来る様に２種類のパッド
（ＺＰ，ＳＰ）が形成されたＤＲＡＭの回路を形成す
る。次に、ステップＰ２でＺＩＰ，ＳＯＪのいずれか
を、対応する配線用のフォトマスクを選択し、各々のパ
ッケージに対応する配線を形成する。このようにして図
３，図４に示すような回路構成を有する配線がＤＲＡＭ
に形成される。
ずれのパッケージにも対応出来る様に２種類のパッド
（ＺＰ，ＳＰ）が形成されたＤＲＡＭの回路を形成す
る。次に、ステップＰ２でＺＩＰ，ＳＯＪのいずれか
を、対応する配線用のフォトマスクを選択し、各々のパ
ッケージに対応する配線を形成する。このようにして図
３，図４に示すような回路構成を有する配線がＤＲＡＭ
に形成される。
【００２８】次いで、ステップＰ３で、ＤＲＡＭの内部
にあるリング・オシレータ（２２）の動作試験をする。
当該動作試験は、リング・オシレータ（２２）から出力
される出力信号（ＲＯ１，ＲＯ２）を、選択されなかっ
たパッケージ用のパッドから出力することによってなさ
れる。次に、ステップＰ４で当該ＤＲＡＭをパッケージ
に収納する。以上によって、本実施例に係るＤＲＡＭが
形成される。
にあるリング・オシレータ（２２）の動作試験をする。
当該動作試験は、リング・オシレータ（２２）から出力
される出力信号（ＲＯ１，ＲＯ２）を、選択されなかっ
たパッケージ用のパッドから出力することによってなさ
れる。次に、ステップＰ４で当該ＤＲＡＭをパッケージ
に収納する。以上によって、本実施例に係るＤＲＡＭが
形成される。
【００２９】斯かる本発明の実施例に係る半導体装置に
よれば、選択されたパッケージに対応してデータを出力
するパッドにデータ出力回路（２１）が接続され、選択
されなかったパッケージに対応してデータを出力するパ
ッドにリング・オシレータ（２２）が接続されている。
例えば、図３に示すように、ＳＯＪを選択した場合は、
ＳＯＪに対応してデータを出力するＳＯＪ用パッド（２
３）にデータ出力回路（２１）が直接接続され選択され
なかったＺＩＰに対応してデータを出力するＺＩＰ用パ
ッド（２４）にリング・オシレータ（２２）が直接接続
されている。
よれば、選択されたパッケージに対応してデータを出力
するパッドにデータ出力回路（２１）が接続され、選択
されなかったパッケージに対応してデータを出力するパ
ッドにリング・オシレータ（２２）が接続されている。
例えば、図３に示すように、ＳＯＪを選択した場合は、
ＳＯＪに対応してデータを出力するＳＯＪ用パッド（２
３）にデータ出力回路（２１）が直接接続され選択され
なかったＺＩＰに対応してデータを出力するＺＩＰ用パ
ッド（２４）にリング・オシレータ（２２）が直接接続
されている。
【００３０】また、本発明の実施例に係る半導体装置の
製造方法によれば、図３に示すようなＳＯＪ用パッド
（２３）にデータ出力回路（２１）が接続され、かつＺ
ＩＰ用パッド（２４）にリング・オシレータ（２２）が
接続された配線と、図４に示すようなＺＩＰ用パッド
（２４）にデータ出力回路（２１）が接続され、かつＳ
ＯＪ用パッド（２３）にリング・オシレータ（２２）が
接続された配線とを、２種類の配線パターンに対応する
フォトマスクを選択することによって選択形成してい
る。
製造方法によれば、図３に示すようなＳＯＪ用パッド
（２３）にデータ出力回路（２１）が接続され、かつＺ
ＩＰ用パッド（２４）にリング・オシレータ（２２）が
接続された配線と、図４に示すようなＺＩＰ用パッド
（２４）にデータ出力回路（２１）が接続され、かつＳ
ＯＪ用パッド（２３）にリング・オシレータ（２２）が
接続された配線とを、２種類の配線パターンに対応する
フォトマスクを選択することによって選択形成してい
る。
【００３１】このため、リング・オシレータ（２２）の
動作試験をする際には、その試験のために用いるリング
・オシレータ（２２）からの出力信号（ＲＯ１，ＲＯ
２）を選択されなかったパッケージに対応してデータを
出力するパッドから出力し、選択されたパッケージに対
応してデータを出力するパッドからデータ（ＤＡ１，Ｄ
Ａ２）を出力することが可能になる。
動作試験をする際には、その試験のために用いるリング
・オシレータ（２２）からの出力信号（ＲＯ１，ＲＯ
２）を選択されなかったパッケージに対応してデータを
出力するパッドから出力し、選択されたパッケージに対
応してデータを出力するパッドからデータ（ＤＡ１，Ｄ
Ａ２）を出力することが可能になる。
【００３２】これにより、データ出力回路（２１）から
のデータ（ＤＡ１，ＤＡ２）と、リング・オシレータ
（２２）からの出力信号（ＲＯ１，ＲＯ２）とを、独立
に出力することができるので、従来例のように、データ
出力回路（２１）から出力されるデータ（ＤＡ１，ＤＡ
２）と、リング・オシレータ（２２）から出力される出
力信号（ＲＯ１，ＲＯ２）との何れかを選択出力してい
た切り換え論理回路（１を要しない。よって該切り換え
論理回路（１）を介さずにデータ（ＤＡ１，ＤＡ２）を
出力することができるので、その分当該半導体装置の高
速動作が可能になる。
のデータ（ＤＡ１，ＤＡ２）と、リング・オシレータ
（２２）からの出力信号（ＲＯ１，ＲＯ２）とを、独立
に出力することができるので、従来例のように、データ
出力回路（２１）から出力されるデータ（ＤＡ１，ＤＡ
２）と、リング・オシレータ（２２）から出力される出
力信号（ＲＯ１，ＲＯ２）との何れかを選択出力してい
た切り換え論理回路（１を要しない。よって該切り換え
論理回路（１）を介さずにデータ（ＤＡ１，ＤＡ２）を
出力することができるので、その分当該半導体装置の高
速動作が可能になる。
【００３３】なお、本実施例において、データ出力回路
（２１）は、出力部の一例であり、リング・オシレータ
（２２）は試験用出力部の一例である。また、ＳＯＪ用
パッド（ＳＰ）は第１の出力端子（２３）の一例であ
り、ＺＩＰ用パッド（ＺＰ）は第２の出力端子（２４）
の一例である。
（２１）は、出力部の一例であり、リング・オシレータ
（２２）は試験用出力部の一例である。また、ＳＯＪ用
パッド（ＳＰ）は第１の出力端子（２３）の一例であ
り、ＺＩＰ用パッド（ＺＰ）は第２の出力端子（２４）
の一例である。
【００３４】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、選択されたパッケージに対応するする
出力端子に出力部（２１）が接続され、選択されなかっ
たパッケージに対応する出力端子に試験用出力部（２
２）が接続されている。また、本発明に係る半導体装置
の製造方法によれば、第１の配線（Ｈ１）と、第２の配
線（Ｈ２）とを、２種類の配線パターンに対応するフォ
トマスクを選択することによって選択形成している。
体装置によれば、選択されたパッケージに対応するする
出力端子に出力部（２１）が接続され、選択されなかっ
たパッケージに対応する出力端子に試験用出力部（２
２）が接続されている。また、本発明に係る半導体装置
の製造方法によれば、第１の配線（Ｈ１）と、第２の配
線（Ｈ２）とを、２種類の配線パターンに対応するフォ
トマスクを選択することによって選択形成している。
【００３５】このため、従来例のように、出力部（２
１）から出力されるデータと、試験用出力部（２２）か
ら出力される出力信号との何れかを選択出力していた切
り換え論理回路（１）を要しない。よって切り換え論理
回路（１）を介さずにデータなどを出力することができ
るので、その分当該半導体装置の高速動作が可能になる
１）から出力されるデータと、試験用出力部（２２）か
ら出力される出力信号との何れかを選択出力していた切
り換え論理回路（１）を要しない。よって切り換え論理
回路（１）を介さずにデータなどを出力することができ
るので、その分当該半導体装置の高速動作が可能になる
【図１】本発明に係る半導体装置の原理図である。
【図２】本発明に係る半導体装置の製造方法を説明する
フローチャートである。
フローチャートである。
【図３】本発明の実施例に係るＤＲＡＭの出力部を説明
する第１の回路構成図である。
する第１の回路構成図である。
【図４】本発明の実施例に係るＤＲＡＭの出力部を説明
する第２の回路構成図である。
する第２の回路構成図である。
【図５】本発明の実施例に係るＤＲＡＭの製造方法を説
明するフローチャートである。
明するフローチャートである。
【図６】従来例に係るＤＲＡＭの回路構成図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｘ 9272−4Ｍ 27/04 Ｅ 8427−4Ｍ Ｄ 8427−4Ｍ
Claims (4)
- 【請求項１】 出力部（２１）と、試験用出力部（２
２）とを有し、かつ第１のパッケージ用の第１の出力端
子（２３）と、第２のパッケージ用の第２の出力端子
（２４）とを有する半導体装置において、 前記第１のパッケージに封入された場合には、前記第１
の出力端子（２３）に前記出力部（２１）が接続され、
かつ前記第２の出力端子（２４）に前記試験用出力部
（２２）が接続される第１の配線（Ｈ１）を有し、 前記第２のパッケージに封入された場合には、前記第２
の出力端子（２４）に前記出力部（２１）が接続され、
かつ前記第１の出力端子（２３）に前記試験用出力部
（２２）が接続される配線である第２の配線（Ｈ２）を
有することを特徴とする半導体装置。 - 【請求項２】 前記試験用出力部（２２）は、発振器で
あることを特徴とする請求項第１項記載の半導体装置。 - 【請求項３】 前記第１のパッケージと前記第２のパッ
ケージとのいずれかへの封入を選択する工程と、 前記第１のパッケージを選択した場合には、前記第１の
出力端子（２３）に前記出力部（２１）が接続され、か
つ前記第２の出力端子（２４）に前記試験用出力部（２
２）が独立に接続された第１の配線（Ｈ１）を設け、 前記第２のパッケージを選択した場合には、前記第２の
出力端子（２４）に前記出力部（２１）が接続され、か
つ前記第１の出力端子（２３）に前記試験用出力部（２
２）が接続された第２の配線（Ｈ２）を設ける工程とを
有することを特徴とする請求項第１項記載の半導体装置
の製造方法。 - 【請求項４】 前記第１の配線（Ｈ１）と前記第２の配
線（Ｈ２）との選択は、異なる配線パターンに対応する
フォトマスクを選択することによってなされることを特
徴とする請求項第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25290292A JP3229662B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25290292A JP3229662B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104403A true JPH06104403A (ja) | 1994-04-15 |
| JP3229662B2 JP3229662B2 (ja) | 2001-11-19 |
Family
ID=17243767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25290292A Expired - Fee Related JP3229662B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229662B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
-
1992
- 1992-09-22 JP JP25290292A patent/JP3229662B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3229662B2 (ja) | 2001-11-19 |
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