JP2001185680A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置を誤った方向で回路基板に実装し
ても故障することがなくかつ正常に動作する半導体装置
を実現する。 【解決手段】 入力電圧発生／外部出力電圧発生回路
（５）を装置内部に設け、電源供給ピン端子（２Ａ−
０，２Ｂ−０）に対応するパッド（３Ａ−０，３Ｂ−
０）の電圧を検出し、その検出結果に基いて半導体装置
の挿入方向を特定し、正しい電圧をチップ内部回路
（６）へ与える。また、この特定方向に従って、回転対
称または線対称の位置の複数のピン端子の１つを選択し
てチップ内部回路に結合する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、パッケージ実装後、プリント回路基板への実
装時に、この半導体装置の回路基板への挿入方向がいず
れの方向であっても、正常に動作することのできる半導
体装置に関する。

【０００２】

【従来の技術】図２２は、従来の半導体装置の構成を概
略的に示す図である。図２２において、半導体装置１は
矩形形状を有し、長辺方向に沿って一方側に外部装置と
の電気的接続を行なうためのピン端子２Ａ−０〜２Ａ−
ｎが配置され、その長辺方向に沿って他方側に、外部装
置との電気的接続を取るためのピン端子２Ｂ−０〜２Ｂ
−ｎが配列される。ピン端子２Ａ−０には電源電圧ＶＣ
Ｃが与えられまたこのピン端子２Ａ−０と点対称の位置
にあるピン端子２Ｂ−０には接地電圧ＶＳＳが与えられ
る。

【０００３】ピン端子２Ａ−１〜２Ａ−ｎはそれぞれ、
信号Ａ１−Ａｎを受け、またピン端子２Ｂ−１〜２Ｂ−
ｎそれぞれも、信号Ｂ１−Ｂｎを受ける。ピン端子２Ａ
−１〜２Ａ−ｎおよび２Ｂ−１〜２Ｂ−ｎは、それぞ
れ、信号を入出力する入出力ピン端子のように示すが、
これらは、入力ピン端子、または出力ピン端子であって
もよい。

【０００４】半導体装置１は、さらに、ピン端子２Ａ−
０〜２Ａ−ｎおよび２Ｂ−０〜２Ｂ−ｎそれぞれに対応
して設けられるパッド３Ａ−０〜３Ａ−ｎおよび３Ｂ−
０〜３Ｂ−ｎを含む。これらのパッド３Ａ−０〜３Ａ−
ｎおよび３Ｂ−０〜３Ｂ−ｎは、それぞれ対応のピン端
子２Ａ−０〜２Ａ−ｎおよび２Ｂ−０〜２Ｂ−ｎに、ボ
ンディングワイヤを介して電気的に接続される。

【０００５】ピン端子２Ａ−０へ与えられる電源電圧Ｖ
ＣＣは、パッド３Ａ−０を介してチップ内部回路６に与
えられ、またピン端子２Ｂ−０へ接地電圧ＶＳＳが、パ
ッド３Ｂ−０を介してチップ内部回路６へ与えられる。
このチップ内部回路６は、ピン端子２Ａ−０へ与えられ
る電源電圧ＶＣＣを一方動作電源電圧として所定の処理
を行なってもよく、またこのピン端子２Ａ−０に与えら
れる電源電圧ＶＣＣを内部で降圧して動作電源電圧を生
成する構成であってもよい。

【０００６】パッド３Ａ−１〜３Ａ−ｎそれぞれに対応
してバッファ回路４Ａ−１〜４Ａ−ｎが配置され、また
パッド３Ｂ−１〜３Ｂ−ｎそれぞれに対応してバッファ
回路４Ｂ−１〜４Ｂ−ｎが配置される。これらのバッフ
ァ回路４Ａ−１〜４Ａ−ｎおよび４Ｂ−１〜４Ｂ−ｎ
は、入出力バッファ回路のように示すが、入力バッファ
回路または出力バッファ回路であってもよい。これらの
バッファ回路４Ａ−１〜４Ａ−ｎおよび４Ｂ−１〜４Ｂ
−ｎは、外部装置とチップ内部回路６の間の信号のイン
ターフェイスを取り、それぞれ与えられた信号をバッフ
ァ処理してチップ内部回路６または外部装置へ伝達す
る。

【０００７】この図２２に示すような半導体装置１のパ
ッケージは、その矩形形状の長辺方向に沿ってピン端子
が配列されており、通常、ＤＩＬ（デュアル・イン・ラ
イン）パッケージと呼ばれている。半導体チップに形成
される半導体装置１を、このようなパッケージで封止
し、ピン端子を介して外部装置と電気的に接続する構成
により、微細加工された半導体装置１を、ピン端子２Ａ
−０〜２Ａ−ｎおよび２Ｂ−０〜２Ｂ−ｎを介して、外
部装置と電気的に接続することができ、また回路基板へ
の挿入時においても、そのピン端子２Ａ−０〜２Ａ−ｎ
および２Ｂ−０〜２Ｂ−ｎにより、容易に、回路基板上
に実装することができる。

【０００８】

【発明が解決しようとする課題】この図２２に示す半導
体装置１においては、ピン端子２Ａ−０〜２Ａ−ｎおよ
び２Ｂ−０〜２Ｂ−ｎが矩形形状の長辺方向に沿って整
列して配置され、ピン番号により特定され、また入力／
出力する信号／電圧も予め定められている。このピン端
子２Ａ−０〜２Ａ−ｎおよび２Ｂ−０〜２Ｂ−ｎは、リ
ードフレームにより形成されており、すべて同一形状を
有している。したがってこの半導体装置１の上下方向を
明確に区別するために、図２３に示すように、半導体装
置１のパッケージ上面には、この上下方向を示すための
マーク（凹み）２０が、パッケージの短辺の一方側に形
成される。しかしながら、単に、この凹み２０により、
半導体装置の上下方向を区別しているだけであり、この
半導体装置１自身は、上下方向を反転しても、ピン端子
のピッチは変化せず、逆方向に回路基板のたとえばＩＣ
ソケットに挿入することができる。

【０００９】このような逆方向に半導体装置１を回路基
板に実装し、この回路基板全体に電源を投入した場合、
ピン端子に与えられる信号／電圧は、正規のものと異な
り、この半導体装置１は正常に動作しない。また、一般
に、ＤＩＬパッケージにおいては、短絡を防止するため
に、電源電圧ＶＣＣを受けるピン端子２Ａ−０と接地電
圧ＶＳＳを受けるピン端子２Ｂ−０は、図２２に示すよ
うに、点対称となる位置に配置される。このようなピン
配置において、半導体装置１を、上下逆方向に回路基板
に挿入した場合、ピン端子２Ａ−０および２Ｂ−０の位
置が入れ替わることになるため、接地電圧ＶＳＳを受け
るピン端子２Ｂ−０に電源電圧ＶＣＣが印加され、電源
電圧ＶＣＣを受けるピン端子２Ａ−０に、接地電圧ＶＳ
Ｓが印加される。この場合、半導体装置１のチップ内部
回路６において、接地電圧ＶＳＳに固定すべき接地線が
電源電圧ＶＣＣレベルに設定され、内部で大きな電流が
流れ、発熱が生じ、内部素子が発熱により破壊される場
合がある。たとえば、以下のような経路で、大きな電流
が流れる。

【００１０】図２４は、この半導体装置１の信号入力部
の構成の一例を示す図である。図２４において、パッド
ＰＤが信号線ＳＧを介してバッファ回路ＢＦに結合され
る。信号線ＳＧと電源ノードＰＳ０の間にダイオードＤ
Ｆ０が接続され、信号線ＳＧと電源ノード（接地ノー
ド）ＰＳ１の間にダイオードＤＦ１が接続される。ダイ
オードＤＦ０は、アノードが信号線ＳＧに接続され、カ
ソードが電源ノードＰＳ０に接続される。ダイオードＤ
Ｆ１は、アノードが接地ノードＰＳ１に接続され、カソ
ードが信号線ＳＧに接続される。

【００１１】半導体装置１が正常な方向で、回路基板に
挿入されたとき、電源ノードＰＳ０および接地ノードＰ
Ｓ１には、それぞれ電源電圧ＶＣＣおよび接地電圧ＶＳ
Ｓが与えられる。パッドＰＤに与えられた正のサージ電
圧は、ダイオードＤＦ０を介して電源ノードＰＳ０へ放
出される。負のサージ電圧がパッドＰＤに生じた場合に
は、ダイオードＤＦ１が導通し、接地ノードＰＳ１から
信号線ＳＧに電流が流れて負のサージ電圧が吸収され
る。

【００１２】半導体装置１が、逆方向に回路基板に挿入
された場合、電源ノードＰＳ０に接地電圧ＶＳＳが印加
され、接地ノードＰＳ１に電源電圧ＶＣＣが印加され
る。この場合、ダイオードＤＦ１およびＤＦ０が常時オ
ン状態となり、この経路に大きな電流が常時流れること
になる。

【００１３】また、チップ内部回路においても、論理ゲ
ート回路などにおいて、その出力レベルが反転し、この
逆方向の挿入により、内部の信号の論理レベルがすべて
反転した場合、たとえば半導体記憶装置においてロウデ
コーダの出力信号およびワード線駆動信号の論理レベル
（電圧レベル）が変化した場合、非選択状態において接
地状態とすべきワード線が電源電圧ＶＣＣレベルに駆動
され、このためワード線駆動部において大きな電流が流
れる。

【００１４】したがって、このような半導体装置１を回
路基板に実装する場合にその向きを逆にした場合、半導
体装置に故障が生じ、システム全体が正常に動作しなく
なるという問題が生じる。

【００１５】従来、このような半導体装置を逆向きに回
路基板に挿入した場合の対策として、内部回路を非作動
状態とする構成、または対称なピン端子位置に同一機能
を有する回路を接続するなどの方法が考えられているも
のの、電源供給端子（電源端子および接地端子）に与え
られる電圧極性が逆転した場合の対策については何ら考
察されていない。

【００１６】上述のような問題は、単にＤＩＬパッケー
ジに限定されず、パッケージ四辺に沿ってピン端子が配
置されるＱＦＰ（カド・フラット・パッケージ）または
ＢＧＡ（ボールグリッドアレイ）パッケージなどにおい
ても同様に生じる。

【００１７】また、逆方向に回路基板に実装した場合に
おいても半導体装置が正常に動作するように、対称位置
に同一機能を有するピン端子を設け、上下方向を逆にし
て回路基板に半導体装置を挿入した場合においても、チ
ップ内部回路へは、正常な信号／電圧が与えられるよう
にする構成も考えられる。しかしながら、この場合、同
一の機能を有するピン端子を、この挿入方向の可能性に
応じて複数配置することにより、ピン端子数が増大し、
応じてパッケージ全体のサイズが大きくなり、小規模な
システム構築という現在の流れに反することになる。

【００１８】また、回路基板上の装置数が増大した場
合、半導体装置のピン端子の機能が固定されているた
め、配線レイアウトが錯綜し、効率的に半導体装置を配
置することができなくなる。

【００１９】それゆえ、この発明の目的は、ピン端子数
を増加させることなく、回路基板実装時の半導体装置の
挿入方向にかかわらず正常に動作することのできる半導
体装置を提供することである。

【００２０】この発明の他の目的は、回路基板上のレイ
アウトを簡略化することのできる半導体装置を提供する
ことである。

【００２１】

【課題を解決するための手段】請求項１に係る半導体装
置は、複数の端子と、内部ノード上の電圧を一方動作電
源電圧として受ける内部回路と、複数の端子に結合さ
れ、これら複数の端子の電圧に従って、複数の端子の電
圧から内部ノードへ伝達すべき電圧を選択して内部ノー
ドへ伝達するための選択回路を備える。

【００２２】請求項２に係る半導体装置は、請求項１の
複数の端子が第１および第２の端子を含み、選択回路
が、これら第１および第２の端子各々に対応して設けら
れ、かつ第１および第２の端子の電圧に各々が応答して
第１および第２の端子の一方を内部ノードへ結合する１
対のスイッチング素子を含む。

【００２３】請求項３に係る半導体装置は、請求項１の
複数の端子が複数の第１および第２の端子の対を含み、
選択回路が、これら複数の第１および第２の端子の対の
各対に対応して設けられ、対応の対の第１および第２の
端子の電圧に応答して選択的に導通し、導通時対応の対
の予め定められた一方の端子を内部ノードへ電気的に結
合するための複数のスイッチング素子を含む。

【００２４】請求項４に係る半導体装置は、請求項１の
装置がさらに、複数の信号端子と、これら複数の信号端
子に対応して設けられ、かつ複数の端子に結合され、こ
れら複数の端子の電圧に応答して複数の信号端子の１つ
を内部ノードと異なる第２の内部ノードに結合する手段
備える。この第２の内部ノードは内部回路に結合され
る。

【００２５】請求項５に係る半導体装置は、請求項１の
半導体装置が所定形状の外形を有し、かつこの外形の回
転対称な位置に配置され、同一種類の信号を受ける複数
の信号端子を備える。これら複数の信号端子は複数の端
子の電圧レベルにかかわらず、それぞれ、内部回路の対
応のノードに結合される。

【００２６】請求項６に係る半導体装置は、請求項４の
内部回路が、第２の内部ノードに結合され、かつ与えら
れた信号をバッファ処理するバッファ回路を含む。

【００２７】請求項７に係る半導体装置は、請求項１の
複数の端子は、回転対称または線対称の位置に配置され
る。

【００２８】請求項８に係る半導体装置は、請求項３の
複数対が線対称または回転対称位置に配置される。

【００２９】内部回路に結合される内部ノードに、複数
の端子の電圧に従って複数の端子の電圧を選択して伝達
することにより、これら複数の端子の電圧が、正常な状
態と異なる場合においても、正確に、内部回路には正常
な電圧を印加することができ、半導体装置の挿入方向に
かかわらず、この半導体装置を正常に動作させることが
できる。

【００３０】また、半導体装置の回路基板への実装時、
この半導体装置の挿入方向を考慮する必要がなくなり、
半導体装置の実装工程が簡略化される。

【００３１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体装置の全体の構成を概略
的に示す図である。この図１に示す半導体装置は、短辺
および長辺を有する矩形形状を有し、この半導体装置１
の中心点を軸に、１８０°回転させても、同一形状を有
し、またピン配置も同じとなる（ピン端子番号は異な
る）。すなわち、この半導体装置１は、裏表および縦横
を明確に区別することができるものの、半導体装置１の
中心点を軸にして１８０°回転させても、外見形状とし
ては同一となる。縦横の区別は、短辺および長辺により
行なえ、表裏は、ピン端子の延在する方向または、図２
３に示すような凹みにより識別される。

【００３２】この半導体装置１は、従来と同様、長辺に
沿って一方側に配置されるピン端子２Ａ−０〜２Ａ−ｎ
と、長辺の他方側に配置されるピン端子２Ｂ−０〜２Ｂ
−ｎと、これらのピン端子２Ａ−０〜２Ａ−ｎおよび２
Ｂ−０〜２Ｂ−ｎそれぞれに対応して設けられるパッド
３Ａ−０〜３Ａ−ｎおよび３Ｂ−０〜３Ｂ−ｎを含む。
この半導体装置１の両長辺の斜め方向に対向する位置
に、電源供給端子２Ａ−０および２Ｂ−０が設けられ
る。

【００３３】パッド３Ａ−１〜３Ａ−ｎおよび３Ｂ−１
〜３Ｂ−ｎそれぞれに対応して与えられた信号をバッフ
ァ処理するバッファ回路４Ａ−１〜４Ａ−ｎおよび４Ｂ
−１〜４Ｂ−ｎが設けられる。これらのバッファ回路４
Ａ−１〜４−ｎおよび４Ｂ−１〜４Ｂ−ｎは、入力バッ
ファ回路、出力バッファ回路、および入出力バッファ回
路のいずれであってもよい。

【００３４】ピン端子２Ａ−０および２Ｂ−０は、第１
の方向に挿入した時には、それぞれ電源電圧ＶＣＣおよ
び接地電圧ＶＳＳが与えられ、第１の方向と逆の第２の
方向に挿入した時においては、それぞれ接地電圧ＶＳＳ
および電源電圧ＶＣＣが与えられる。回路基板上では、
配線により、伝達される電圧／信号は固定されており、
その半導体装置１の挿入方向に応じて各ピン端子に接続
される電圧／信号が異なる。図１においては、各ピン端
子に対し、斜線の左側に、第１の方向挿入時に印加され
る電圧／信号を示し、斜線の右側に、逆向きの第２の方
向に回路基板へ挿入したときに与えられる電圧／信号を
示す。

【００３５】この発明の実施の形態１に従う半導体装置
１は、さらに、バッファ回路４Ａ−１〜４−ｎおよび４
Ｂ−１〜４Ｂ−ｎに結合され、パッド３Ａ−０および３
Ｂ−０上の電圧に従って、挿入方向が第１および第２の
方向いずれであってもチップ内部回路６の各内部ノード
に同じ正常な信号／電圧が常時与えられるように選択動
作をバッファ回路４Ａ−１〜４−ｎおよび４Ｂ−１〜４
Ｂ−ｎに対して行なうとともに、パッド３Ａ−０および
３Ｂ−０上に与えられた電圧に従って、チップ内部回路
６に対し、正常に内部電源電圧ｉｎｔＶＣＣおよび内部
接地電圧ｉｎｔＶＳＳを印加する内部入力電圧発生／外
部出力電圧発生回路５を含む。

【００３６】この内部入力電圧発生／外部出力電圧発生
回路５により、半導体装置１が第１の方向に回路基板に
挿入されたときおよび逆方向の第２の方向に挿入された
ときいずれの場合にも、チップ内部回路６が正常に動作
するように、チップ内部回路６と各パッドとの接続を切
換える。それにより、半導体装置１の回路基板への挿入
方向にかかわらず、半導体装置１を常時正常状態で動作
させることができる。次に、動作について簡単に説明す
る。

【００３７】ピン端子２Ａ−０および２Ｂ−０には、電
源電圧ＶＣＣおよび接地電圧ＶＳＳの一方および他方が
それぞれ印加される。第１の方向にこの半導体装置１が
装着された場合、ピン端子２Ａ−０および２Ｂ−０に、
それぞれ、電源電圧ＶＣＣおよび接地電圧ＶＳＳが与え
られ、ピン端子２Ａ−１〜２Ａ−ｎには、信号Ａ１〜Ａ
ｎが結合され、ピン端子２Ｂ−１〜２Ｂ−ｎには、信号
Ｂ１〜Ｂｎが結合される。パッド３Ａ−１〜３Ａ−ｎお
よび３Ｂ−１〜３Ｂ−ｎを介して、それぞれ対応のピン
端子２Ａ−１〜２Ａ−ｎおよび２Ｂ−０〜２Ｂ−ｎと対
応のバッファ回路４Ａ−１〜４Ａ−ｎおよび４Ｂ−１〜
４Ｂ−ｎの間で信号／電圧を伝達する。

【００３８】内部入力電圧発生／外部出力電圧発生回路
５は、パッド３Ａ−０および３Ｂ−０から与えられる電
圧ＶＣＣおよびＶＳＳに従って、この半導体装置１がい
ずれの方向に挿入されているかを判定し、その判定結果
に従ってバッファ回路４Ａ−１〜４Ａ−ｎおよび４Ｂ−
１〜４Ｂ−ｎを、それぞれ、半導体装置１のチップ内部
回路６に対する正常状態での信号入力／出力ノードに結
合する。すなわち、第１の方向でこの半導体装置１が装
着されている場合には、内部入力電圧発生／外部出力電
圧発生回路５は、パッド３Ａ−０および３Ｂ−０に与え
られる電圧ＶＣＣおよびＶＳＳを受けて、チップ内部回
路６に対し、このチップ内部回路６の電源ノードおよび
接地ノードへ内部電源電圧ｉｎｔＶＣＣおよび内部接地
電圧ｉｎｔＶＳＳを印加する。したがってチップ内部回
路６は、正常に、動作電源電圧が供給される。同様、内
部入力電圧発生／外部出力電圧発生回路５は、バッファ
回路４Ａ−１〜４Ａ−ｎおよび４Ｂ−１〜４Ｂ−ｎを、
パッド３Ａ−０および３Ｂ−０上の電圧に従って、チッ
プ内部回路６の正常状態時における内部ノードに結合す
る。

【００３９】したがって、たとえば、この半導体装置１
が正常状態で挿入されている場合には、バッファ回路４
Ａ−１〜４Ａ−ｎおよび４Ｂ−１〜４Ｂ−ｎは、それぞ
れ、チップ内部回路６の、内部信号ｉｎｔＡ１〜ｉｎｔ
ＡｎおよびｉｎｔＢ１〜ｉｎｔＢｎを受けるノードに結
合する。これらの内部信号ｉｎｔＡ１〜ｉｎｔＡｎおよ
びｉｎｔＢ１〜ｉｎｔＢｎは、入力信号および出力信号
のいずれであってもよい。

【００４０】この半導体装置１がピン端子２Ａ−０およ
び２Ｂ−０に接地電圧ＶＳＳおよび電源電圧ＶＣＣがそ
れぞれ印加される第２の方向で回路基板に挿入されてい
る場合には、内部入力電圧発生／外部出力電圧発生回路
５は、バッファ回路４Ａ−１〜４Ａ−ｎおよび４Ｂ−１
〜４Ｂ−ｎとチップ内部回路６の内部ノードとの接続を
変更する。したがってこの場合においては、バッファ回
路４Ａ−１〜４Ａ−ｎには、信号Ｂ１〜Ｂｎが結合され
ているため、内部入力電圧発生／外部出力電圧発生回路
５は、チップ内部回路６のこれらの信号Ｂ１〜Ｂｎに対
応する内部ノードにバッファ回路４Ａ−１〜４Ａ−ｎを
結合し、バッファ回路４Ｂ−１〜４Ｂ−ｎは、信号Ａ１
〜Ａｎに対応しているため、これらのバッファ回路４Ｂ
−１〜４Ｂ−ｎは、内部入力電圧発生／外部出力電圧発
生回路５によりチップ内部回路６の信号Ａｎ〜Ａ１に対
応する内部ノードに結合される。

【００４１】したがって、この半導体装置１が、回路基
板に対して挿入される方向にかかわらず、チップ内部回
路６は、常に正常状態で装着された状態と同一の状態で
内部信号を入出力することができる。電源電圧ＶＣＣお
よび接地電圧ＶＳＳについても同様である。

【００４２】この内部入力電圧発生／外部出力電圧発生
回路５は、各ピン端子２Ａ−０〜２Ａ−ｎおよび２Ｂ−
０〜２Ｂ−ｎに対し、正常状態時と逆方向挿入時に対応
するピン端子を対として、パッド３Ａ−０および３Ｂ−
０の電圧に従って挿入方向を特定し、特定結果に従って
その信号電圧伝搬経路を設定する。次に各部の具体的構
成について説明する。

【００４３】図２は、図１に示す内部入力電圧発生／外
部出力電圧発生回路５に含まれる内部電源電圧（ｉｎｔ
ＶＣＣ）発生回路５Ａ−０の構成を示す図である。図２
において、内部電源電圧発生回路５Ａ−０は、パッド３
Ａ−０および３Ｂ−０それぞれに対応して設けられ、こ
れらのパッド３Ａ−０および３Ｂ−０上の電圧に応答し
て互いに相補的に導通し、導通時チップ内部回路６の内
部電源ノードＮ５Ａ−０に対応のパッドの電圧を伝達す
るＣＭＯＳトランスミッションゲートＳ５Ａ−０ａおよ
びＳ５Ａ−０ｂを含む。ＣＭＯＳトランスミッションゲ
ートＳ５Ａ−０ａは、パッド３Ａ−０に電源電圧ＶＣＣ
が与えられかつパッド３Ｂ−０に接地電圧ＶＳＳが与え
られたときに導通し、このパッド３Ａ−０上に与えられ
た電圧ＶＣＣをチップ内部回路６の内部電源ノードＮ５
Ａ−０に伝達する。これらのパッド３Ａ−０および３Ｂ
−０は、図１において、この半導体装置１の斜め方向に
対向するピン端子に対応して配置されており、内部入力
電圧発生／外部出力電圧発生回路５内において内部配線
により、この内部電源電圧発生回路５Ａ−０にまで、そ
の電圧が伝達される。これらのパッド３Ａ−０および３
Ｂ−０の電圧により挿入方向が特定される。

【００４４】パッド３Ａ−０に接地電圧ＶＳＳが与えら
れ、かつパッド３Ｂ−０に電源電圧ＶＣＣが与えられた
場合、ノードＮ５Ａ−０ａが接地電圧ＶＳＳレベル、ノ
ードＮ５Ａ−０ｂが電源電圧ＶＣＣレベルであり、ＣＭ
ＯＳトランスミッションゲートＳ５Ａ−０ａがオフ状
態、ＣＭＯＳトランスミッションゲートＳ５Ａ−０ｂが
オン状態となり、チップ内部回路６の内部電源ノードＮ
５Ａ−０がＣＭＯＳトランスミッションゲートＳ５Ａ−
０ｂを介してノードＮ５Ａ−０ｂに結合され、パッド３
Ｂ−０に与えられた電圧ＶＣＣを受ける。したがって、
チップ内部回路６においては、その内部電源ノードＮ５
Ａ−０には常時内部電源電圧ｉｎｔＶＣＣが与えられ、
チップ内部回路６は、この半導体装置１の挿入方向にか
かわらず正常に内部電源電圧ｉｎｔＶＣＣを受けること
ができる。

【００４５】図３は、内部入力電圧発生／外部出力電圧
発生回路５に含まれる内部接地電圧ｉｎｔＶＳＳを発生
する内部接地電圧（ｉｎｔＶＳＳ）発生回路５Ｂ−０の
構成を示す図である。図３において、内部接地電圧発生
回路５Ｂ−０は、パッド３Ａ−０および３Ｂ−０それぞ
れに対応して設けられ、かつそれらのパッド３Ａ−０お
よび３Ｂ−０上の電圧に応答して相補的に導通し、導通
時対応のパッド上の電圧を内部接地ノードＮ５Ｂ−０に
伝達するＣＭＯＳトランスミッションゲートＳ５Ｂ−０
ａおよびＳ５Ｂ−０ｂを含む。ＣＭＯＳトランスミッシ
ョンゲートＳ５Ｂ−０ａは導通時、パッド３Ａ−０上の
電圧を内部接地ノードＮ５Ｂ−０に伝達し、ＣＭＯＳト
ランスミッションゲートＳ５Ｂ−０ｂが、導通時対応の
パッド３Ｂ−０上の電圧を内部接地ノードＮ５Ｂ−０に
伝達する。

【００４６】パッド３Ａ−０および３Ｂ−０それぞれ
に、電源電圧ＶＣＣおよび接地電圧ＶＳＳが与えられた
場合、ＣＭＯＳトランスミッションゲートＳ５Ｂ−０ｂ
がオン状態、ＣＭＯＳトランスミッションゲートＳ５Ｂ
−０ａがオフ状態となり、内部接地ノードＮ５Ｂ−０
は、ノードＮ５Ｂ−０ｂを介してパッド３Ｂ−０に結合
される。したがって内部接地ノードＮ５Ｂ−０には、こ
のパッド３Ｂ−０に与えられた接地電圧ＶＳＳが伝達さ
れ、チップ内部回路６は、内部接地ノードＮ５Ｂ−０上
の電圧を内部接地電圧ｉｎｔＶＳＳとして受ける。

【００４７】パッド３Ａ−０および３Ｂ−０へ、それぞ
れ、接地電圧ＶＳＳおよび電源電圧ＶＣＣが与えられた
場合、ＣＭＯＳトランスミッションゲートＳ５Ｂ−０ａ
がオン状態、ＣＭＯＳトランスミッションゲートＳ５Ｂ
−０ｂがオフ状態となる。この状態においては、内部接
地ノードＮ５Ｂ−０が、ＣＭＯＳトランスミッションゲ
ートＳ５Ｂ−０ａおよびノードＮ５Ｂ−０ａを介してパ
ッド３Ａ−０に電気的に結合され、このパッド３Ａ−０
上の接地電圧ＶＳＳが内部接地ノードＮ５Ｂ−０に伝達
される。チップ内部回路６は、この半導体装置の挿入方
向にかかわらず、常に、内部接地ノードＮ５Ｂ−０を介
して内部接地電圧ｉｎｔＶＳＳを受ける。

【００４８】したがって、半導体装置の回路基板実装
時、その挿入方向にかかわらず、常時チップ内部回路６
は、内部電源ノードＮ５Ａ−０を介して内部電源電圧ｉ
ｎｔＶＣＣを受け、内部接地ノードＮ５Ｂ−０を介して
接地電圧ｉｎｔＶＳＳを受ける。応じて、チップ内部回
路６においては、この電源電圧ＶＣＣおよび接地電圧Ｖ
ＳＳの逆印加は生じず、この半導体装置における発熱に
よる素子の破壊は防止される。

【００４９】図４は、図１に示す内部入力電圧発生／外
部出力電圧発生回路５の信号ＡｉおよびＢｉに対応する
部分の選択回路の構成を示す図である。図４において
は、バッファ４Ａ−ｉおよび４Ｂ−ｉに対する内部信号
発生回路の構成を示す。ここで、ｉ＝１〜ｎである。バ
ッファ回路４Ａ−ｉおよび４Ｂ−ｉは、パッド３Ａ−ｉ
および３Ｂ−ｉを介して、半導体装置の点対称位置に配
置されるピン端子２Ａ−ｉおよび２Ｂ−ｉに結合され
る。これらのバッファ回路４Ａ−ｉおよび４Ｂ−ｉは、
入力バッファ、出力バッファおよび入出力バッファのい
ずれであってもよい。１つの要件が要求される。すなわ
ち、バッファ回路４Ａ−ｉおよび４Ｂ−ｉは、同一種類
のバッファ回路、すなわち入力バッファ回路同士、出力
バッファ回路同士または入出力バッファ回路同士であ
る。バッファ回路４Ａ−ｉおよび４Ｂ−ｉは、それぞれ
信号ＡｉおよびＢｉに結合する。

【００５０】チップ内部回路６とバッファ回路４Ａ−ｉ
および４Ｂ−ｉは、内部ノードＮ５Ａ−ｉを介して内部
信号ｉｎｔＡｉを伝達し、また内部ノードＮ５Ｂ−ｉを
介して内部信号ｉｎｔＢｉを伝達する。

【００５１】この内部信号ｉｎｔＡｉに対して、パッド
３Ａ−０および３Ｂ−０上の電圧に応答して、バッファ
回路４Ａ−ｉおよび４Ｂ−ｉの一方を内部ノードＮ５Ａ
−ｉに結合する選択回路５Ａ−ｉが設けられ、内部信号
ｉｎｔＢｉに対して、これらのパッド３Ａ−０および３
Ｂ−０上の電圧に応答してバッファ回路４Ａ−ｉおよび
４Ｂ−ｉの一方を内部ノードＮ５Ｂ−ｉに結合する選択
回路５Ｂ−ｉが設けられる。これらの選択回路５Ａ−ｉ
および５Ｂ−ｉは、互いに相補的に選択動作を実行す
る。

【００５２】選択回路５Ａ−ｉは、パッド３Ａ−０およ
び３Ｂ−０上の電圧に応答して選択的に導通し、導通時
バッファ回路４Ａ−ｉを内部ノードＮ５Ａ−ｉに結合す
るＣＭＯＳトランスミッションゲートＳ５Ａ−ｉａと、
パッド３Ａ−０および３Ｂ−０上の電圧に応答してＣＭ
ＯＳトランスミッションゲートＳ５Ａ−ｉａと相補的に
導通し、導通時バッファ回路４Ｂ−ｉを内部ノードＮ５
Ａ−ｉに結合するＣＭＯＳトランスミッションゲートＳ
５Ａ−ｉｂを含む。

【００５３】選択回路５Ｂ−ｉは、パッド３Ａ−０およ
び３Ｂ−０上の電圧に応答して選択的に導通し、導通時
バッファ回路４Ｂ−ｉを内部ノードＮ５Ｂ−ｉに結合す
るＣＭＯＳトランスミッションゲートＳ５Ｂ−ｉｂと、
パッド３Ａ−０および３Ｂ−０上の電圧に応答してＣＭ
ＯＳトランスミッションゲートＳ５Ｂ−ｉｂと相補的に
導通し、導通時バッファ回路４Ａ−ｉを内部ノードＮ５
Ｂ−ｉに電気的に結合するＣＭＯＳトランスミッション
ゲートＳ５Ｂ−ｉａを含む。次に動作について簡単に説
明する。

【００５４】この半導体装置がピン端子２Ａ−０および
２Ｂ−０に電源電圧ＶＣＣおよび接地電圧ＶＳＳがそれ
ぞれ与えられる第１の方向へ回路基板に実装された場
合、パッド３Ａ−０に電源電圧ＶＣＣが与えられ、パッ
ド３Ｂ−０には、接地電圧ＶＳＳが与えられる。選択回
路５Ａ−ｉにおいては、ＣＭＯＳトランスミッションゲ
ートＳ５Ａ−ｉがオフ状態、ＣＭＯＳトランスミッショ
ンゲートＳ５Ａ−ｉａがオン状態となり、バッファ回路
４Ａ−ｉが内部ノードＮ５Ａ−ｉに結合される。

【００５５】また、このとき、選択回路５Ｂ−ｉにおい
ては、ＣＭＯＳトランスミッションゲートＳ５Ｂ−ｉａ
がオフ状態、ＣＭＯＳトランスミッションゲートＳ５Ｂ
−ｉｂがオン状態となり、バッファ回路４Ｂ−ｉが、内
部ノードＮ５Ｂ−ｉに結合される。したがって、チップ
内部回路６は、内部信号ｉｎｔＡｉおよびｉｎｔＢｉを
それぞれ、バッファ回路４Ａ−ｉおよび４Ｂ−ｉの機能
に従う方向に伝達する。

【００５６】半導体装置１が、逆に第２の方向に挿入さ
れた場合、パッド３Ａ−０には接地電圧ＶＳＳが印加さ
れ、パッド３Ｂ−０には電源電圧ＶＣＣが印加される。
またこの場合、バッファ回路４Ａ−ｉおよび４Ｂ−ｉ
は、対応して設けられるピン端子２Ａ−ｉおよび２Ｂ−
ｉは、外部信号ＢｉおよびＡｉを受けるように結合され
る。この状態においては、選択回路５Ａ−ｉにおいて、
ＣＭＯＳトランスミッションゲートＳ５Ａ−ｉａがオフ
状態、ＣＭＯＳトランスミッションゲートＳ５Ａ−ｉｂ
がオン状態となり、バッファ回路４Ｂ−ｉが内部ノード
Ｎ５Ａ−ｉに結合される。したがって、チップ内部回路
６は、この内部信号ｉｎｔＡｉとバッファ回路４Ｂ−ｉ
の機能に応じた方向で信号伝送を行なう。

【００５７】選択回路５Ｂ−ｉにおいては、ＣＭＯＳト
ランスミッションゲートＳ５Ｂ−ｉａがオン状態、ＣＭ
ＯＳトランスミッションゲートＳ５Ｂ−ｉｂがオフ状態
となり、内部ノードＮ５Ｂ−ｉは、バッファ回路４Ａ−
ｉに結合される。したがってチップ内部回路６は、内部
信号ｉｎｔＢｉをバッファ回路４Ａ−ｉとの間で伝送す
る。

【００５８】したがって信号ＡｉおよびＢｉについて
も、パッド３Ａ−０および３Ｂ−０の電圧により挿入方
向が特定され、特定結果に従って信号伝搬経路が選択さ
れるため、半導体装置がいずれの方向に挿入された場合
においても、常にチップ内部回路６へは、常に同じ正常
な内部信号が入出力され、対応のバッファ回路が受ける
または送信する信号が異なる場合においても、外部装置
との間で正確に、送受を行ない、正確に指定された内部
動作を行なうことができる。

【００５９】以上のように、この発明の実施の形態１に
従えば、特定のパッドに与えられる電圧に応じて、内部
信号／電圧の伝搬経路を切換えるように構成しており、
この半導体装置の回路基板実装時その挿入方向がいずれ
の方向であっても、半導体装置へは、常に正常な内部信
号／電圧が伝達され、この半導体装置の発熱を防止する
ことができるのみならず、正常に半導体装置が動作して
外部装置と信号の授受を行なうことができる。また、こ
の半導体装置１の、回路基板実装時その方向を考慮する
ことなく回路基板に実装することができ、実装工程が簡
略化される。

【００６０】［実施の形態２］図５は、この発明の実施
の形態２に従う内部入力電圧発生／外部出力電圧発生回
路５の構成を示す図である。図５においては、内部電源
電圧ｉｎｔＶＣＣを発生する内部電源電圧（ｉｎｔＶＣ
Ｃ）発生回路５Ａ−０と内部接地電圧ｉｎｔＶＳＳを発
生する内部接地電圧（ｉｎｔＶＳＳ）発生回路５Ｂ−０
の構成を示す。

【００６１】図５において、内部電源電圧発生回路５Ａ
−０は、パッド３Ａ−０と内部電源ノードＮ５Ａ−０の
間にパッド３Ａ−０に対し順方向に接続されるダイオー
ド素子Ｄ５Ａ−０ａと、パッド３Ｂ−０と内部電源ノー
ドＮ５Ａ−０の間にパッド３Ｂ−０に対し順方向に接続
されるダイオード素子Ｄ５Ａ−０ｂを含む。

【００６２】内部接地電圧発生回路５Ｂ−０は、パッド
３Ａ−０と内部接地ノードＮ５Ｂ−０の間にパッド３Ａ
−０に対し逆方向に接続されるダイオード素子Ｄ５Ｂ−
０ａと、パッド３Ｂ−０と内部接地ノードＮ５Ｂ−０の
間にパッド３Ｂ−０に対し逆方向に接続されるダイオー
ド素子Ｄ５Ｂ−０ｂを含む。

【００６３】内部電源電圧発生回路５Ａ−０において、
パッド３Ａ−０に電源電圧ＶＣＣが与えられ、パッド３
Ｂ−０に接地電圧ＶＳＳが与えられた場合、ダイオード
素子Ｄ５Ａ−０ａが導通し、パッド３Ａ−０に与えられ
た電源電圧ＶＣＣを内部電源ノードＮ５Ａ−０に伝達す
る。ダイオード素子Ｄ５Ａ−０ｂは逆方向にバイアスさ
れ、オフ状態を維持し、パッド３Ｂ−０は内部電源ノー
ドＮ５Ａ−０から切離される。

【００６４】パッド３Ａ−０に接地電圧ＶＳＳが与えら
れ、パッド３Ｂ−０に電源電圧ＶＣＣが与えられた場
合、ダイオード素子Ｄ５Ａ−０ｂが導通し、パッド３Ｂ
−０上の電源電圧ＶＣＣを内部電源電圧Ｎ５Ａ−０に伝
達し、ダイオード素子Ｄ５Ａ−０ａは逆方向にバイアス
されてオフ状態を維持する。

【００６５】内部接地電圧発生回路５Ｂ−０において
は、パッド３Ａ−０に電源電圧ＶＣＣが印加され、パッ
ド３Ｂ−０に接地電圧ＶＳＳが印加された場合、ダイオ
ード素子Ｄ５Ｂ−０ｂが導通し、内部接地ノードＮ５Ｂ
−０がパッド３Ｂ−０に結合されて接地電圧ＶＳＳを受
ける。ダイオード素子Ｄ５Ｂ−０ａは、逆バイアス状態
となり、オフ状態を維持し、パッド３Ａ−０は内部接地
ノードＮ５Ｂ−０から切離される。

【００６６】パッド３Ａ−０に接地電圧ＶＳＳが印加さ
れ、パッド３Ｂ−０に電源電圧ＶＣＣが印加された場
合、ダイオード素子Ｄ５Ｂ−０ａが導通し、一方、ダイ
オード素子Ｄ５Ｂ−０ｂが非導通状態となり、内部接地
ノードＮ５Ｂ−０は、パッド３Ａ−０に電気的に接続さ
れて接地電圧ＶＳＳを受ける。したがって、このような
ダイオード論理ゲートにより、内部電源電圧発生回路５
Ａ−０および内部接地電圧発生回路５Ｂ−０を構成して
も、同様の効果を得ることができる。

【００６７】［変更例１］図６は、図５に示す内部電源
電圧発生回路５Ａ−０の変更例の構成を概略的に示す図
である。図６においては、パッド３Ａ−０と内部電源ノ
ードＮ５Ａ−０の間に、ダイオード接続されたデプレシ
ョン型ＰチャネルＭＯＳトランジスタＰＡ−ａが接続さ
れ、パッド３Ｂ−０と内部電源ノードＮ５Ａ−０の間
に、ダイオード接続されたデプレション型ＰチャネルＭ
ＯＳトランジスタＰＡ−ｂが接続される。これらのＭＯ
ＳトランジスタＰＡ−ａおよびＰＡ−ｂは、そのしきい
値電圧が正であり、導通時、確実に、パッド３Ａ−０ま
たは３Ｂ−０に与えられた電圧に従って、しきい値電圧
損失を伴うことなく内部電源ノードＮ５Ａ−０へ電源電
圧ＶＣＣを伝達する。したがって、これらのデプレショ
ン型ＰチャネルＭＯＳトランジスタを利用することによ
り、確実に、ＰＮダイオードの順方向降下電圧の影響を
受けることなく外部から与えられる電源電圧ＶＣＣに対
応する内部電源電圧ｉｎｔＶＣＣを内部電源ノードＮ５
Ａ−０に伝達することができる。

【００６８】［変更例２］図７は、内部接地電圧発生回
路５Ｂ−０の変更例を概略的に示す図である。図７にお
いて、内部接地電圧発生回路５Ｂ−０は、パッド３Ａ−
０と内部接地ノードＮ５Ｂ−０の間に接続されるデプレ
ション型のダイオード接続されたＮチャネルＭＯＳトラ
ンジスタＮＢ−ａと、パッド３Ｂ−０と内部接地ノード
Ｎ５Ｂ−０の間に接続されかつダイオード接続されたデ
プレション型ＮチャネルＭＯＳトランジスタＮＢ−ｂを
含む。

【００６９】これらのＭＯＳトランジスタＮＢ−ａおよ
びＮＢ−ｂは、対応のパッド３Ａ−０および３Ｂ−０に
電源電圧ＶＣＣが与えられた場合、逆バイアス状態とな
り、オフ状態となり、一方、対応のパッド３Ａ−０およ
び３Ｂ−０に接地電圧ＶＳＳが与えられた場合には導通
し、内部接地ノードＮ５Ｂ−０へ接地電圧ＶＳＳを伝達
する。これらのＭＯＳトランジスタＮＢ−ａおよびＮＢ
−ｂのしきい値電圧は負の値であり（ただしその絶対値
は電源電圧ＶＣＣよりも低い）、確実に、内部接地ノー
ドＮ５Ｂ−０に、接地電圧ＶＳＳを伝達することができ
る。この場合にも、したがってダイオード素子の順方向
降下電圧による接地電圧の浮き上がりを防止することが
でき、接地電圧を確実に内部接地ノードＮ５Ｂ−０に伝
達することができる。

【００７０】以上のように、この発明の実施の形態２に
従えば、内部電圧発生回路および内部接地電圧発生回路
を、ダイオード素子を用いた論理ゲートで構成し対応の
パッドの電圧それぞれに応じて選択的にダイオード素子
を導通させて対応のパッドの電圧を内部電源／接地ノー
ドへ伝達しており、少ない構成要素数で確実にかつ正確
に、チップ内部回路に対し、電源電圧および接地電圧を
伝達することができる。

【００７１】［実施の形態３］図８は、この発明の実施
の形態３に従う内部入力電圧発生／外部出力電圧発生回
路５の構成を示す図である。図８においても、内部電源
電圧ｉｎｔＶＣＣを発生する内部電源電圧（ｉｎｔＶＣ
Ｃ）発生回路５Ａ−０と内部接地電圧ｉｎｔＶＳＳを発
生する内部接地電圧（ｉｎｔＶＳＳ）発生回路５Ｂ−０
の構成を示す。

【００７２】内部電源電圧発生回路５Ａ−０は、パッド
３Ａ−０と内部電源ノードＮ５Ａ−０の間に接続され、
パッド３Ｂ−０上の電圧が接地電圧ＶＳＳレベルのとき
導通し、パッド３Ａ−０上の電圧を内部電源ノードＮ５
Ａ−０に伝達するＰＮＰバイポーラトランジスタＴ５Ａ
−０ａと、パッド３Ｂ−０と内部電源ノードＮ５Ａ−０
の間に接続され、パッド３Ａ−０の電圧が接地電圧ＶＳ
Ｓレベルのとき導通しパッド３Ｂ−０上の電圧を内部電
源ノードＮ５Ａ−０に伝達するＰＮＰバイポーラトラン
ジスタＴ５Ａ−０ｂを含む。

【００７３】内部接地電圧発生回路５Ｂ−０は、パッド
３Ａ−０と内部接地ノードＮ５Ｂ−０の間に接続され、
パッド３Ｂ−０上の電圧が電源電圧ＶＣＣレベルのとき
導通し、内部接地ノードＮ５Ｂ−０をパッド３Ａ−０に
電気的に結合するＮＰＮバイポーラトランジスタＴ５Ｂ
−０ａと、パッド３Ｂ−０と内部接地ノードＮ５Ｂ−０
の間に接続され、パッド３Ａ−０上の電圧が電源電圧Ｖ
ＣＣレベルのとき導通し、内部接地ノードＮ５Ｂ−０を
パッド３Ｂ−０に電気的に結合するＮＰＮバイポーラト
ランジスタＴ５Ｂ−０ｂを含む。バイポーラトランジス
タＴ５Ａ−０ａおよびＴ５Ｂ−０ａは、エミッタがパッ
ド３Ａ−０に接続され、バイポーラトランジスタＴ５Ａ
−０ｂおよびＴ５Ｂ−０ｂは、エミッタがパッド３Ｂ−
０に接続される。

【００７４】パッド３Ａ−０に電源電圧ＶＣＣが印加さ
れ、パッド３Ｂ−０に接地電圧ＶＳＳが与えられたと
き、内部電源電圧発生回路５Ａ−０においては、バイポ
ーラトランジスタＴ５Ａ−０ａがオン状態、バイポーラ
トランジスタＴ５Ａ−０ｂがオフ状態となる。したがっ
て、パッド３Ａ−０上の電源電圧ＶＣＣが内部電源ノー
ドＮ５Ａ−０に伝達される。一方、内部接地電圧発生回
路５Ｂ−０においては、バイポーラトランジスタＴ５Ｂ
−０ｂがオン状態、バイポーラトランジスタＴ５Ｂ−０
ａがオフ状態となり、内部接地ノードＮ５Ｂ−０が、バ
イポーラトランジスタＴ５Ｂ−０ｂを介してパッド３Ｂ
−０に電気的に結合される。したがって、内部接地ノー
ドＮ５Ｂ−０は、パッド３Ｂ−０上の電圧、すなわち接
地電圧ＶＳＳレベルとなる。

【００７５】一方、パッド３Ａ−０に接地電圧ＶＳＳが
与えられ、パッド３Ｂ−０に電源電圧ＶＣＣが与えられ
る場合には、内部電源電圧発生回路５Ａ−０において、
バイポーラトランジスタＴ５Ａ−０ａがオフ状態、バイ
ポーラトランジスタＴ５Ａ−０ｂがオン状態となる。し
たがって、この場合、バイポーラトランジスタＴ５Ａ−
０ｂを介してパッド３Ｂ−０上の電源電圧ＶＣＣが内部
電源ノードＮ５Ａ−０に伝達される。内部接地電圧発生
回路５Ｂ−０においては、バイポーラトランジスタＴ５
Ｂ−０ａがオン状態となり、バイポーラトランジスタＴ
５Ｂ−０ｂがオフ状態となる。したがって、内部接地ノ
ードＮ５Ｂ−０は、バイポーラトランジスタＴ５Ｂ−０
ａを介してパッド３Ａ−０に電気的に結合され、この内
部接地ノードＮ５Ｂ−０の電圧レベルは、パッド３Ａ−
０上の接地電圧ＶＳＳレベルとなる。

【００７６】したがってこの図８に示す構成において
も、その半導体装置の挿入方向にかかわらず、常にチッ
プ内部回路６に対しては内部電源ノードＮ５Ａ−０を介
して内部電源電圧ｉｎｔＶＣＣが印加され、かつ内部接
地ノードＮ５Ｂ−０を介して内部接地電圧ｉｎｔＶＳＳ
が印加され、チップ内部回路６は、正常な態様で内部電
源電圧ｉｎｔＶＣＣおよび接地電圧ｉｎｔＶＳＳを受け
ることができる。

【００７７】［実施の形態４］図９は、この発明の実施
の形態４に従う内部入力電圧発生／外部出力電圧発生回
路５の構成を示す図である。図９においても、内部電源
電圧ｉｎｔＶＣＣおよび内部接地電圧ｉｎｔＶＳＳを発
生する回路の構成を示す。

【００７８】図９において、内部電源電圧（ｉｎｔＶＣ
Ｃ）発生回路５Ａ−０は、パッド３Ｂ−０上の電圧が接
地電圧ＶＳＳのとき導通しパッド３Ａ−０を内部電源ノ
ードＮ５Ａ−０に電気的に結合するＰチャネルＭＯＳト
ランジスタＭ５Ａ−０ａと、パッド３Ａ−０上の電圧が
接地電圧ＶＳＳのとき導通しパッド３Ｂ−０を内部電源
ノードＮ５Ａ−０に電気的に結合するＰチャネルＭＯＳ
トランジスタＭ５Ａ−０ｂを含む。

【００７９】内部接地電圧（ｉｎｔＶＳＳ）発生回路５
Ｂ−０は、パッド３Ｂ−０上の電圧が電源電圧ＶＣＣレ
ベルのとき導通し、パッド３Ａ−０を内部接地ノードＮ
５Ｂ−０に電気的に結合するＮチャネルＭＯＳトランジ
スタＭ５Ｂ−０ａと、パッド３Ａ−０上の電圧が電源電
圧ＶＣＣレベルのとき導通し、パッド３Ｂ−０を内部接
地ノードＮ５Ａ−０に電気的に結合するＮチャネルＭＯ
ＳトランジスタＭ５Ｂ−０ｂを含む。

【００８０】この図９に示す構成において、パッド３Ａ
−０に電源電圧ＶＣＣが与えられ、パッド３Ｂ−０に接
地電圧ＶＳＳが与えられるとき、ＰチャネルＭＯＳトラ
ンジスタＭ５Ａ−０ａおよびＮチャネルＭＯＳトランジ
スタＭ５Ｂ−０ｂがオン状態となり、ＰチャネルＭＯＳ
トランジスタＭ５Ａ−０ｂおよびＮチャネルＭＯＳトラ
ンジスタＭ５Ｂ−０ａがオフ状態となる。したがって内
部電源ノードＮ５Ａ−０には、パッド３Ａ−０上の電源
電圧ＶＣＣが伝達され、内部接地ノードＮ５Ｂ−０に
は、パッド３Ｂ−０上の接地電圧ＶＳＳが与えられる。

【００８１】パッド３Ａ−０に接地電圧ＶＳＳが与えら
れ、パッド３Ｂ−０に電源電圧ＶＣＣが与えられると
き、ＰチャネルＭＯＳトランジスタＭ５Ａ−０ｂおよび
ＮチャネルＭＯＳトランジスタＭ５Ｂ−０ａがオン状
態、ＰチャネルＭＯＳトランジスタＭ５Ａ−０ａおよび
ＮチャネルＭＯＳトランジスタＭ５Ｂ−０ｂがオフ状態
となる。したがって、内部電源ノードＮ５Ａ−０には、
パッド３Ｂ−０上の電源電圧ＶＣＣが与えられ、内部接
地ノードＮ５Ｂ−０には、パッド３Ａ−０上の接地電圧
ＶＳＳが与えられる。したがってこの図９に示す構成に
おいても、チップ内部回路６へは、この半導体装置の回
路基板への挿入方向にかかわらず、正常な態様で電源電
圧ｉｎｔＶＣＣおよび接地電圧ｉｎｔＶＳＳが供給され
る。

【００８２】この図９に示す構成の場合においても、先
の実施の形態１から３と同様の効果を得ることができ
る。また、チップ内部回路６が、ＣＭＯＳ構成の場合、
製造工程を付加することなく、内部入力電圧発生／外部
出力電圧発生回路５を形成することができる。

【００８３】［実施の形態５］図１０は、この発明の実
施の形態５に従う半導体装置のピン配置を概略的に示す
図である。図１０において、この半導体装置１は、メモ
リ装置であり、長辺の一方側にアドレスビットＡｄを受
けるアドレス入力ピン端子２Ａ−ｊ〜２Ａ−ｋと、この
長辺の他方側にアドレス入力ピン端子２Ａ−ｊ〜２Ａ−
ｋと回転対称な位置に配置されてアドレスビットＡｄを
受けるアドレス入力ピン端子２Ｂ−ｊ〜２Ｂ−ｋとを有
する。また、電源電圧または接地電圧を受ける端子２Ａ
−０および２Ｂ−０がそれぞれ長辺の回転対称な位置に
配置される。

【００８４】この図１０に示すようなピン配置を有する
半導体装置において、挿入可能な第１および第２の方向
のうちのいずれの方向で回路基板にこの半導体装置１を
挿入しても常に、アドレス入力ピン端子２Ａ−ｊ〜２Ａ
−ｋおよび２Ｂ−ｊ〜２Ｂ−ｋには、アドレス信号ビッ
トが与えられる。２０ビットのアドレスＡｄ０〜Ａｄ１
９を例として、１０ビットのアドレスＡ０−Ａ９が、第
１の方向での挿入時において、アドレスピン端子２Ａ−
ａ〜２Ａ−ｋに与えられ、残りのアドレスビットＡ１０
−Ａ１９が、アドレスピン端子２Ｂ−ｊ〜２Ｂ−ｋに与
えられる場合を考える。この場合、アドレスＡ０−Ａ１
９に従ってチップ内部回路内においてメモリセルが選択
される。

【００８５】一方、この半導体装置を回路基板に逆の第
２の方向に実装した場合、アドレスピン端子２Ａ−ｊ〜
２Ａ−ｋに、アドレスビットＡ１０−Ａ１９が与えら
れ、一方、アドレスピン端子２Ｂ−ｊ〜２Ｂ−ｋにアド
レスビットＡ０−Ａ９が与えられる。したがってこの状
態においては、アドレスＡ１０−Ａ１９，Ａ０−Ａ９に
より、内部でメモリセル選択動作が行なわれる。外部か
ら見た場合、与えられたアドレス信号に従って内部でメ
モリセル選択動作が行なわれており、この半導体装置１
は正常に動作している。挿入方向により選択メモリセル
の物理的位置が異なるだけである。

【００８６】図１１は、この発明の実施の形態５に従う
半導体装置の内部入力電圧発生／外部出力電圧発生回路
の構成を概略的に示す図である。図１１において、パッ
ド３Ａ−０および３Ｂ−０に対しては内部電源電圧発生
回路５Ａ−０および内部接地電圧発生回路５Ｂ−０が設
けられる。これらの内部電源電圧発生回路５Ａ−０から
の内部電源電圧ｉｎｔＶＣＣおよび内部接地電圧発生回
路５Ｂ−０からの内部接地電圧ｉｎｔＶＳＳが、チップ
内部回路６へ与えられる。

【００８７】アドレスビットＡｄを受けるパッド３−ｉ
が、バッファ回路４−ｉを介して、チップ内部回路６に
含まれるアドレスラッチ回路６ａに結合される。このバ
ッファ回路４−ｉと次段のアドレスラッチ回路６ａの間
には、選択回路は設けられない。パッド３−ｉは、パッ
ド３Ａ−ｉおよび３Ｂ−ｉのいずれであってもよく、ア
ドレスビットを受けるアドレス入力パッドであればよ
く、図１０に示すアドレス入力ピン端子２Ａ−ｊ〜２Ａ
−ｋおよび２Ｂ−ｊ〜２Ｂ−ｋのいずれかに対応して配
置されるパッドである。

【００８８】パッド３−ｉへは、逆向きにこの半導体装
置１を回路基板に実装した場合においてもアドレスビッ
トが与えられる。したがって、バッファ回路４ｉの出力
信号をアドレスラッチ回路６ａに与えても、このチップ
内部回路６においては、与えられたアドレス信号に従っ
てメモリセル選択動作が行なわれる。バッファ回路４−
ｉからアドレスラッチ回路６ａの間に、正しいアドレス
信号ビットを選択するためのトランスミッションゲート
を設ける必要がなく、このトランスミッションゲートま
たはトランスファーゲートにおける信号伝搬遅延をなく
すことができ、高速でアドレス信号をチップ内部回路６
のアドレスラッチ回路６ａへ伝達することができ、高速
動作する半導体装置を実現することができる。

【００８９】なお、内部電源電圧発生回路５Ａ−０およ
び内部接地電圧発生回路５Ｂ−０の構成としては、先の
実施の形態１から４のいずれの構成が用いられてもよ
い。

【００９０】［変更例１］図１２は、この発明の実施の
形態５の変更例１の構成を概略的に示す図である。図１
２において、この半導体装置１は、半導体記憶装置であ
り、データＤＱを入出力するピン端子を有する。すなわ
ち、この半導体装置１は、長辺の一方側に、データＤＱ
を入出力するためのＤＱピン端子２Ａ−ａ〜２Ａ−ｂ
と、第１の方向での挿入時、電源電圧ＶＣＣを受けるた
めの電源ピン端子２Ａ−ｃと、ＤＱピン端子２Ａ−ｄ〜
２Ａ−ｅを有する。この半導体装置１の長辺の一方側に
は、またピン端子２Ａ−０が設けられ、第１の方向での
挿入時、また、電源電圧ＶＣＣがこのピン端子２Ａ−０
に与えられる。

【００９１】この半導体装置１は、また長辺の他方側
に、データを入出力するためのＤＱピン端子２Ｂ−ａ〜
２Ｂ−ｂと、第１の方向での挿入時接地電圧ＶＳＳを受
けるための接地端子２Ｂ−ｃと、ＤＱピン端子２Ｂ−ｄ
〜２Ｂ−ｅと、第１の方向での挿入時接地電圧ＶＳＳを
受けるピン端子２Ｂ−０を有する。ＤＱ端子２Ａ−ａ〜
２Ａ−ｂとＤＱピン端子２Ｂ−ａ〜２Ｂ−ｂは、回転対
称な位置に配置され、またＤＱピン端子２Ａ−ｄ〜２Ａ
−ｅは、ＤＱピン端子２Ｂ−ｄ〜２Ｂ−ｅと回転対称な
位置に配置される。またピン端子２Ａ−ｃおよび２Ｂ−
ｃは、互いに対向して配置され、回転対称な位置に配置
される。

【００９２】ピン端子２Ａ−０、２Ａ−ｃ、２Ｂ−０お
よび２Ｂ−ｃに対しては、図１１に示すような、選択回
路が設けられる。しかしながら、ＤＱピン端子２Ａ−ａ
〜２Ａ−ｂおよび２Ａ−ｄ〜２Ａ−ｅ、２Ｂ−ａ〜２Ｂ
−ｂおよび２Ｂ−ｄ〜２Ｂ−ｅに対しては、先の図１１
に示す構成と同様、この半導体装置１の挿入方向に応じ
て接続を切換えるための選択回路は、設けられない。デ
ータＤＱは、半導体装置１の内部においてビット位置が
異なるものの、メモリセルがデータビットを格納してお
り、外部装置においては、いずれの方向で半導体装置１
が挿入されても、同様のデータビット位置順序のデータ
を授受することができる。すなわち、データ書込時にお
いては半導体装置１においてピン端子の位置に応じて内
部でデータビット位置が変更されてメモリセルに格納さ
れ、またデータ読出時再びこのビット位置が変更された
データが、ピン端子において元の正常位置に変更されて
外部装置に伝達される。したがって、外部装置が何らこ
の半導体装置１の挿入方向の影響を受けることなく正確
にデータビットを授受することができる。

【００９３】なおこの変更例において、ＤＱピン端子が
回転対称な位置に配置されている。しかしながら、この
半導体装置１は、入力データＤおよび出力データＱが別
々のピン端子を介して入出力するＤＱ分離構成であって
もよい。この場合には、出力データＱを出力するための
ピン端子が回転対称の位置に配置され、また入力データ
Ｄを受けるピン端子が回転対称な位置に配置される。た
だし、入力データＤの半導体装置内部でのビット位置の
変更順序と、出力データＱの出力時のビット位置変更態
様は同じである必要がある。

【００９４】［変更例２］図１３は、この発明の実施の
形態５の変更例２の構成を概略的に示す図である。図１
３において、半導体装置１は、ツーポートメモリであ
り、長辺の一方側にピン端子２Ａ−ｆ〜２Ａ−ｍを有
し、他方側の長辺に沿ってピン端子２Ｂ−ｆ〜２Ｂ−ｍ
を有する。これらのピン端子２Ａ−ｆ〜２Ａ−ｍとピン
端子２Ｂ−ｆ〜２Ｂ−ｍはそれぞれ回転対称の位置に配
置される。ピン端子２Ａ−ｆ〜２Ａ−ｍは、ポートＡお
よびＢの一方に配置された外部装置とデータの送受を行
ない、またピン端子２Ｂ−ｆ〜２Ｂ−ｍが、ポートＡお
よびＢの他方側に配置された外部装置とデータの授受を
行なう。これらのピン端子２Ａ−ｆ〜２Ａ−ｍの組およ
び２Ｂ−ｆ〜２Ｂ−ｍの組は、それぞれアドレス信号、
データビット、および制御信号のピン端子を含む。

【００９５】１つのポートに対するピン端子を他方のポ
ートに対するピン端子と回転対称の位置に配置する。し
たがって、この場合、ポートＡおよびＢが入換えられて
も、内部では単に接続されたピン端子の配置に従ってメ
モリセルへのアクセス動作が行なわれる。外部装置は、
この半導体装置１のポートＡおよびＢのいずれを通して
アクセスしているかを何ら考慮することなく、半導体装
置１へアクセスする。したがって、このような場合にお
いても、ピン端子２Ａ−ｆ〜２Ａ−ｍおよび２Ｂ−ｆ〜
２Ｂ−ｍに対しては、この半導体装置１の挿入方向に応
じて信号／電圧伝搬経路を変更する必要がなく、選択回
路は設けられない。単にピン端子２Ａ−０および２Ｂ−
０に対する電源電圧ＶＣＣおよび接地電圧ＶＳＳに対す
る切換回路が設けられるだけである。データ／信号の送
受を、選択回路を介することなく行なうことができ、高
速のアクセスが実現される。

【００９６】また、上述のような半導体装置１は、半導
体メモリに限定されず一般の半導体集積回路装置におい
て、ピン端子位置が交代され、別の信号が入出力される
場合でも内部動作が変更されない場合には、そのような
特定のピン端子に対しては、何ら選択回路を設ける必要
はない。

【００９７】以上のように、この発明の実施の形態５に
従えば、ピン端子と信号との接続関係が異なる場合でも
内部動作が正常に行なわれる場合、対応のピン端子に対
しては選択回路を設けないため、この選択回路における
信号伝搬遅延を排除することができ、高速動作を実現す
ることができ、またこの選択回路の占有面積を低減する
ことができ、応じてチップ面積を低減することができ
る。

【００９８】［実施の形態６］図１４は、この発明の実
施の形態６に従う半導体装置のピン配置を概略的に示す
図である。この図１４に示す半導体装置１は、フラット
パッケージ（ＦＰ）に実装される。したがって、この半
導体装置１の４辺Ａ、Ｂ、ＣおよびＤそれぞれにピン端
子が配置される。この半導体装置１の辺Ａには、ピン端
子２０Ａ−０〜２０Ａ−ｎが配置され、辺Ｂに沿っては
ピン端子２０Ｂ−０〜２０Ｂ−ｎが配置され、辺Ｃに沿
ってはピン端子２０Ｃ−０〜２０Ｃ−ｎが配置される。
辺Ｄに沿っては、ピン端子２０Ｄ−０〜２０Ｄ−ｎが配
置される。

【００９９】半導体装置１においては、このフラットパ
ッケージにおいて正方形の形状の場合、ＩＣソケットな
どにおいて、ピン端子のピッチはすべて等しいため、９
０度単位で角度を異ならせて実装することが可能であ
る。したがって、この場合、４つの状態で挿入されて
も、半導体装置１の内部で正確に動作させる必要があ
る。各辺に沿って互いに相補な電源供給電圧ＶＣＣおよ
びＶＳＳが供給されるピン端子対を配置する。すなわ
ち、辺Ａに沿っては、ピン端子２０Ａ−０および２０Ａ
−００を、電源／接地ピン端子として配置する。各辺
Ｂ、ＣおよびＤにおいて、このピン端子２０Ａ−０およ
び２０Ａ−００と９０度の回転時重なるように、電源／
接地ピン端子が配置される。すなわち、辺Ｂにおいてピ
ン端子２０Ｂ−０および２０Ｂ−００が配置され、辺Ｃ
においてはピン端子２０Ｃ−０および２０Ｃ−００が配
置され、辺Ｄにおいてはピン端子２０Ｄ−０および２０
Ｄ−００が配置される。これらの対をなすピン端子は、
隣接して配置されるように示すが、これらは離れて配置
されてもよい。各辺において、半導体装置１の中心点に
対して９０度の回転角で重なり合ういわゆる「Ｃ４対称
性」を有する位置に、電源／接地ピン端子が配置されれ
ばよい。

【０１００】ピン端子２０Ａ−１〜２０Ａ−ｎ、２０Ｂ
−１〜２０Ｂ−ｎ、２０Ｃ−１〜２０Ｃ−ｎ、および２
０Ｄ−１〜２０Ｄ−ｎには、それぞれ信号または電圧が
与えられる。この図１４に示す半導体装置１の構成にお
いては、回転角９０度単位で、各ピン端子に与えられる
信号／電圧が異なる。したがって、４つの状態に対応す
るために選択回路においては、４状態に対応する切換ス
イッチが設けられる。この４つの状態を識別するため
に、挿入可能な４つの方向のうちの１つの方向（第１の
状態と称す）での挿入時１ピン端子２０Ａ−０および２
０Ａ−００に与えられる電圧の配置は、他のピン端子対
２０Ｂ−０および２０Ｂ−００、２０Ｃ−０，２０Ｃ−
００、および２０Ｄ−０，２０Ｄ−００と反対にされ
る。すなわち、第１の状態においてピン端子２０Ａ−０
および２０Ａ−００に電源電圧ＶＣＣおよび接地電圧Ｖ
ＳＳが印加されるとき、残りのピン端子２０Ｂ−０、２
０Ｃ−０および２０Ｂ−０には、接地電圧ＶＳＳが印加
され、ピン端子２０Ｂ−００、２０Ｃ−００、および２
０Ｄ−００には、電源電圧ＶＣＣが印加される。この態
様により、回転角または挿入方向を検出する。図１４に
おいては、この半導体装置１を反時計方向に回転させた
場合の電圧および信号の遷移を各ピン端子に対応させて
示す。

【０１０１】図１５は、チップ内部回路２６に対し内部
電源電圧ｉｎｔＶＣＣを供給する内部電源電圧（ｉｎｔ
ＶＣＣ）発生回路２５−０の構成の一例を示す図であ
る。この内部電源電圧発生回路２５−０は、それぞれ電
源供給ピン端子に対応して設けられるパッド２３Ａ−
０、２３Ａ−００、２３Ｂ−０、２３Ｂ−００、２３Ｃ
−０、２３Ｃ−００、２３Ｄ−０および２３Ｄ−００の
電圧を受ける。内部電源電圧発生回路２５−０は、パッ
ド２３Ａ−０および２３Ａ−００に対応して設けられ、
パッド２３Ａ−０の電圧が接地電圧レベルのとき導通
し、パッド２３Ａ−００の電圧を内部ノードＮ２０−０
に伝達するスイッチング回路ＳＷＡと、パッド２３Ｂ−
０および２３Ｂ−００に対応して設けられ、パッド２３
Ｂ−０上の電圧が接地電圧ＶＳＳレベルのとき導通し、
パッド２３Ｂ−００を内部電源ノードＮ２０−０に電気
的に結合するスイッチング回路ＳＷＢと、パッド２３Ｃ
−０および２３−００に対応して設けられ、パッド２３
Ｃ−０上の電圧が接地電圧ＶＳＳレベルのとき導通しパ
ッド２３Ｃ−００の電圧を内部電源ノードＮ２０−０に
伝達するスイッチング回路ＳＷＣと、パッド２３Ｄ−０
および２３Ｄ−００に対応して設けられ、パッド２３Ｄ
−０の電圧が接地電圧レベルのとき導通し、パッド２３
Ｄ−００の電圧を内部電源ノードＮ２０−０に伝達する
スイッチング回路ＳＷＤを含む。これらのスイッチング
回路ＳＷＡ−ＳＷＤは、ＣＭＯＳトランスミッションゲ
ートで構成される。

【０１０２】ピン端子２０Ａ−０および２０Ａ−００に
電源電圧ＶＣＣおよび接地電圧ＶＳＳが印加される第１
の状態での挿入時においては、パッド２３Ａ−０、２３
Ｂ−００、２３−Ｃ−００および２３Ｄ−００に電源電
圧ＶＣＣが供給され、パッド２３Ａ−００、２３Ｂ−
０、２３Ｃ−０、および２３Ｄ−０に接地電圧ＶＳＳが
伝達される。したがって、この場合、スイッチング回路
ＳＷＡのみが非導通状態となり、残りのスイッチング回
路ＳＷＢ−ＳＷＤがすべて導通状態となり、パッド２３
Ｂ−００、２３Ｃ−００、２３Ｄ−００に与えられた電
源電圧ＶＣＣを内部電源ノードＮ２０−０に伝達する。
４つのスイッチング回路ＳＷＡ−ＳＷＤのうち３つのス
イッチング回路ＳＷＢ−ＳＷＤを導通状態とし、安定に
内部電源ノードＮ２０−０に電源電圧ＶＣＣを供給す
る。

【０１０３】この半導体装置１を反時計方向に回転させ
た場合、ピン端子２０Ａ−０の位置にピン端子２０Ｄ−
０が配置される。この場合、パッド２３Ｄ−０が電源電
圧ＶＣＣを受け、パッド２３Ｄ−００が接地電圧ＶＳＳ
を受ける。パッド２３Ａ−０、２３Ｂ−０、２３Ｃ−０
は接地電圧のＶＳＳを受け、またパッド２３Ａ−００、
２３Ｂ−００および２３Ｃ−００が、電源電圧ＶＣＣを
受ける。したがって、この場合、スイッチング回路ＳＷ
Ｄが非導通状態となり、残りの３つのスイッチング回路
ＳＷＡ−ＳＷＣが導通状態となり、内部電源ノードＮ２
０−０に、電源電圧ＶＣＣが供給される。以降９０度ず
つ反時計方向に回転させるごとに、スイッチング回路Ｓ
ＷＣ、スイッチング回路ＳＷＢが順次非導通状態とな
り、３つのスイッチング回路により、内部電源ノードＮ
２０−０に、電源電圧ＶＣＣが伝達される。

【０１０４】したがって、この矩形チップにおいて電源
端子／接地端子を配置して１つの辺における電源／接地
端子の電圧印加態様を残りの辺の電源／接地ピン端子の
対の電圧印加態様と異ならすことにより、この半導体装
置の回転角度を検出して、正確に内部電源電圧を内部電
源ノードへ供給することができる。

【０１０５】図１６は、内部入力電圧発生／外部出力電
圧発生回路２５の内部接地電圧ｉｎｔＶＳＳを発生する
内部接地電圧発生回路２５−１の構成を示す図である。
図１６において、内部接地電圧（ｉｎｔＶＳＳ）発生回
路２５−１は、パッド２３Ａ−０および２３Ａ−００に
対応して設けられ、パッド２３Ａ−０上の電圧が接地電
圧ＶＳＳのとき導通し、パッド２３Ａ−０上の電圧を内
部接地ノードＮ２０−１に伝達するスイッチング回路Ｓ
ＴＡと、パッド２３Ｂ−０および２３Ｂ−０に対応して
設けられ、パッド２３Ｂ−０上の電圧が接地電圧ＶＳＳ
のとき導通し、パッド２３Ｂ−０上の電圧を内部接地ノ
ードＮ２０−１に伝達するスイッチング回路ＳＴＢと、
パッド２３Ｃ−０および２３−００に対応して設けら
れ、パッド２３Ｃ−０上の電圧が接地電圧ＶＳＳレベル
のとき導通し、パッド２３Ｃ−０上の電圧を内部接地電
圧ノードＮ２０−１に伝達するスイッチング回路ＳＴＣ
と、パッド２３Ｄ−０および２３Ｄ−００に対応して設
けられ、パッド２３Ｄ−０上の電圧が接地電圧レベルの
とき導通し、パッド２３Ａ−０上の電圧を内部接地ノー
ドＮ２０−１上に伝達するスイッチング回路ＳＴＤを含
む。これらのスイッチング回路ＳＴＡ−ＳＴＤは、それ
ぞれ、ＣＭＯＳトランスミッションゲートで構成され、
対応のパッド対の電圧を受け、電圧損失なくパッド上の
電圧を内部接地ノードＮ２０−１上に伝達する。

【０１０６】第１の状態にこの半導体装置が実装された
場合、パッドＡ２３−０上の電圧は電源電圧ＶＣＣレベ
ルであり、パッド２３Ａ−００上の電圧は接地電圧ＶＳ
Ｓレベルである。残りのパッド２３Ｂ−０〜２３Ｄ−０
へは接地電圧ＶＳＳが与えられ、パッド２３Ｂ−００〜
２３Ｄ−００に、電源電圧ＶＣＣが与えられる。したが
って、この状態においては、スイッチング回路ＳＴＡが
非導通状態、スイッチング回路ＳＴＢ−ＳＴＤが導通状
態となり、これらの導通状態の３つのスイッチング回路
ＳＴＢ−ＳＴＤを介して接地電圧ＶＳＳが内部接地ノー
ドＮ２０−１に伝達される。

【０１０７】図１４の配置において半導体装置を９０度
反時計方向に回転させた場合、ピン端子２２Ｄ−０が元
の端子２２Ａ−０の位置に配置される。したがって、パ
ッド２３Ｄ−０に電源電圧ＶＣＣが供給され、パッド２
３Ｄ−００に、接地電圧ＶＳＳが供給される。残りのパ
ッド２３Ａ−０〜２３Ｃ−０には接地電圧ＶＳＳが供給
され、パッド２３Ａ−００〜２３Ｃ−００には、電源電
圧ＶＣＣが供給される。したがって、スイッチング回路
ＳＴＤが非導通状態、スイッチング回路ＳＴＡ−ＳＴＣ
が導通状態とされ、これら３つの導通状態のスイッチン
グ回路ＳＴＡ−−ＳＴＣを介して内部接地ノードＮ２０
−１に接地電圧ＶＳＳが伝達される。

【０１０８】以降、９０度ずつこの半導体装置を反時計
方向に９０度ずつ回転させて回路基板に実装した場合、
スイッチング回路ＳＴＣおよびＳＴＢが順次非導通状態
となり残りの３つのスイッチング回路が導通状態とな
る。したがって、内部接地ノードＮ２０−１には、３つ
のスイッチング回路を介して接地電圧ＶＳＳが与えられ
る。

【０１０９】したがって、図１５および図１６に示すよ
うに、スイッチング回路ＳＷＡ−ＳＷＤおよびＳＴＡ−
ＳＴＤを用いることにより、３つのスイッチング回路を
介して内部電源電圧ｉｎｔＶＣＣおよび内部接地電圧ｉ
ｎｔＶＳＳをチップ内部回路２６へ常時安定に供給する
ことができる。

【０１１０】なお、図１５に示す内部電源電圧発生回路
２５−０の構成において、スイッチング回路ＡＷＡ−Ｓ
ＷＤのＣＭＯＳトランスミッションゲートのトランジス
タの極性を反転したものを内部接地電圧発生回路２５−
１として用い、図１６に示す内部接地電圧発生回路２５
−１の構成においてスイッチング回路ＳＴＡ−ＳＴＤの
ＣＭＯＳトランスミッションゲートのトランジスタの極
性を反転したものを内部電源電圧発生回路２５−０とし
て用いることもできる。この場合、内部電源電圧発生回
路２５−０および内部接地電圧発生回路２５−１各々に
おいて、１つのスイッチング回路のみが導通し、内部電
源電圧ｉｎｔＶＣＣおよび内部接地電圧ｉｎｔＶＳＳ各
々を１つのパッドを介して供給する状態を実現すること
もできる。

【０１１１】図１７は、内部信号ｉｎｔＡｉに対する選
択回路２５Ａ−ｉの構成を示す図である。この内部入力
電圧発生／外部出力電圧発生回路２５においては、先に
図１５および図１６を参照して説明した内部電源電圧発
生回路２５−０および内部接地電圧発生回路２５−１が
含まれる。他の内部信号に対しても、この図１７に示す
選択回路２５Ａ−ｉと同様の構成が用いられる。

【０１１２】図１７において、選択回路２５Ａ−ｉは、
パッド２３Ａ−０および２３Ａ−００の電圧に応答して
選択的に導通し、導通時バッファ回路２４Ａ−ｉを内部
ノードＮ２０−ｉに結合するスイッチング回路ＳＣＡ
と、パッド２３Ｂ−０および２３Ｂ−００上の電圧に応
答して選択的に導通し、導通時バッファ回路２４Ｂ−ｉ
を内部ノードＮ２０−ｉに結合するスイッチング回路Ｓ
ＣＢと、パッド２３Ｃ−０および２３Ｃ−００上の電圧
に応答して選択的に導通し、導通時バッファ回路２４Ｃ
−ｉを内部ノードＮ２０−ｉに結合するスイッチング回
路ＳＣＣと、パッド２３Ｄ−０および２３Ｄ−００上の
電圧に応答して導通し、導通時バッファ回路２４Ｄ−ｉ
を内部ノードＮ２０−ｉに電気的に結合するスイッチン
グ回路ＳＣＤを含む。これらのスイッチング回路ＳＣＡ
−ＳＣＤは、ＣＭＯＳトランスミッションゲートで構成
される。

【０１１３】スイッチング回路ＳＣＡは、パッド２３Ａ
−０が電源電圧ＶＣＣを受け、かつパッド２３Ａ−００
が接地電圧ＶＳＳを受けるときに導通する。スイッチン
グ回路ＳＣＢは、パッド２３Ｂ−０が電源電圧ＶＣＣを
受け、パッド２３Ｂ−００が接地電圧ＶＳＳを受けると
きに導通する。スイッチング回路ＳＣＣは、パッド２３
Ｃ−０が電源電圧ＶＣＣを受け、パッド２３Ｃ−００が
接地電圧ＶＳＳを受けるときに導通する。スイッチング
回路ＳＣＤは、パッド２３Ｄ−０が電源電圧ＶＣＣを受
け、パッド２３Ｄ−００が接地電圧ＶＳＳを受けるとき
に導通する。すなわち、この選択回路２５Ａ−ｉは、パ
ッド２３Ａ−０〜２３Ｄ−０および２３Ａ−００〜２３
Ｄ−００上の電圧により、この半導体装置の回転角を検
出し、その回転角度に応じて、対応のバッファ回路を選
択して、選択されたバッファ回路を内部ノードＮ２０−
ｉに結合している。したがって、この半導体装置が第１
の状態に回路基板に挿入された場合には、スイッチング
回路ＳＣＡが導通し、スイッチング回路ＳＣＢ−ＳＣＤ
は非導通であり、、バッファ回路２４Ａ−ｉが内部ノー
ドＮ２０−ｉに結合される。このバッファ回路２４Ａ−
ｉは、第１の状態においてはチップ内部回路２６と内部
信号ｉｎｔＡｉを授受する。バッファ回路２４Ａ−ｉ〜
２４Ｄ−ｉは、入力バッファ、出力バッファまたは入出
力バッファであり、そのバッファ回路の特性に応じて信
号の伝達方向が決定される。

【０１１４】この半導体装置が図１４に示すように反時
計方向に９０度回転させて回路基板に実装された場合、
パッド２３Ｄ−０が電源電圧ＶＣＣを受け、パッド２３
Ｄ−０が、接地電圧ＶＳＳを受ける。したがって、この
ときバッファ回路２４Ｄ−ｉに対応するパッド２３Ｄ−
ｉの対応のピン端子２０Ｄ−ｉが、信号Ａｉに結合され
る。したがって、このときには、スイッチング回路ＳＣ
Ｄが導通し、バッファ回路２４Ｄ−ｉが内部ノードＮ２
０−ｉに結合される。以降、９０度ずつ反時計方向に回
転させることにより、スイッチング回路ＳＣＣおよびＳ
ＣＢが順次導通し、信号Ａｉに結合されるバッファ回路
２４Ｃ−ｉおよび２４Ｂ−ｉが順次内部ノードＮ２０−
ｉに結合される。

【０１１５】上述のように、この半導体装置の各辺に、
１対の電源端子を設け、一辺の電源供給端子対の電圧印
加態様を他の辺の電源供給電圧端子の電圧印加態様と異
ならすことにより、半導体装置の回転角度を検出するこ
とができる。この回転角度に応じてバッファ回路を選択
することにより、チップ内部回路２６は、常に、正しい
態様で外部装置と信号の授受を行なうことができる。

【０１１６】図１８は、辺Ｂ、ＣおよびＤに対して設け
られるピン端子に対応する内部信号ｉｎｔＢｉ、ｉｎｔ
Ｃｉ、およびｉｎｔＤｉに対する選択回路におけるスイ
ッチング回路の導通順序を示す図である。この半導体装
置１が、反時計方向に９０度ずつ回転させて回路基板に
実装される場合を考える。内部信号ｉｎｔＢｉ、ｉｎｔ
Ｃｉ、およびｉｎｔＤｉそれぞれに対応して、図１７に
示す選択回路と同様の構成を設ける。ただし、電源／接
地パッドの接続先は、辺の位置に応じて１つずつスイッ
チング回路に対してずらせる。すなわち、内部信号ｉｎ
ｔＢｉに対しては、スイッチング回路ＳＴＢ、ＳＴＡ、
ＳＴＤおよびＳＴＣの順序で順次導通させる（各９０度
の回転について）。また内部信号ｉｎｔＣｉについて
は、スイッチング回路ＳＴＣ、ＳＴＢ、ＳＴＡ、および
ＳＴＤの順序で各９０度の回転に対応して導通させる。
内部信号ｉｎｔＤｉについては、この半導体装置１の９
０度の反時計方向の回転に対応して、スイッチング回路
ＳＴＤ、ＳＴＣ、ＳＴＢ、およびＳＴＡの順序で順次導
通させる。これにより、各内部信号ｉｎｔＡｉ〜ｉｎｔ
Ｄｉは、正確に、外部信号と対応付けられる。

【０１１７】以上のように、この発明の実施の形態６に
従えば、チップ４辺に沿ってピン端子が配置され、９０
度ずつ回転させても回路基板に実装可能な場合において
も、この回転角に応じてパッドと内部ノードとの間の接
続を切換えるように構成しており、半導体装置の誤挿入
時においてもこの半導体装置を正常に動作させることが
できる。

【０１１８】内部入力電圧発生／外部出力電圧発生回路
２５の内部レイアウトについては、このチップ内部回路
２６の構成に応じて適当に定められる。たとえばチップ
内部回路２６を取り囲むように、半導体チップ周辺に沿
って延在して配置されてもよい。これは、フラットパッ
ケージのようにピン端子が半導体装置の４辺に沿って配
置される場合、半導体チップ内においてパッドもチップ
４辺に沿って配置され、バッファ回路が各パッドに対応
して配置されるため、バッファ回路も同様、この半導体
チップ周辺に沿って延在して配置される。したがって、
選択回路も、バッファ回路に応じて、チップ周辺に延在
して内部回路を取り囲むように配置されてもよい。ただ
し、チップ４辺に配置される電源供給ピン端子（電源端
子および接地端子）からの配線は、この選択回路全体に
わたって延在して配置される必要がある。

【０１１９】［実施の形態７］図１９は、この発明の実
施の形態７に従う半導体装置の要部の構成を概略的に示
す図である。図１９においては、パッド２０Ａ−ｉ〜２
０Ｄ−ｉとバッファ回路２４−ｉの間に選択回路２５−
ｉが設けられる。この選択回路２５−ｉは、ＶＣＣパッ
ドおよびＶＳＳパッドからの電圧を受け、この半導体装
置の向きを検出し、このパッド２０Ａ−ｉ〜２０Ｄ−ｉ
の１つをバッファ回路２４−ｉに結合する。ＶＣＣパッ
ドおよびＶＳＳパッドは、先の実施の形態６におけるパ
ッド２３Ａ−０，２３Ａ−００〜２３Ｄ−０，２３Ｄ−
００に対応する。

【０１２０】この図１９に示す構成の場合、各回転対称
な位置に、入力ピン端子、出力ピン端子および入出力ピ
ン端子の３種類のピン端子のうち同種類のピン端子を配
置する必要がなくなる。すなわち、選択回路２５−ｉに
より、正しいパッドが選択されてバッファ回路２４−ｉ
に結合される。すなわち、パッド２０Ａ−ｉ〜２０Ｄ−
ｉに対応するバッファ回路２４−ｉを含む４つのバッフ
ァ回路が、それぞれ入力バッファ回路、出力バッファ回
路および入出力バッファ回路のいずれであっても、パッ
ド２０Ａ−ｉ〜２０Ｄ−ｉのうちバッファ回路２４−ｉ
に対応する信号を入出力（または入力のみまたは出力の
み）するパッドが、選択回路２５−ｉにより選択されて
バッファ回路２４−ｉに結合される。したがって、ピン
端子の配置の自由度がより改善される。

【０１２１】この図１９に示す構成は、半導体装置のパ
ッケージ２辺に沿ってピン端子が配置される構成にも適
用可能である。したがって、先の実施の形態１から６の
構成に対し、発明の実施の形態７はすべて適用すること
ができる。また、このチップ内部回路の構成に応じてバ
ッファ回路を配置することができ、レイアウトが簡略化
される。

【０１２２】以上のように、この発明の実施の形態７に
従えば、パッドとバッファ回路の間に、この半導体装置
の挿入の動きに応じて接続経路を切換える選択回路（ス
イッチ回路）を配置したため、回路には、常に正しいパ
ッドが結合されるため、回転対称な位置に同一特性（入
出力ピン同士、出力ピン同士または入出力ピン同士）を
配置する必要がなく、チップ内部回路の構成に応じてバ
ッファ回路を配置するだけでよく、バッファ回路のレイ
アウトが容易化される。

【０１２３】［実施の形態８］図２０は、この発明の実
施の形態８に従う半導体装置のピン配置を概略的に示す
図である。図２０において、半導体装置３０は、長辺の
一方側に、電源供給端子３２Ａ−０と信号入出力端子３
２Ａ−１〜３２Ａ−ｎを有し、他方の長辺に、電源供給
端子３２Ｂ−０、および信号ピン端子３２Ｂ−１〜３２
Ｂ−ｎを有する。この電源供給ピン端子３２Ａ−０およ
び３２Ｂ−０は、この半導体装置３０の長辺方向に沿っ
た軸に関して線対称に配置される。この半導体装置３０
は、裏表の区別のない半導体装置である。ただし、上下
の方向すなわち、端子３２Ａ−０および３２Ｂ−０が存
在する側が、端子３２Ａ−ｎおよび３２Ｂ−ｎの存在す
る側に対し、上下いずれの側にくるかは区別できる。た
とえば、ＴＳＯＰパッケージにおいては、このピン端子
を、順方向および逆方向それぞれに曲げることにより、
正ベント品および逆ベント品と呼ばれる半導体装置が形
成される。正ベント品および逆ベント品は、回路基板実
装時回路基板表面および裏面に実装される。電源供給ピ
ン端子３２Ａ−０および３２Ｂ−０の電圧を検出し、こ
の半導体装置の回路実装方向を検出して、パッドをチッ
プ内部回路に結合する。この選択回路の配置位置は、実
施の形態１から６のように、バッファ回路とチップ内部
回路の間であってもよく、また実施の形態７におけるよ
うに、パッドとバッファ回路の間であってもよい。

【０１２４】電源供給ピン端子３２Ａ−０および３２Ｂ
−０における電圧により実装方向を検出する。この構成
は、先の実施の形態１から６において説明した選択回路
の構成をそのまま利用することができる。回転対称位置
のピン端子に代えて、線対称の位置にあるピン端子の対
が１つの選択回路に結合される。この図２０に示すよう
なピン配置を有する場合、たとえば回路基板実装時、回
路基板の一方側および他方側表面に実装しても、同一機
能を有する半導体装置を実現することができ、回路基板
上の配線レイアウトが簡略化される。

【０１２５】また、ＴＳＯＰパッケージのように、正ベ
ント品および逆ベント品を別々に作り分ける必要もな
く、容易に正ベント品を逆ベント品として動作させるこ
とも可能となる。

【０１２６】なお、図２０に示す構成においては、半導
体装置の両側に、ピン端子が配置されている。しかしな
がら、半導体装置の４辺に沿ってピン端子が配置される
場合においても同様の効果を得ることができる。４辺に
ピン端子が配置される場合、たとえばＱＦＰパッケージ
の場合、正方形であるが、ある対向する２辺のうちいず
れの辺がどちら側に配置されているかが決まっていれ
ば、上述のような半導体装置の両側の２辺に沿ってピン
端子が配置される場合と同様に、線対称な位置にある２
つの電源供給ピン端子に供給される電圧により半導体装
置の裏表の向きを判定し、上述のような正ベント品およ
び逆ベント品として利用することができる。

【０１２７】また、回路基板の同一面に正ベント品また
は逆ベント品を交互に配置すれば、同一信号／電圧を対
向ピン端子に供給することができ配線レイアウトが簡略
化される。

【０１２８】以上のように、この発明の実施の形態８に
従えば、電源供給ピンを、線対称の位置に配置し、これ
らの電源供給端子の電圧に応じて、内部で選択回路を用
いて選択動作を行ない、またこの電源供給端子の電圧に
より線対称のピン端子対の一方を選択しており、裏表の
ない半導体装置を実現することができる。

【０１２９】［実施の形態９］図２１（Ａ）は、この発
明の実施の形態９に従う半導体装置のピン配置を概略的
に示す図である。この図２１（Ａ）に示す半導体装置に
おいては、パッケージ長辺方向に沿ってピン端子が配置
される。図２１（Ａ）において、電源供給端子を示す。
この半導体装置は、上下および裏表の区別が存在しな
い。したがっていずれの方向においても挿入することが
できる。すなわち、半導体装置の長辺方向に沿った軸を
回転軸として１８０°回転させた場合すなわち裏返した
場合、この平面において１８０°回転させた場合、１８
０°回転させ（上下反転）かつ裏表を反対にした場合
（鏡映反転）である。したがって、回路基板への挿入状
態としては、４つの状態が存在する。これらの４つの状
態を区別するためには、すべての状態において同一位置
に存在するピン端子を電源供給ピン端子として利用する
必要があり、これらの４つの状態を識別するために、８
個の電源供給ピン端子を利用する。対をなす電源供給ピ
ン端子における印加電圧に従ってこの半導体装置の回路
基板への挿入方向を検出する。この場合、この図２１
（Ａ）に示すように、１対の電源供給端子における電圧
印加態様が、残りの３対の電源供給ピン端子と異なるよ
うに、電源供給ピン端子の供給電圧を決定する。図２１
（Ａ）においては、第１の状態に対し、この半導体装置
を裏返した状態の印加電圧、次いで上下反対に挿入した
状態（１８０°この平面内で回転させた状態）、および
上下および裏表すべてを逆にした状態の印加電圧を示
す。

【０１３０】図２１（Ａ）においては、このチップ長辺
方向の右側の上部の２つのピン端子の供給電圧が、残り
の３つのピン端子の電源供給端子の印加電圧と異なって
おり、この組合せの印加電圧がいずれの位置に存在する
かにより、半導体装置の挿入方向を検出する。

【０１３１】図２１（Ｂ）は、この発明の実施の形態９
の変更例の構成を示す図である。この図２１（Ｂ）に示
す半導体装置は矩形形状を有し、４辺に沿ってピン端子
が配置される。この場合、平面内における回転により４
状態が存在し、また裏表を反対にした状態での各状態が
存在し、合計８つの状態、すなわち８方向で挿入するこ
とができる。したがってこれらの８つの方向（状態）を
検出するために、各辺に沿って２対の電源供給端子を配
置し、８個の状態を検出する。図２１（Ｂ）において
は、反時計回りに９０°ずつ反転させたときの各ピン端
子の印加電圧および裏表逆にして次いで９０°ずつ回転
させた場合の電源供給端子に対する印加電圧を示す。こ
の場合においても、１対の電源供給端子の印加電圧を残
りの７対の電源供給端子の印加電圧と第１の状態におい
て異ならせる。図２１（Ｂ）においては、この図の左辺
の上部の電源供給ピン端子の印加電圧が、残りの７対の
電源供給端子の印加電圧と異なる。この位置におけるピ
ン端子の印加電圧を検出することにより、回転方向およ
び裏および表を検出する。

【０１３２】いずれの方向で挿入しても、その挿入方向
を検出して、半導体装置を正常に動作させることができ
る。ここで、印加電圧が電源電圧ＶＣＣであるか接地電
圧ＶＳＳであるかにより、半導体装置の挿入方向を特定
することができ、したがって、この方向検出のために用
いる電源供給ピン端子の数は、半導体装置が取り得る方
向（状態）と同じ数が少なくとも必要である。たとえ
ば、１つの電源供給ピン端子に、第１の方向のとき電源
電圧ＶＣＣが供給され、それ以外の状態では、接地電圧
ＶＳＳが供給される場合には、この電源供給ピン端子に
対する選択回路として、ＮチャネルＭＯＳトランジスタ
のみを用い、この対応の電源供給ピン端子からの印加電
圧をＮチャネルＭＯＳトランジスタのゲートに与えれ
ば、電源電圧ＶＣＣを受ける電源供給ピン端子に対応す
るＮチャネルＭＯＳトランジスタのみが導通状態とな
り、方向検出および選択を行なうことができる。

【０１３３】電源供給ピン端子と第１の方向のときのみ
接地電圧ＶＳＳが与えられ、かつそれ以外の方向のとき
には電源電圧ＶＣＣとなる電源供給ピン端子の２つが必
要であり、したがって３方向以上の方向で半導体装置を
挿入することができる場合には、この倍の数の電源供給
ピン端子が少なくとも必要となる。半導体装置の挿入可
能な方向が２つの方向の場合には、実施の形態１のよう
に、２つの電源供給ピン端子が少なくともあれば、実現
することができる。

【０１３４】［他の適用例］本発明は、半導体装置パッ
ケージを二次元平面または三次元空間で回転させても回
路基板に実装することのできるあらゆる半導体集積回路
装置に対して適用することができる。

【０１３５】また、電源および接地ピン端子は、その数
は任意であり、単に二次元的または三次元的に線対称の
位置または回転対称の位置に配置されていればよい。ま
た、パッケージとして、他のＣＳＰ（チップサイズパッ
ケージ）パッケージの半導体装置にも適用することがで
きる。また、半導体集積回路装置は、モジュールであっ
てもよい。この場合、ピン端子とチップ内部配線との間
に内部入力電圧発生／外部出力電圧発生回路が配置され
る。

【０１３６】また、半導体装置の形状は任意であり、平
面図的に見てある角度での回転対称性または線対称性を
有する半導体装置であれば本発明は適用可能である。ま
た、選択回路の位置は、電圧／信号が外部印加されてか
ら内部で使用されるまでの間または、信号／電圧が確定
されてから外部出力までの間のいずれの位置に設けられ
てもよい。たとえば、入力データについてはライトデー
タバス上にあってもよく、また出力データについてはリ
ードデータバス上にあってもよい。

【０１３７】

【発明の効果】以上のように、この発明に従えば、半導
体装置の回路実装への方向を電源供給パッドの電圧によ
り特定し、正確な信号／電圧をその特定された方向に応
じて選択して内部回路へ与えるように構成しており、回
路実装時の方向にかかわらず正常に動作する半導体装置
を得ることができ、製品歩留りおよび回路実装基板への
実装の手間を簡略化することができ、また回路基板上で
の配線レイアウトを簡略化することができる。

【０１３８】すなわち、請求項１に係る発明に従えば、
複数の端子の電圧に従ってこれらの複数の端子の電圧か
ら結合する内部ノードへ伝達すべき電圧を選択して内部
ノードへ伝達しており、この半導体装置の回路基板実装
時の方向にかかわらず、内部回路には正常な電圧を印加
することができ、過電流が流れて発熱が生じ、この半導
体装置が故障するのを防止することができる。

【０１３９】請求項２に係る発明に従えば、複数の端子
に含まれる第１および第２の端子の各々に対応して設け
られ、これら第１および第２の端子の電圧にそれぞれ応
答して第１および第２の端子の一方の内部ノードへ結合
しており、容易に、これらの第１および第２の端子の電
圧に応じて正確な電圧を内部ノードへ伝達することがで
きる。

【０１４０】請求項３に係る発明に従えば、複数の端子
に含まれる第１および第２の端子の対それぞれに対応し
て設けられ、対応の対の第１および第２の端子の電圧に
従って選択的に導通して、導通時対応の対の予め定めら
れた一方の端子を内部ノードへ電気的に結合するように
構成しており、同様、この半導体装置は複数の端子対が
存在する場合においても正確に、半導体装置の回路実装
方向に応じて必要とされる電圧を内部ノードへ供給する
ことができ、この半導体装置が誤実装時故障するのを防
止することができる。

【０１４１】請求項４に係る発明に従えば、第１および
第２の端子の電圧に従って第１および第２の信号端子に
この半導体装置の回路実装方向に応じて正確に信号を内
部回路へ供給することができ、誤実装時においても半導
体装置を正常に動作させることができる。

【０１４２】請求項５に係る発明に従えば、この半導体
装置の回転対称および線対称の少なくとも一方の位置に
おける複数の信号端子を配置しており、これらの複数の
信号端子に対しては、選択回路を設けておらず、これら
の複数の端子に関連する信号を高速で、高速動作する半
導体装置を得ることができる。また、選択回路が不要と
なり、信号経路切換のための回路の占有面積を低減する
ことができる。

【０１４３】請求項６に係る発明に従えば、選択回路を
バッファ回路とパッドの間に接続しており、これらの対
応のパッドの信号を、すべて同一種類とする必要がな
く、ピン端子の配置の自由度が大きくなり、またバッフ
ァ回路を内部回路の構成に応じて適当に配置することが
でき、レイアウト効率が改善される。

【０１４４】請求項７に係る発明に従えば、複数の端子
が線／回転対称に配置されており、容易に実装方向を検
出することができる。

【０１４５】請求項８に係る発明に従えば、複数対が線
／回転対称に配置されており、容易に実装方向を検出す
ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体装置の
要部の構成を概略的に示す図である。

【図２】 図１に示す内部入力電圧発生／外部出力電圧
発生回路に含まれる内部電源電圧発生回路の構成を概略
的に示す図である。

【図３】 図１に示す内部入力電圧発生／外部出力電圧
発生回路に含まれる内部接地電圧発生回路の構成を示す
図である。

【図４】 図１に示す内部入力電圧発生／外部出力電圧
発生回路に含まれる信号選択回路の構成を示す図であ
る。

【図５】 この発明の実施の形態２に従う内部電圧発生
回路の構成を示す図である。

【図６】 この発明の実施の形態２の変更例の内部電源
電圧発生回路の構成を示す図である。

【図７】 この発明の実施の形態２の変更例の内部接地
電圧発生回路の構成を示す図である。

【図８】 この発明の実施の形態３に従う内部電圧発生
回路の構成を示す図である。

【図９】 この発明の実施の形態４の内部電圧発生回路
の構成を概略的に示す図である。

【図１０】 この発明の実施の形態５に従う半導体装置
のピン配置を概略的に示す図である。

【図１１】 この発明の実施の形態５に従う半導体装置
の要部の構成を概略的に示す図である。

【図１２】 この発明の実施の形態５の変更例を概略的
に示す図である。

【図１３】 この発明の実施の形態５の変更例２の構成
を概略的に示す図である。

【図１４】 この発明の実施の形態６に従う半導体装置
のピン配置を概略的に示す図である。

【図１５】 図１４に示す半導体装置の内部電源電圧発
生回路の構成を概略的に示す図である。

【図１６】 図１４に示す半導体装置の内部接地電圧発
生回路の構成を概略的に示す図である。

【図１７】 図１４に示す半導体装置の信号選択回路の
構成を概略的に示す図である。

【図１８】 図１４に示す半導体装置の各信号端子の内
部接続のための選択態様を概略的に示す図である。

【図１９】 この発明の実施の形態７に従う半導体装置
の要部の構成を概略的に示す図である。

【図２０】 この発明の実施の形態８に従う半導体装置
の構成を概略的に示す図である。

【図２１】 （Ａ），（Ｂ）はこの発明の実施の形態９
に従う半導体装置の構成を概略的に説明する図である。

【図２２】 従来の半導体装置の構成を概略的に示す図
である。

【図２３】 従来の半導体装置のパッケージの形状を概
略的に示す図である。

【図２４】 従来の半導体装置の問題点を説明するため
の図である。

【符号の説明】

１ 半導体装置、２Ａ−０〜２Ａ−ｎ，２Ｂ−０〜２Ｂ
−ｎ ピン端子、３Ａ−０〜３Ａ−ｎ，３Ｂ−０〜３Ｂ
−ｎ パッド、４Ａ−１〜４Ａ−ｎ，４Ｂ−０〜ＡＢ−
ｎ バッファ回路、５ 内部入力電圧発生／外部出力電
圧発生回路、６チップ内部回路、５Ａ−０ 内部電源電
圧発生回路、５Ｂ−０ 内部接地電圧発生回路、５Ａ−
ｉ，５Ｂ−ｉ 選択回路、４Ａ−ｉ，４Ｂ−ｉ バッフ
ァ回路、Ｄ５Ａ−０ａ，Ｄ５Ａ−０ｂ，Ｄ５Ｂ−０ａ，
Ｄ５Ｂ−０ｂ ダイオード素子、Ｔ５Ａ−０ａ，Ｔ５Ａ
−０ｂ，Ｔ５Ｂ−０ａ，Ｔ５Ｂ−０ｂ スイッチング素
子（バイポーラトランジスタ）、Ｍ５Ａ−０ａ，Ｍ５Ａ
−０ｂ，Ｍ５Ｂ−０ａ，Ｍ５Ｂ−０ｂ ＭＯＳトランジ
スタ、２Ａ−ｊ〜２Ａ−ｋ，２Ｂ−ｊ〜２Ｂ−ｋピン端
子、３ｉ パッド ２Ｂ−ａ〜２Ｂ−ｂ データ入出力
ピン端子、２０Ａ−０〜２０Ａ−ｎ，２０Ｂ−０〜２０
Ｂ−ｎ，２０Ｃ−０〜２０Ｃ−ｎ，２０Ｄ−０〜２０Ｄ
−ｎ ピン端子、２３Ｄ−００ パッド、ＳＷＡ−ＳＷ
Ｄ スイッチ回路、２５−０ 内部電源電圧発生回路、
２５ 内部入力電圧発生／外部出力電圧発生回路、２５
−１ 内部接地電圧発生回路、ＳＴＡ−ＳＴＤ 選択回
路、 ＳＣＡ−ＳＣＤ スイッチ回路、２５−ｉ 選択
回路、２４−ｉ バッファ回路、２０Ａ−ｉ〜２０Ｄ−
ｉ パッド、３０ 半導体装置、３２Ａ−０〜３２Ａ−
ｎ，３２Ｂ−０〜３２Ｂ−ｎ ピン端子。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の端子、内部ノード上の電圧を一方
   動作電源電圧として受ける内部回路、および前記複数の
   端子に結合され、前記複数の端子の電圧に従って、前記
   複数の端子の電圧から前記内部ノードへ伝達すべき電圧
   を選択して前記内部ノードへ伝達するための選択回路を
   備える、半導体装置。
2. 【請求項２】 前記複数の端子は、第１および第２の端
   子を含み、 前記選択回路は、前記第１および第２の端子各々に対応
   して設けられ、前記第１および第２の端子の電圧に各々
   が応答して前記第１および第２の端子の一方を前記内部
   ノードへ結合する１対のスイッチング素子を含む、請求
   項１記載の半導体装置。
3. 【請求項３】 前記複数の端子は、複数の第１および第
   ２の端子の対を含み、 前記選択回路は、前記第１および第２の端子の対各々に
   対応して設けられ、対応の対の第１および第２の端子の
   電圧に応答して選択的に導通し、導通時対応の第１およ
   び第２の端子対の予め定められた一方の端子を前記内部
   ノードへ電気的に結合するための複数のスイッチング素
   子を含む、請求項１記載の半導体装置。
4. 【請求項４】 複数の信号端子、 前記複数の信号端子に対応して設けられ、かつ前記複数
   の端子に結合され、前記複数の端子上の電圧に応答して
   前記複数の信号端子の１つを前記内部ノードと異なる第
   ２の内部ノードに電気的結合する手段をさらに備え、前
   記第２の内部ノードは、前記内部回路に結合される、請
   求項１記載の半導体装置。
5. 【請求項５】 前記半導体装置は所定形状の外形を有
   し、かつ前記外形の回転または線対称な位置に配置さ
   れ、同一種類の信号を受ける複数の信号端子をさらに備
   え、前記複数の信号端子は各々前記複数の端子の電圧レ
   ベルにかかわらず、前記内部回路の対応のノードに結合
   される、請求項１記載の半導体装置。
6. 【請求項６】 前記内部回路は、前記第２の内部ノード
   に結合され、与えられた信号をバッファ処理するバッフ
   ァ回路を含む、請求項４記載の半導体装置。
7. 【請求項７】 前記複数の端子は、回転または線対称の
   位置に配置される、請求項１記載の半導体装置。
8. 【請求項８】 前記複数対は線対称または回転対称の位
   置に配置され、１対の端子の電圧印加態様が他の対のそ
   れと異なる、請求項３記載の半導体装置。