CN102483726A

CN102483726A - 集成电路封装

Info

Publication number: CN102483726A
Application number: CN2010800407107A
Authority: CN
Inventors: G·M·摩尔; H·海皮克; A·克吉沃尔
Original assignee: Wolfson Microelectronics PLC
Current assignee: Cirrus Logic International UK Ltd
Priority date: 2009-07-22
Filing date: 2010-07-21
Publication date: 2012-05-30
Also published as: GB0912691D0; US20110018623A1; GB2472029B; EP2457171A1; KR20120052338A; WO2011010149A1; GB2472029A

Abstract

本发明提供了一种集成电路组合(18)，其包括：第一和第二集成电路芯片(19，20)，其分别带有第一和第二控制寄存器组(28，36)；以及，用于外部控制数据的路径，其在所述组合内，将所述第一芯片上的接收所述外部控制数据的第一数据接口(24)耦合至所述第一和第二控制寄存器组。

Description

集成电路封装

技术领域

本发明涉及集成电路，尤其涉及一种包括两个或更多个集成电路芯片(die)的集成电路组合。

背景技术

电子产品或设备(例如移动电话、MP3播放器、游戏控制台、个人电脑、电视机等)的设计者希望减少零件数量并且因此减小物理尺寸和产品组装成本。因而他们希望将多种功能集成到单个封装中。

终端产品的设计者也想要使用带有多种功能的单个集成电路(IC)。例如，如果具有两种或更多种分立功能的两个或更多个IC能被执行所有这些功能的单个IC代替，则对于终端产品设计者有潜在的成本和尺寸上的益处。然而，被设计为实现两种功能的IC对这些功能的执行可能一般不如两个专用IC好或经济。这也许有逻辑上的原因，因为电路设计的进步更有可能首先在由专家工程师所设计的专用芯片上进行尝试，而非在主要包括通常可得的电路块的较大芯片上进行尝试。更根本地，可能是因为，专用芯片可以是使用最合适的方法设计的，所述最合适的方法涉及最小的特征尺寸和额定电压，以及用于电压或高频性能的特定的结构。

上述问题的一个解决方案是，在单个IC封装中使用两个或更多个IC来提供所要求的功能组，也称为封装内***(system-in-package)(SiP)。这种技术也提供了附带的益处。例如，一些列IC对组合可在“混合和匹配”基础上被提供。即，一个普通的功率管理IC能够与不同性能级别的音频编解码器配对，或者用于不同设备功率方案的有差别的功率IC能够与同一音频编解码器配对。这增大了由SiP族服务的市场范围。而且，对于更多的专家应用，这些部件IC可作为分立的封装设备被销售。从而，设计成本可在更广泛的客户范围上被摊还。而且，部件IC可通过再设计以消除过剩功能或者通过转化到较小的特征尺寸处理来降低成本，而不必在整个族的硅芯片上重复该设计。

SiP在本领域中是已知的，并且在一种形式中包括一个处理器和耦合至该处理器的单个“从动(slave)”IC。例如，US7247930公开了一种中央处理单元(CPU)芯片，其以三维封装布局(layout)联结至一个功率管理芯片。将处理芯片提供为SiP中的IC之一有效地“隐藏”了功率管理芯片，因为CPU通常将与功率管理IC通信，不管该功率管理芯片是否与该CPU在同一封装内。功率管理芯片一般并不与除CPU之外的其他IC通信，因此将功率管理芯片与CPU提供在同一封装内只不过减小了CPU和功率管理芯片的组合的覆盖区(footprint)。

如下的SiP也是已知的：其中设有两个IC，但每个IC都分立地连接至该封装外面的电路***(circuitry)。再一次，这些SiP减小了两个IC的组合的覆盖区，并且为两个IC提供了一种方便的传递机制。然而，每个IC必须经由引脚分立地连接至外部电路***。

发明内容

本发明提供了一种集成电路组合，包括：第一集成电路芯片和第二集成电路芯片，其分别带有第一控制寄存器组(bank)和第二控制寄存器组；以及，用于外部控制数据的路径，其在所述组合内，将所述第一芯片上的接收所述外部控制数据的第一数据接口耦合至所述第一控制寄存器组和所述第二控制寄存器组。

尤其，根据本发明的第一方面，提供了一种集成电路组合，或封装内***(SiP)，包括：第一集成电路芯片，至少包括第一接口(其至少用于接收控制信号)、第二接口以及第一控制寄存器组；第二集成电路芯片，至少包括第三接口(其耦合至所述第二接口)以及第二控制寄存器组；以及，信号路径，其在所述组合内，经由所述第二接口和所述第三接口将所述第一接口耦合至所述第一控制寄存器组和所述第二控制寄存器组。

因而，本发明提供了一种包括两个或更多个集成电路芯片的集成电路组合，其被布置为使得与该组合通信的控制器或处理器仅“看到”单个设备，例如具有单个设备地址。这显著减少了该处理器上与该组合通信所要求的引脚数目。

在第二个方面，本发明提供了一种在集成电路芯片中的方法。该集成电路芯片被连接至作为集成电路组合的一部分的另一集成电路芯片。该方法包括：接收控制信号；以及，将所述控制信号转送至所述另一集成电路芯片，不管所述控制信号是否旨在用于所述另一集成电路芯片。

附图说明

为了更好地理解本发明，并更清楚地示出它如何执行生效，现在将通过实施例的方式对下列图进行参考，其中：

图1示出了根据本发明的包括一个集成电路组合的一个装置；

图2更加详细地示出了根据本发明的实施方案的包括一个集成电路组合的一个装置；

图3示出了根据本发明的第一实施方案的寄存器映射；

图4示出了根据本发明的第二实施方案的寄存器映射；

图5示出了根据本发明的一个实施方案的SiP中的一个布置；

图6示出了根据本发明的一个实施方案的SiP中的另一布置；

图7示出了根据本发明的一个实施方案的SiP中的又一布置；

图8是根据本发明的实施方案的一个方法的流程图。

具体实施方式

本发明提供了一种包括两个或更多个IC芯片的组合(在此也被称为封装内***或SiP)。第一IC芯片还包括与外部电路***的接口，去往第一IC芯片和第二IC芯片的所有信号通过该接口被路由。

图1示出了根据本发明的实施方案的包括SiP 18的装置10的一个实施例。

装置10可以是便携式电子设备，例如计算设备、膝上型电脑、笔记本电脑、PDA、媒体播放器、MP3播放器、视频播放器、便携式电视设备、通信设备、移动电话、移动电子邮件设备、GPS设备和导航设备。

装置10包括：控制器12，例如处理器；以及SiP 18，其耦合至控制器12。SiP 18自身包括两个集成电路(IC)芯片：第一“父(parent)”IC芯片19和第二“子(child)”IC芯片20。IC芯片19、20中的每一个都提供除了通常由控制器12提供的以外的专门功能。例如，IC芯片19、20可以个别地专用于功率管理、音频编码/解码、视频编码/解码、加密，或者由专用I C提供比由控制器12提供更好的任何功能。

IC芯片19、20中的每一个接收来自控制器12的信号，以提供它们的功能的至少一部分。来自控制器12的信号被路由经过父IC芯片19，不管所述信号旨在用于父IC芯片19还是子IC芯片20。父IC芯片19接收来自控制器12的信号，并且将来自控制器12的信号转送至子IC芯片20，下面将更加详细地描述。

IC芯片19、20可以有一套可控制的特征，例如可编程输出电压电平、信号路径路由，以及启用和禁用电路块等。这些是经由存储数字控制数据的片上(on-chip)寄存器可配置的，要么作为一组物理连续的寄存器，要么作为一组在与所涉及的块邻近的芯片上散布的寄存器。这样，父IC芯片19包括一组寄存器28，且子IC芯片20包括一组寄存器36。这些寄存器28、36被从控制器12接收的控制信号编程，控制器12管理主机装置10。芯片上的每个寄存器都有寄存器地址，并且所引入的(incoming)控制信号包括该地址以及待被写至具有该地址的寄存器的控制数据。

因此，来自控制器12的信号至少具有寄存器地址部分，还可以具有依赖于所使用的协议的设备地址部分(即，对装置10的特定IC部件寻址)。这允许控制信号等被正确地路由至期望的装置，然后路由至该装置的期望的寄存器地址。根据下面将更加详细描述的本发明的实施方案，SiP 18具有单个设备地址，所述单个设备地址允许去往SiP的信号被路由至父芯片19或子芯片20。也就是说，控制器12仅“看到”其发送信号至单个设备，而非个别地看到这两个IC芯片19、20。

因此，根据本发明的实施方案，父IC芯片19被配置为将信号转送至子IC芯片20。在这些实施方案中，该“转送”功能和执行该功能的相应电路***都位于父IC芯片19内。这允许子IC芯片20基本上是常规的(即，基本上与子IC芯片20并不是SiP的一部分时相同)，并且直接与控制器12通信。

图2更加详细地示出了根据本发明的实施方案的包括SiP 18的装置10。

装置10可以是任何电子装置，并且这样可以包括若干不同的电子部件。装置10包括控制器12，控制器12可以是处理器(即，中央处理单元)或不那么有力的控制部件。控制器12可以用作对其他部件的总线管理器(bus master)，尽管那些其他部件在特定通信中也可用作总线控制器。因而，装置10可以包括，例如，存储器、至少一个功率源、显示器(或者用于显示器的驱动器)、一个或更多个换能器(例如麦克风或扩音器)、用户接口等。这些部件的各自连接对于理解本发明并不重要，因此为清楚起见未说明。

此外，根据本发明的实施方案，装置10还包括集成电路组合18，也被称为SiP。如上所述，SiP 18包括父IC芯片19和子IC芯片20，并且这些芯片中的每一个可执行一个具体的功能。例如，父IC芯片19可以是一个功率管理IC，且子IC芯片20可以是一个音频编解码器。

控制器12包括一个外部控制接口和其他电气部件(未示出)，信号通过所述外部控制接口被发送至SiP 18。

在图示的实施例中，SiP 18包括一套连接至外部控制接口的联结垫(bond pad)22，父I C芯片19包括耦合至联结垫22的控制接口24。父IC芯片19还包括耦合至控制接口24的转换块(translationblock)26。一组寄存器28耦合至转换块26。寄存器28存储数字控制数据，要么作为一组物理连续的寄存器，要么做为一组在与所涉及的块邻近的父IC芯片19上散布的寄存器。为清楚起见，在此未示出与父IC芯片19的功能相关的其他电路***(例如，音频编解码电路***、加密电路***等)。父IC芯片19可包括存储器27，存储器27被该转换块访问以配置其操作。存储器27可以是一个ROM或一套与寄存器的金属掩模连接，或者可以是电气可编程的。在后一情况下，存储器27可以是非易失性存储器，诸如金属或多晶硅熔丝，或者是一次性可编程阵列。存储器27也可以是可重复编程存储器，诸如EEPROM或闪存器。在被组装进SiP 18之后，该存储器可以作为芯片级制造测试的一部分进行编程，或者可以在稍后编程。

父IC芯片19还包括耦合至转换块26的桥接控制接口(bridgecontrol interface)30。桥接控制接口30可以包括电平移位(levelshift)电路***32，以及与子IC芯片20的连接。

子IC芯片20包括它自身的控制接口34，控制接口34被连接以接收来自桥接控制接口30的信号。子IC芯片20的一组寄存器36耦合至控制接口34。寄存器36存储数字控制数据，作为一组物理连续的寄存器，或者作为一组在与所涉及的块邻近的子IC芯片20上散布的寄存器。如同父IC芯片19，为清楚起见，在此未示出与子IC芯片20的功能相关的其他电路***。

在SiP 18的运行中，经由联结垫22从控制器12的外部控制总线接收控制信号，并且该控制信号被传送到父IC芯片19的控制接口24。

在一个实施方案中，该外部控制接口使用I²C(内部IC)总线与控制接口24通信；然而，根据本发明的其他实施方案，也可使用JTAG(联合测试行动组)、SPI(串行外设接口)或任何其他总线。依赖于总线协议，所述信号可以包括不同的字段(field)和信息。例如，使用I²C总线协议发出的信号具有设备地址部分和寄存器地址部分，以及数据部分。使用SPI协议发出的信号仅具有寄存器地址部分和数据部分。在该协议中，通过为每个目的芯片(destination chip)使用芯片选择(CS)线来对设备进行寻址。

在某些实施方案中，所述控制信号随后从控制接口24传送到转换块26。转换块26的功能依赖于本发明的具体实施方案，下面将更加详细地描述。在一些实施方案中，转换块26可能完全没有必要。

在采用具有设备地址部分的总线协议(例如，I²C)的实施例中，转换块26对已接收的控制信号执行设备地址转换。也就是说，SiP 18具有它自身的唯一设备地址，所引入的信号使用该唯一设备地址进行标记，也就是说，外部设备在该SiP的位置上仅看到单个实体。然而，父IC芯片19和子IC芯片20也具有唯一设备地址，这使得它们可被个别地用在其他设备中(即，当未被用作SiP的一部分时)。转换块26访问寄存器27(其中存储有子IC芯片20的唯一设备地址)，并且将该控制信号中的SiP地址替换为该子IC芯片的设备地址。

当然，在采用不具有设备地址部分的总线协议(例如，SPI)的实施方案中，不发生设备地址转换。在这种情况下，可以存在用于整个SiP的单个CS线，因为目的寄存器是由信号的寄存器地址部分限定的，下面将更加详细地描述。

基于控制信号的寄存器地址部分的内容，转换块26还可以确定已接收的控制信号旨在用于父IC芯片19还是子IC芯片20。

在某些实施方案中，如果已接收的控制信号旨在用于父IC芯片19，则转换块26也可以对已接收的控制信号执行寄存器地址转换。将参考图3和图4来更加详细地描述这些功能。

转换块26还可以接收来自子IC芯片20的信号(经由桥接控制接口30)，并且必要时在将它们传送至控制接口24和控制器12或者装置10的其他部件之前转换它们。

所述(可能已被转换的)控制信号从转换块26被传送至桥接控制接口30，并且从桥接控制接口30传送至子IC芯片20的控制接口34。这不管控制信号旨在用于父IC芯片19还是子IC芯片20都发生，以减小发送至该子IC芯片的信号的延迟(latency)。也就是说，一般期望的是尽可能快地将信号传送至SiP 18。然而，至子IC芯片20的信号必须经过父IC芯片19，如上所述，这增加了延迟。

为了减小这种延迟，根据本发明的实施方案，在转换块26确定控制信号旨在用于的IC芯片之前，所有已接收的控制信号都被转送至该子IC芯片。因此，在采用具有设备地址的总线协议的实施方案中，已接收的控制信号的设备地址部分被如上所述地转换，并且所述信号被转送至子IC芯片20。可能的是，对于去往子IC芯片20的控制信号，寄存器地址转换是没有必要的，如将参考图3和图4描述的。

控制接口34接收来自桥接控制接口30的控制信号，并且使用它们来访问该子IC芯片的寄存器36。

如果稍后确定了所述控制信号并非旨在用于子IC芯片20，则依赖于所选择的实施方式，可以执行若干可能的动作。在一个实施方案中，转换块26指示桥接控制接口30向子IC芯片20发出一个中断信号，终止它对寄存器36的访问，例如当所引入的数据在实际上写至实际的存储寄存器36之前仍在保持寄存器(holding register)中。在另一个实施方案中，转换块26可以响应所转送的控制信号来指示桥接控制接口30忽略从子IC芯片20接收的任何信号。在其他实施方案中，所述控制信号可能会不被子IC芯片20理解，或者可能被识别为处于子IC芯片20的寄存器地址范围以外，因此并不能响应。在这些实施方案中，没有必要采取进一步的动作以响应所转送的控制信号来中止子IC芯片20的操作。

在父IC芯片19和子IC芯片20的电压要求不一致的情况下，可以采用电平移位电路***32来改变控制信号的电压电平。

如果控制信号并非旨在用于子IC芯片20，则它将旨在用于父IC芯片19。在这些情况下，寄存器地址部分可以被转换块26转换，并且被用于访问父IC芯片的寄存器28。可能的是，对于所有所引入的信号，在被输入该转换块中的任何判决电路***之前，根据该父芯片的要求转换该寄存器地址。如果已转换的地址对于该父芯片是有效的，则可立即写至父芯片的寄存器28。

图3示出了根据本发明的一个实施方案的子从动IC芯片20和父从动IC芯片19分别的寄存器36、28。

子芯片寄存器36包括寄存器地址空间40，寄存器地址空间40开始于地址0000h并结束于地址4000h之前。父芯片寄存器28包括寄存器地址空间42，其开始于地址4000h，也就是说，该父芯片的寄存器地址空间42相对于该子芯片的寄存器地址空间40被偏移，并且所述偏移使得这两个地址空间40、42不出现重叠，即所述地址不重叠。所述偏移允许这两个寄存器组28、36的组合(如图3的右侧所示)被SiP 18外部的电路***唯一地可寻址。也就是说，一个复合寄存器地址空间(即，地址总量)被定义为这两个个体寄存器地址空间40、42的组合。

如上所述，对于访问子芯片寄存器36，寄存器地址转换是没有必要的，因为在该复合寄存器地址空间(对于SiP 18外部的电路***是可见的)和子芯片20自身中，子寄存器地址空间40都开始于0000h。此外，因为父寄存器地址空间42在父IC芯片19内被偏移，所以在该实施方案中，对于访问父寄存器28，寄存器地址转换也是没有必要的。也就是说，从该SiP外部看去，该复合寄存器地址空间的地址都是个别地唯一的(individually unique)且直接可寻址的。

图4示出了一个替代实施方案，其中寄存器地址空间40、42重叠。

如同前面的实施方案，该子芯片的寄存器地址空间40开始于0000h并结束于4000h之前。然而，在父芯片19内，该父芯片的寄存器地址空间42也开始于0000h。因此，在该实施方案中，寄存器地址空间40、42重叠，即所述地址确实重叠，并且寄存器地址转换是必要的，使得这两个寄存器组都被SiP 18外部的电路***唯一地可寻址。

在该实施方案中，子寄存器地址空间40未被转换，从而对于旨在用于子IC芯片20的信号不要求寄存器地址转换。这有助于使延迟最小化，这在总线时序约束尤其严格的***中是一个优势。当子寄存器地址空间40未被转换时，父寄存器地址空间42被转换，使得它开始于4000h，即，使得它被偏移，并且对于SiP 18外部的电路***这两个寄存器地址空间40、42之间不出现重叠。因而，在该替代实施方案中，子寄存器地址空间40的地址和父寄存器地址空间42的地址并非都是个别地唯一的和直接可寻址的。然而，借助于转换子寄存器地址空间40或者父寄存器地址空间42中的至少一个，该替代实施方案中的复合寄存器地址空间的所有地址又是从该SiP外部看去可寻址的。

本领域的技术人员应明了，寄存器大小、偏移和地址空间依赖于实施方式，并且并不通过在此公开的寄存器大小、地址空间或精确偏移来暗示任何限制。例如，图3和图4示出了该复合寄存器地址空间中的寄存器地址空间40、42之间的一个空间，即间隙。然而，通过设置该偏移使得它等于该子寄存器地址空间的大小，该空间可被减小或被完全移除。

因而，要么通过使父寄存器28的地址空间42偏移(即，直接可寻址)，要么通过转换地址空间42使得它对外部电路***呈现偏移(即，间接可寻址)，使得父寄存器28和子寄存器36都可被SiP 18外部的电路***唯一可寻址。

在以上描述的大部分中，为清楚起见，父IC芯片19和子IC芯片20被描绘为并排(side-by-side)的。实际上，这是这些芯片在SiP 18中的一种可能的配置。然而，为了减小SiP 18的覆盖区，IC芯片19、20可以堆叠在彼此之上，可能地被绝缘分隔物(spacer)分隔开。在一个实施方案中，父IC芯片19和子IC芯片20可以通过它们之间的线联结(wire bond)直接相连。在另一个实施方案中，父IC芯片19和子IC芯片20可以被安装在一个内部印刷电路板(PCB)上，每个芯片分立地联结至该PCB的区域，其中这些联结之间存在迹线(trackrunning)。在又一实施方案中，父IC芯片19和子IC芯片20可以直接安装在彼此之上(其中“底部”芯片面朝下)，安装在PCB的传导球(conducting ball)上。“顶部”芯片(也面朝下)可以被安装在传导球上，至该“底部”芯片的背侧的区域。然后，该顶部芯片可经由“通硅孔(through silicon vias)”连接至该底部芯片的前侧，或引至将该底部芯片连接至该PCB的一些球。本发明适用于父芯片和子芯片的任何布置。

这两个芯片19、20的外壳也都未示出。在一个实施方案中，芯片19、20二者可以被单个的共同外壳(即，单个“封装”)围绕。然而，本发明也可应用于所谓的“封装上封装(package-on-package)”布置，其中每个芯片被其自身的外壳围绕，并且芯片之间的连接在各自外壳的端子之间形成。

尽管图2和本说明书示出和描述了仅具有两个芯片(即，父芯片19和子芯片20)的SiP 18，但是本领域技术人员也应明了，本发明可扩展至包括多于两个芯片的SiP。

例如，在包括三个芯片的SiP中，第一IC芯片可用作上述的父芯片；第二IC芯片和第三IC芯片可用作子芯片，其中所述第二IC芯片和所述第三IC芯片并行地连接至所述第一IC芯片。可以用相似的方式向该封装添加将其他芯片。

图5示出了包括三个IC芯片51、52、53的SiP 50。每个IC芯片分别包括一组寄存器54、55、56。为清楚起见，未示出其他电路***。然而，通过参考图2可以容易地理解这三个IC芯片的功能。在这个实施例中，第一IC芯片51用作父IC芯片，并且包括用于连接至第二IC芯片52和第三IC芯片53中的每一个的分立接口电路***，第二IC芯片52和第三IC芯片53作为子IC芯片被并行地耦合。在运行中，父IC芯片51接收来自控制器或处理器的控制信号，并且将该控制信号转送至这两个子IC芯片52、53。该父IC芯片为每个子IC芯片提供分立接口允许了，如有必要，每个接口中的电平移位电路***将不同的电压移位应用至所述控制信号。

图6示出了与参照图5描述的SiP 50相似的SiP 50。然而，在该实施方案中，父IC芯片51仅包括单个接口，并且信号通过父IC芯片外部的耦合传播至子IC芯片52、53。

图7示出了一个根据又一实施方案的SiP 50，其中第一IC芯片51用作父IC芯片。第二IC芯片52耦合至第一IC芯片51，并且第三IC芯片53耦合至第二IC芯片52。也就是说，这三个IC芯片51、52、53被串行连接。因而，在该实施方案中，第二IC芯片52也用作父IC芯片，并且要求如图2中所示的必要电路***(例如，转换块、桥接控制接口)。第三IC芯片53用作子IC芯片。

在具有多于两个的IC芯片的实施方案中，寄存器地址转换遵循与参照图3和图4描述的那些相似的原理。然而，在图5和图6的实施例中，对于子IC芯片中的至少一个，寄存器地址传送是必要的。也就是说，这些布置具有两个子IC芯片，它们的寄存器地址空间根据上述的原理都开始于0000h。因此，要求这些寄存器地址空间之一的寄存器地址部分的转换，使得在各自子寄存器地址空间之间不出现重叠。

例如，假定这两个子寄存器组55、56的寄存器地址空间都开始于0000h，并且父寄存器组54的寄存器地址空间开始于8000h。在该情况下，SiP 50的复合寄存器地址空间必须覆盖所有三个寄存器地址空间。假定第二IC芯片寄存器组55的寄存器地址空间可被转换使得它开始于4000h。因而，由第一IC芯片51接收的控制信号可以包括一个范围为0000h至CFFFh(或更高)的寄存器地址部分。如果所述控制信号在范围8000h至CFFFh内，则它们旨在用于父IC芯片51。如果所述控制信号在范围0000h至3FFFh内，则它们旨在用于第三IC芯片53。如果所述控制信号在范围4000h至7FFFh内，则它们旨在用于第二IC芯片52，并且在被转送至第二IC芯片52之前必须被转换到范围0000h至3FFFh。

图8是根据本发明的实施方案的在父IC芯片19中执行的一个方法的流程图。

该方法开始于步骤100，此时从SiP 18的外部(即，经由引脚22)接收到一个信号(例如一个控制信号)。该控制信号包括一个对复合寄存器地址空间进行寻址的寄存器地址部分，例如图3和图4所示。

该流程图包括可并行执行或依序执行的两个分支：转送动作(即，将该信号转送至该子IC芯片)；以及，处理动作(即，解释该父IC芯片内的信号，或者使用它来访问父IC芯片19中的寄存器地址)。

在步骤101，父IC芯片19可选地可以对已接收的控制信号的寄存器地址部分执行寄存器地址转换，用于转送至该子IC芯片。例如，这可以出现在该SiP包括多于一个的子IC芯片(因此它具有上述的重叠的寄存器地址)时。替代地，该子寄存器地址空间可以要求转换，因为它与该父寄存器地址空间重叠。

可选地，如果该信号是使用采用设备地址的总线协议来接收的，则父IC芯片19在步骤102执行设备地址转换。也就是说，已接收的信号指定了一个设备地址，其是SiP地址，并且该父IC芯片将该地址替换为子IC芯片20的地址。如果该信号是使用未采用设备地址的总线协议来接收的，则不执行步骤102。

在步骤103，该信号经由桥接控制接口30转送至子IC芯片20。因而，可见，不管该信号用于该子IC芯片还是该父IC芯片，该步骤都发生。

与上述步骤101、102和103并行地，在一个实施方案中，父IC芯片19可选地针对该父IC芯片转送已接收的控制信号的寄存器地址部分(步骤104)。这种转换可涉及，例如，使一个或更多个寄存器地址位移位，或者使一个或更多个寄存器地址位翻转(flip)。

可选地，在该阶段可以可能的是，在(可能已被转换的)已接收的控制信号的基础上在步骤105写至该父寄存器。也就是说，在该实施方案中，没有必要确定该控制信号旨在用于该父IC芯片还是该子IC芯片。而是，无论如何都执行对该父寄存器的写；如果该写失败(即，由于在步骤100接收的复合地址空间寄存器地址是在该复合寄存器空间的子区(child area)中，所以——可能在转换步骤104之后——在该父芯片的物理地址空间以外)，这暗示了该控制信号旨在用于该子IC芯片。

在步骤106，该父IC芯片(例如，在转换块26中)确定(可能已被转换的)已接收的信号旨在用于父IC芯片19还是子IC芯片20。在一个实施方案中，这可以通过确定该信号中指定的寄存器地址(在转换之前或在转换之后)是否在父寄存器地址空间范围内来做出，也就是说，使用图3和图4的实施例，所指定的地址是否等于或大于4000h。再一次使用图3或图4的实施例，如果在步骤104已经对寄存器地址进行了转换，则确定已转换的地址是否在范围0000h至3FFFh内(子地址空间在步骤104被相似地转换，通过，例如，反转与4000h相应的位使得它不会落入该范围内)。

如果所指定的地址未落入该父寄存器地址空间内，则在该父IC芯片内没有必要进行进一步的动作(步骤108)，因为该信号已经在步骤103转送至该子IC芯片，该子IC芯片将使用该信号来访问其寄存器36。

如果所指定的地址落入该父寄存器地址空间内，则该父IC芯片可以终止对该子IC芯片的访问，例如通过发出一个中断信号(步骤110)，忽略来自该子IC芯片的任何响应(步骤112)，或者不采取与该子IC芯片有关的任何动作。后一实施方案将出现在如下情况下，例如，由于所指定的寄存器地址在该子IC芯片的范围以外而造成该子IC芯片不响应。该父IC芯片也使用该信号来访问其自己的寄存器28(步骤114)。在访问父寄存器28之前对寄存器地址进行转换(步骤113)可以是有必要的，如果在步骤104尚未如此做，以及如果在子寄存器地址空间和父寄存器地址空间之间存在重叠(如图4所示)。

该控制信号中的地址数据的转换(典型的是，该地址中的多个有效位中的一个或两个的反转)可以即时(on-the-fly)发生，而不会向该数据信号添加可察觉的延迟，因而不会违反对该数据接口的任何时序约束。然而，关于该控制数据的目的地是哪个芯片的探测可能不明显，直到至少一些地址已经被接收和发送。此外，所要求的动作可能不明显，直到全部的控制数据字都被接收和发送。因而，期望的是，在生成某中断之前或在其他适当情况下，允许全部的数据字被发送至子IC芯片20，而非使其与不完整数据混淆。

因此，本发明提供了一种方便的方案，用于将两个或更多个IC芯片组合在一起，使得对它们连接至的外部电路***呈现单个接口。此外，该方案使得这些IC芯片中的每一个都可以既在该SiP内被采用，又在电子***内作为它自己被采用。尤其，子IC芯片不要求进行修改以作为该组合的一部分或作为它自己。

应注意，上述实施方案示出而非限制本发明，并且在不违背随附权利要求的范围的前提下，本领域技术人员将能够设计许多替代实施方案。词语“包括(comprising)”不排除权利要求中列举的元素或步骤以外的元素或步骤的存在，“一(a/an)”不排除复数，并且单个处理器或其他单元可以实现权利要求中记载的多个单元的功能。权利要求中的任何参考符号不应被解释为限制它们的范围。

Claims

1.一种集成电路组合，包括：

第一集成电路芯片，至少包括：第一接口，其用于至少接收控制信号；第二接口；以及，第一控制寄存器组；

第二集成电路芯片，至少包括：第三接口，其耦合至所述第二接口；以及，第二控制寄存器组；以及

信号路径，其在所述组合内，经由所述第二接口和所述第三接口将所述第一接口耦合至所述第一控制寄存器组和所述第二控制寄存器组。

2.根据权利要求1所述的集成电路组合，其中所述第一控制寄存器组具有第一寄存器地址空间，并且其中所述第二控制寄存器组具有第二寄存器地址空间，并且其中所述控制信号至少具有如下的寄存器地址部分，该寄存器地址部分对具有若干地址的复合寄存器地址空间进行编址，所述若干地址等于所述第一寄存器地址空间和所述第二寄存器地址空间中的至少若干地址。

3.根据权利要求2所述的集成电路组合，其中所述第一集成电路芯片包括判决电路***，用于在所述寄存器地址部分的基础上确定所述控制信号用于所述第一集成电路芯片还是所述第二集成电路芯片。

4.根据权利要求3所述的集成电路组合，其中所述判决电路***被配置为，基于所述寄存器地址部分是否位于预定范围内来确定所述控制信号用于所述第一集成电路芯片还是所述第二集成电路芯片。

5.根据权利要求2至4之一所述的集成电路组合，其中所述第一寄存器地址空间相对于所述第二寄存器地址空间被偏移，使得所述第一寄存器地址空间不与所述第二寄存器地址空间重叠。

6.根据权利要求2至4之一所述的集成电路组合，其中所述第一寄存器地址空间与所述第二寄存器地址空间至少局部重叠，所述第一集成电路芯片还包括用于适配所述控制信号的寄存器地址部分的寄存器地址转换电路***。

7.根据任一前述权利要求所述的集成电路组合，其中所述控制信号还包括设备地址部分，并且其中所述第一集成电路芯片还包括设备地址转换电路***，该设备地址转换电路***被配置为，将所述设备地址部分从所述集成电路组合的地址转换至所述第二集成电路芯片的地址。

8.根据任一前述权利要求所述的集成电路组合，其中所述第一集成电路芯片被配置为，将所述控制信号转送至所述第二集成电路芯片，不管所述控制信号是否用于所述第二集成电路芯片。

9.根据任一前述权利要求所述的集成电路组合，还包括：

至少第三集成电路芯片，其包括至少第三控制寄存器组。

10.根据权利要求9所述的集成电路组合，其中所述第三集成电路芯片耦合至所述第一集成电路芯片。

11.根据权利要求9所述的集成电路组合，其中所述第三集成电路芯片耦合至所述第二集成电路芯片。

12.根据任一前述权利要求所述的集成电路组合，其中所述第一集成电路芯片是功率管理设备。

13.根据任一前述权利要求所述的集成电路组合，其中所述第二集成电路芯片是音频编解码设备。

14.一种集成电路，适合用作任一前述权利要求中的第一集成电路芯片。

15.一种包括根据权利要求1至13之任一所述的集成电路组合的装置。

16.根据权利要求15所述的装置，其中所述装置是便携式电子设备。

17.根据权利要求16所述的装置，其中所述装置是下列至少之一：计算设备；膝上型电脑；笔记本电脑；PDA；媒体播放器；MP3播放器；视频播放器；便携式电视设备；通信设备；移动电话；移动电子邮件设备；GPS设备或导航设备。

18.一种在集成电路芯片中的方法，该集成电路芯片被连接至作为集成电路组合的一部分的另一集成电路芯片，该方法包括：

接收控制信号；以及

将所述控制信号转送至所述另一集成电路芯片，不管所述控制信号是否旨在用于所述另一集成电路芯片。

19.根据权利要求18所述的方法，其中所述集成电路芯片包括具有第一寄存器地址空间的第一控制寄存器组，并且所述另一集成电路芯片包括具有第二寄存器地址空间的第二控制寄存器组，所述控制信号至少包括如下的寄存器地址部分，该寄存器地址部分对至少包括所述第一寄存器地址空间和所述第二寄存器地址空间的复合寄存器地址空间进行编址。

20.根据权利要求19所述的方法，还包括：

从所述寄存器地址部分确定所述控制信号是否旨在用于所述另一集成电路芯片。

21.一种集成电路组合，包括：

第一集成电路，包括：第一寄存器组，其具有第一寄存器地址空间；第一接口，其用于接收控制信号；以及，第二接口；以及

第二集成电路，包括：第二寄存器组，其具有第二寄存器地址空间；以及，第三接口，其耦合至所述第二接口；

其中所述控制信号至少包括如下的寄存器地址部分，该寄存器地址部分用于对至少包括所述第一寄存器地址空间和所述第二寄存器地址空间的复合寄存器地址空间进行编址。