JPH1145600A - 複合データテスト回路が簡素化された半導体メモリ装置 - Google Patents

複合データテスト回路が簡素化された半導体メモリ装置

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JPH1145600A
JPH1145600A JP10151554A JP15155498A JPH1145600A JP H1145600 A JPH1145600 A JP H1145600A JP 10151554 A JP10151554 A JP 10151554A JP 15155498 A JP15155498 A JP 15155498A JP H1145600 A JPH1145600 A JP H1145600A
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Abstract

(57)【要約】 【課題】 複合データテスト回路が簡素化した半導体メ
モリ装置を提供する。 【解決手段】 複数の局部入出力ライン321-338から成
り、互いに平行に配列される複数の局部入出力ライング
ループと、前記局部入出力ライングループと交差し、複
数のグローバル入出力ライン341-356から成り、互いに
平行に配列される複数のグローバル入出力ライングルー
プと、前記局部入出力ライングループの間に配列され、
前記局部入出力ラインに電気的に連結されるとともに、
データを保存する複数のメモリブロック311-318と、前
記局部入出力ライングループと前記グローバル入出力ラ
イングループとが交差する所定の位置に配置され、前記
メモリブロックが活性化する時にアクティブされるメモ
リ活性化信号に応答して、前記局部入出力ラインと前記
グローバル入出力ラインとを電気的に連結せしめるスイ
ッチN1-N8,N11-N18とを具備する。これにより、メモリ
ブロックをテストする複合データテスト回路が簡素化す
ることから、半導体メモリ装置の大きさが縮少でき、電
力消費が省かれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に複合データテスト回路が簡素化された半導体
メモリ装置に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置では、メモリ
セルアレイに保存されたデータがデータバスラインを介
してパッドに伝達されたり、あるいはパッドに入力され
たデータがメモリセルアレイに伝達される。データバス
ラインとしては、局部入出力ラインとグローバル入出力
ラインとが挙げられる。メモリセルアレイより出力され
るデータは、前記局部入出力ラインを介してグローバル
入出力ラインに送られ、グローバル入出力ラインを介し
てパッドに送られる。前記グローバル入出力ラインを介
して送られるデータを複合（merge）して、前記メモリ
セルアレイの機能をテストする回路が複合データテスト
回路である。
【０００３】図１は、従来の半導体メモリ装置のデータ
バスライン及びメモリブロックの配置図である。図１を
参照すれば、半導体メモリ装置101は、第1ないし第8の
メモリブロック111〜118、第1ないし第18の局部入出力
ライン121〜138及び第1ないし第16のグローバル入出力
ライン141〜156を具備してなる。前記第1ないし第8のメ
モリブロック111〜118は、それぞれ多数のメモリセルア
レイ175と多数のサブワードラインドライバー171とから
構成される。前記メモリセルアレイ175とサブワードラ
インドライバー171は、１つのメモリブロック内におい
て交互に配置される。すなわち、前記サブワードライン
ドライバー171上に前記グローバル入出力ライン141〜15
6が配列される。
【０００４】前記メモリブロック111〜118は、それぞれ
前記第1ないし第16のグローバル入出力ライン141〜156
を介して前記第1ないし第18の局部入出力ライン121〜13
8に連結される。図２は、前記図１に示すメモリブロッ
ク111〜118の機能をテストするための複合データ（Merg
ed DQ）テスト回路の回路図である。図２を参照すれ
ば、複合データテスト回路211、221、231、241、251、2
61、271、281は、それぞれ第1ないし第8のパッド219、2
29、239、249、259、269、279、289に連結される。前記
複合データテスト回路211の入力端は、第1ないし第4の
グローバル入出力ライン141〜144に連結される。前記複
合データテスト回路221の入力端は、第3ないし第6のグ
ローバル入出力ライン143〜146に連結される。前記複合
データテスト回路231の入力端は、第5ないし第8のグロ
ーバル入出力ライン145〜148に連結される。前記複合デ
ータテスト回路241の入力端は、第7ないし第10のグロー
バル入出力ライン147〜150に連結される。前記複合デー
タテスト回路251の入力端は、第9ないし第12のグローバ
ル入出力ライン149〜152に連結される。前記複合データ
テスト回路261の入力端は、第11ないし第14のグローバ
ル入出力ライン151〜154に連結される。前記複合データ
テスト回路271の入力端は、第13ないし第16のグローバ
ル入出力ライン153〜156に連結される。前記複合データ
テスト回路281の入力端は、第15及び第16のグローバル
入出力ライン156、157と第1及び第2のグローバル入出力
ライン141、142とに連結される。
【０００５】前記第1ないし第8の複合データテスト回路
211〜281は、それぞれ１つのノアゲート（NOR Gate）21
3、１つのアンドゲート（AND Gate）215及び１つのオア
ゲート（OR Gate）217より成る。第1のメモリブロック1
11をテストするには、最初に、第1のメモリブロック111
のメモリセルアレイ175に'0'または'1’を書込む。もし
も、第1のメモリブロック111の所定のローアドレスとカ
ラムアドレスにより選ばれたメモリセルに'0’が記憶さ
れているなら、前記ノアゲート213は'1’を出力し、前
記アンドゲート215は'0’を出力する。これにより、前
記オアゲート217は'1’を出力する。前記オアゲート217
が'1’を出力すれば、前記第1のメモリブロック111の所
定のローアドレスとカラムアドレスにより選ばれたメモ
リセルは正常である。
【０００６】もしも、前記第1のメモリブロック111の所
定のローアドレスとカラムアドレスにより選ばれたメモ
リセルの中の一部が不良であれば、前記第１ないし第4
のグローバル入出力ライン141〜144を介して伝達される
データの中の一部は'1'になる。これにより、前記ノア
ゲート213の出力は'0’になり、前記アンドゲート215の
出力は'0’のままでなる。その結果、前記オアゲート21
7の出力は'0’になる。前記オアゲート217が'0’を出力
すれば、前記第1のメモリブロック111の所定のローアド
レスとカラムアドレスにより選ばれたメモリセルは不良
である。
【０００７】第2ないし第8のメモリブロック112〜118を
テストする動作は、前記第1のメモリブロック111と同一
である。
【０００８】
【発明が解決しようとする課題】このような前記半導体
メモリ装置101において、前記複合データテスト回路21
1、221、231、241、251、261、271、281の数を減少させ
ることができれば、前記半導体メモリ装置101の大きさ
が縮少され、電力消費も省かれることになる。従って、
本発明が果たそうとする技術的課題は、メモリブロック
をテストする複合データテスト回路を簡素化できる半導
体メモリ装置を提供するにある。
【０００９】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明は、複数の局部入出力ライングループ
と複数のグローバル入出力ライングループ、複数のメモ
リブロック及び複数のスイッチを具備する半導体メモリ
装置を提供する。前記複数の局部入出力ライングループ
は複数の局部入出力ラインから成り、互いに平行に配列
される。前記複数のグローバル入出力ライングループ
は、前記局部入出力ライングループと交差し、複数のグ
ローバル入出力ラインから成るとともに、互いに平行に
配列される。複数のメモリブロックは、前記局部入出力
ライングループの間に配列され、前記局部入出力ライン
に電気的に連結され、かつ、データを保存する。前記ス
イッチは、前記局部入出力ライングループと前記グロー
バル入出力ライングループとが交差する所定の位置に配
置され、前記メモリブロックが活性化する時にアクティ
ブされるメモリ活性化信号に応答して、前記局部入出力
ラインと前記グローバル入出力ラインとを電気的に連結
する。
【００１０】前記技術的課題を達成するために、本発明
はさらに、複数の局部入出力ライングループと複数のグ
ローバル入出力ライングループと複数のメモリブロック
と複数のスイッチ、及び複数の複合データテスト回路を
具備する半導体メモリ装置を提供する。前記複数の局部
入出力ライングループは、複数の局部入出力ラインから
成り、互いに平行に配列される。前記複数のグローバル
入出力ライングループは、前記局部入出力ライングルー
プと交差し、複数のグローバル入出力ラインから成ると
ともに、互いに平行に配列される。前記複数のメモリブ
ロックは、前記局部入出力ライングループの間に配列さ
れ、前記局部入出力ラインと電気的に連結されるととも
に、データを保存する。前記複数のスイッチは、前記局
部入出力ライングループと前記グローバル入出力ライン
グループとが交差する所定の位置に配置され、前記メモ
リブロックが活性化する時にアクティブされるメモリ活
性化信号に応答して、前記局部入出力ラインと前記グロ
ーバル入出力ラインとを電気的に連結する。前記複数の
複合データテスト回路は、前記複数のメモリブロックの
中の対応する２つのメモリブロックに電気的に連結され
るグローバル入出力ラインにそれぞれの入力端を連結す
る。
【００１１】前記メモリブロックの所定のローアドレス
とカラムアドレスにより選ばれたメモリセルがいずれも
正常の時にそれぞれの複合データテスト回路は'1’を出
力する一方、前記メモリブロックの所定のローアドレス
とカラムアドレスにより選ばれたメモリセルの中の何れ
かに不良があれば、前記不良のメモリブロックに電気的
に連結された複合データテスト回路は'0’を出力する。
【００１２】本発明により、半導体メモリ装置の大きさ
が縮少され、電力消費が省かれる。
【００１３】
【発明の実施の形態】以下、添付の図面に基づき本発明
の好適な実施の形態を詳細に説明する。図３は、本発明
の好適な実施の形態による半導体メモリ装置のデータバ
スライン及びメモリブロックの配置図である。
【００１４】図３を参照すれば、本発明の好適な実施の
形態による半導体メモリ装置301は、第1ないし第8のメ
モリブロック311〜318、第1ないし第18の局部入出力ラ
イン321〜338、及び第1ないし第16のグローバル入出力
ライン341〜358を具備する。前記局部入出力ライン321
〜338はグループ別に配列される。１つの局部入出力ラ
イングループは、順に並ぶ２本の局部入出力ラインで構
成される。例えば、第1及び第2の局部入出力ライン32
1、322が１つのグループを形成し、第3及び第4の局部入
出力ライン323、324が別の１つのグループを形成する。
【００１５】前記グローバル入出力ライン341〜356もグ
ループ別に配列される。１つのグローバル入出力ライン
グループは、順に並ぶ４本のグローバル入出力ラインで
構成される。例えば、第1及び第2、第9及び第10の局部
入出力ライン341、342、349、350が１つのグループを形
成し、第3及び第4、第11及び第12の局部入出力ライン34
3、344、351、352が別の１つのグループを形成する。
【００１６】前記第1ないし第8のメモリブロック311〜3
18は、それぞれ多数のメモリセルアレイ375と多数のサ
ブワードラインドライバー371とから成る。前記メモリ
セルアレイ375とサブワードラインドライバー371は、1
つのメモリブロック内において交互に配置される。前記
サブワードラインドライバー371上を前記グローバル入
出力ライン341〜358が通過する。
【００１７】前記第1のメモリブロック311と前記第2の
メモリブロック312は、それぞれ前記第1ないし第4のグ
ローバル入出力ライン341〜344に電気的に連結され、前
記第1及び第2のメモリブロック311、312に保存されてい
るデータが、前記第1ないし第4のグローバル入出力ライ
ン341〜344に送られる。前記第3及び第4のメモリブロッ
ク313、314は、前記第5ないし第8のグローバル入出力ラ
イン345〜348に電気的に連結され、前記第3及び第4のメ
モリブロック313、314に保存されているデータが、前記
第5ないし第8のグローバル入出力ライン345〜348に送ら
れる。
【００１８】前記第5及び第6のメモリブロック315、316
は、前記第9ないし第12のグローバル入出力ライン349〜
352に電気的に連結され、前記第5及び第6のメモリブロ
ック315、316に保存されているデータが、前記第9ない
し第12のグローバル入出力ライン349〜352に送られる。
前記第7及び第8のメモリブロック317、318は、前記第13
ないし第16のグローバル入出力ライン353〜356に電気的
に連結され、前記第3及び第4のメモリブロック317、318
に保存されているデータが、前記第13ないし第16のグロ
ーバル入出力ライン353〜356に送られる。
【００１９】前記第1及び第2の局部入出力ライン321、3
22は、ノードN1を介して前記第1及び第2のグローバル入
出力ライン341、342に電気的に連結される。前記第3及
び第4の局部入出力ライン323、324は、ノードN2、N11を
介して前記第1ないし第4のグローバル入出力ライン341
〜344に電気的に連結される。前記第5及び第6の局部入
出力ライン325、326は、ノードN3、N12を介して前記第3
ないし第6のグローバル入出力ライン343〜346に電気的
に連結される。
【００２０】前記第7及び第8の局部入出力ライン327、3
28は、ノードN4、N13を介して前記第5ないし第8のグロ
ーバル入出力ライン345〜348に電気的に連結される。前
記第9及び第10の局部入出力ライン329、330は、ノードN
5、N14を介して前記第7ないし第10のグローバル入出力
ライン347〜350に電気的に連結される。前記第11及び第
12の局部入出力ライン331、332は、ノードN6、N15を介
して前記第9ないし第12のグローバル入出力ライン349〜
352に電気的に連結される。
【００２１】前記第13及び第14の局部入出力ライン33
3、334は、ノードN7、N16を介して前記第11ないし第14
のグローバル入出力ライン351〜354に電気的に連結され
る。前記第15及び第16の局部入出力ライン335、336は、
ノードN8、N17を介して前記第13ないし第16のグローバ
ル入出力ライン353〜356に電気的に連結される。前記第
17及び第18の局部入出力ライン337、338は、ノードN18
を介して前記第15及び第16のグローバル入出力ライン35
5、356に電気的に連結される。
【００２２】前述の如く、対応するメモリブロックは互
いに同様なグローバル入出力ラインに連結される。すな
わち、第1のメモリブロック311と第2のメモリブロック3
12は、それぞれ第1ないし第4のグローバル入出力ライン
341〜344に電気的に連結され、第3のメモリブロック313
と第4のメモリブロック314は、それぞれ第5ないし第8の
グローバル入出力ライン345〜348に電気的に連結され、
また、第5のメモリブロック315と第6メモリブロック316
は、それぞれ第7ないし第10のグローバル入出力ライン3
47〜350に電気的に連結され、第7のメモリブロック317
と第8のメモリブロック318は、それぞれ第11ないし第16
の入出力ライン351〜356に電気的に連結される。
【００２３】前記ノードN1〜N8、N11〜N18は、スイッチ
よりなる。図４は、前記図３に示すメモリブロック311
〜318の機能をテストするための複合データテスト回路
の回路図である。
【００２４】図４を参照すれば、複合データテスト回路
411、421、431、441は、出力端にそれぞれ第1ないし第4
のパッド419、429、439、449を具備する。前記複合デー
タテスト回路411の入力端は、第1ないし第4のグローバ
ル入出力ライン341〜344に連結される。前記複合データ
テスト回路421の入力端は、第5ないし第8のグローバル
入出力ライン345〜348に連結される。前記複合データテ
スト回路431の入力端は、第9ないし第12のグローバル入
出力ライン349〜352に連結される。前記複合データテス
ト回路441の入力端は、第13ないし第16のグローバル入
出力ライン353〜356に連結される。
【００２５】前記複合データテスト回路411、421、43
1、441は、それぞれ１つのノアゲート413、１つのアン
ドゲート415及び１つのオアゲート417から構成される。
第1のメモリブロック311をテストするには、まず、第1
のメモリブロック311のメモリセルアレイ175に'0'もし
くは'1’を書込む。もしも、第1のメモリブロック311の
所定のローアドレスとカラムアドレスにより選ばれたメ
モリセルに'0’が保存されているならば、前記ノアゲー
ト413は'1’を出力し、前記アンドゲート415は'0’を出
力する。これにより、前記オアゲート417は'1’を出力
する。前記オアゲート417が'1’を出力すれば、前記第1
のメモリブロック311の所定のローアドレスとカラムア
ドレスにより選ばれたメモリセルは正常である。
【００２６】もし、前記第1のメモリブロック311の所定
のローアドレスとカラムアドレスにより選ばれたメモリ
セルの中の一部が不良であれば、前記第1ないし第4のグ
ローバル入出力ライン341〜344を介して送られるデータ
の中の一部は'1'になる。これにより、前記ノアゲート4
13の出力は'0’となり、前記アンドゲート415の出力は'
0’のままである。この結果、前記オアゲート417の出力
は'0’になる。前記オアゲート417が'0’を出力すれ
ば、前記第1のメモリブロック311の所定のローアドレス
とカラムアドレスにより選ばれたメモリセルは不良であ
る。
【００２７】前記第2ないし第8のメモリブロック312〜3
18をテストする動作は、前記第1のメモリブロック311を
テストする動作と同様であるため、これに関する詳しい
説明を省略する。図５は、前記図３に示すノードN1を具
体的に示す図面である。
【００２８】図５を参照すれば、第1の局部入出力ライ
ン321と第1のグローバル入出力ライン341との間に第1の
スイッチ511が連結され、第2の局部入出力ライン322と
第2のグローバル入出力ライン342との間に第2のスイッ
チ521が連結される。前記第1のスイッチ511は、前記第1
の局部入出力ライン321に第1の電極が連結され、前記第
1のグローバル入出力ライン341に第2の電極が連結され
るとともに、第1の制御信号P1をゲート入力とするNMOS
トランジスタで構成される。これにより、前記第1の制
御信号P1が論理ハイにアクティブされれば、前記第1の
スイッチ511はターンオンになり、前記第1の制御信号P1
が論理ローにインアクティブされれば、前記第1のスイ
ッチ511はターンオフになる。
【００２９】前記第2のスイッチ521は、前記第2の局部
入出力ライン322に第1の電極が連結され、前記第2のグ
ローバル入出力ライン342に第2の電極が連結されるとと
もに、前記第1の制御信号P1をゲート入力とするNMOSト
ランジスタで構成される。これにより、前記第1の制御
信号P1が論理ハイにアクティブされれば、前記第2のス
イッチ521はターンオンになり、前記第1の制御信号P1が
論理ローにインアクティブされれば、前記第2のスイッ
チ521はターンオフになる。
【００３０】前記第1の制御信号P1は、前記図３に示す
メモリブロック311、313、315、317が活性化すると論理
ハイにアクティブされる信号である。図６は、前記図３
に示すノードN2を具体的に示す図面である。
【００３１】図６を参照すれば、第3の局部入出力ライ
ン323と第3のグローバル入出力ライン343との間に第3の
スイッチ611が連結され、かつ、第4の局部入出力ライン
324と第4のグローバル入出力ライン344との間に第4のス
イッチ621が連結される。前記第3のスイッチ611は、前
記第3の局部入出力ライン323に第1の電極が連結され、
前記第3のグローバル入出力ライン343に第2の電極が連
結されるとともに、前記図５に示す第1の制御信号P1を
ゲート入力とするNMOSトランジスタで構成される。これ
により、前記第1の制御信号P1が論理ハイにアクティブ
されれば、前記第3のスイッチ611はターンオンになり、
前記第1の制御信号P1が論理ローにインアクティブされ
れば、前記第3のスイッチ611はターンオフになる。
【００３２】前記第4のスイッチ621は、前記第4の局部
入出力ライン324に第1の電極が連結され、前記第4のグ
ローバル入出力ライン344に第2の電極が連結されるとと
もに、前記第1の制御信号P1をゲート入力とするNMOSト
ランジスタで構成される。これにより、前記第1の制御
信号P1が論理ハイにアクティブされれば、前記第4のス
イッチ621はターンオンになり、前記第1の制御信号P1が
論理ローにインアクティブされれば、前記第4のスイッ
チ621はターンオフになる。
【００３３】図７は、前記図３に示すノードN11を具体
的に示す図面である。
【００３４】図７を参照すれば、第3の局部入出力ライ
ン323と第1のグローバル入出力ライン341との間に第5の
スイッチ711が連結され、第4の局部入出力ライン324と
第2のグローバル入出力ライン342との間に第6のスイッ
チ721が連結される。前記第5のスイッチ711は、前記第3
の局部入出力ライン323に第1の電極が連結され、前記第
1のグローバル入出力ライン341に第2の電極が連結され
るとともに、第2の制御信号P2をゲート入力とするNMOS
トランジスタで構成される。これにより、前記第2の制
御信号P2が論理ハイにアクティブされれば、前記第5の
スイッチ711はターンオンになり、前記第2の制御信号P2
が論理ローにインアクティブされれば、前記第5のスイ
ッチ711はターンオフになる。
【００３５】前記第6のスイッチ721は、前記第4の局部
入出力ライン324に第1の電極が連結され、前記第2のグ
ローバル入出力ライン342に第2の電極が連結されるとと
もに、前記第2の制御信号P2をゲート入力とするNMOSト
ランジスタで構成される。これにより、前記第2の制御
信号P2が論理ハイにアクティブされれば、前記第6のス
イッチ721はターンオンになり、前記第2の制御信号P2が
論理ローにインアクティブされれば、前記第6のスイッ
チ721はターンオフになる。
【００３６】前記第2の制御信号P2は、前記メモリブロ
ック312、314、316、318が活性化する場合、論理ハイに
アクティブされる信号である。図８は、前記図３に示す
ノードN12を具体的に示す図面である。
【００３７】図８を参照すれば、第5の局部入出力ライ
ン325と第3のグローバル入出力ライン343との間に第7の
スイッチ811が連結され、第6の局部入出力ライン326と
第4のグローバル入出力ライン344との間に第8のスイッ
チ821が連結される。前記第7のスイッチ811は、前記第5
の局部入出力ライン325に第1の電極が連結され、前記第
3のグローバル入出力ライン343に第2の電極が連結され
るとともに、前記図７に示す第2の制御信号P2をゲート
入力とするNMOSトランジスタで構成される。これによ
り、前記第2の制御信号P2が論理ハイにアクティブされ
れば、前記第7のスイッチ811はターンオンになり、前記
第2の制御信号P2が論理ローにインアクティブされれ
ば、前記第7のスイッチ811はターンオフになる。
【００３８】前記第8のスイッチ821は、前記第6の局部
入出力ライン326に第1の電極が連結され、前記第4のグ
ローバル入出力ライン344に第2の電極が連結されるとと
もに、前記第2の制御信号P2をゲート入力とするNMOSト
ランジスタで構成される。これにより、前記第2の制御
信号P2が論理ハイにアクティブされれば、前記第8のス
イッチ821はターンオンになり、前記第2の制御信号P2が
論理ローにインアクティブされれば、前記第8のスイッ
チ821はターンオフになる。
【００３９】ノードN3〜N8、N13〜N18の構成及び動作
は、前記図５ないし図８に示すノードN1、N2、N11、N12
と同様であるため、これに関する詳しい説明は省略す
る。尚、本発明は前記実施の形態に限定されるものでは
なく、多くの変形が本発明の技術的思想内で、当分野に
おける通常の知識を有した者に取って可能であることは
明らかである。
【００４０】
【発明の効果】以上述べたように、本発明によれば、メ
モリブロックをテストする複合データテスト回路が簡単
であることから、半導体メモリ装置の大きさが縮少で
き、電力消費が省かれる。
【００４１】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のデータバスライン及
びメモリブロックの配置図である。
【図２】図１に示すメモリブロックの機能をテストする
ための複合データ（Merged DQ）テスト回路の回路図で
ある。
【図３】本発明の好適な実施の形態による半導体メモリ
装置のデータバスライン及びメモリブロックの配置図で
ある。
【図４】図３に示すメモリブロックの機能をテストする
ための複合データ（Merged DQ）テスト回路の回路図で
ある。
【図５】図３に示すノードN1を具体的に示す図面であ
る。
【図６】図３に示すノードN2を具体的に示す図面であ
る。
【図７】図３に示すノードN11を具体的に示す図面であ
る。
【図８】図３に示すノードN12を具体的に示す図面であ
る。
【符号の説明】
301 半導体メモリ装置 311〜318 第１ないし第８のメモリブロック 321〜338 局部入出力ライン 341〜358 グローバル入出力ライン 371 サブワードラインドライバー 375 メモリセルアレイ N1〜N8、N11〜N18 ノード

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数の局部入出力ラインから成り、互い
    に平行に配列される複数の局部入出力ライングループ
    と、 前記局部入出力ライングループと交差し、複数のグロー
    バル入出力ラインから成り、互いに平行に配列される複
    数のグローバル入出力ライングループと、 前記局部入出力ライングループの間に配列され、前記局
    部入出力ラインに電気的に連結されるとともに、データ
    を保存する複数のメモリブロックと、 前記局部入出力ライングループと前記グローバル入出力
    ライングループとが交差する所定の位置に配置され、前
    記メモリブロックが活性化する時にアクティブされるメ
    モリ活性化信号に応答して、前記局部入出力ラインと前
    記グローバル入出力ラインとを電気的に連結せしめるス
    イッチとを具備することを特徴とする半導体メモリ装
    置。
  2. 【請求項２】 前記複数の局部入出力ラインは、２本の
    局部入出力ラインであることを特徴とする請求項１に記
    載の半導体メモリ装置。
  3. 【請求項３】 前記複数のグローバル入出力ラインは、
    ４本のグローバル入出力ラインであることを特徴とする
    請求項１に記載の半導体メモリ装置。
  4. 【請求項４】 前記メモリブロックはメモリセルアレイ
    とサブワードラインドライバーとを具備し、前記サブワ
    ードラインドライバー上に前記グローバル入出力ライン
    が配列されることを特徴とする請求項１に記載の半導体
    メモリ装置。
  5. 【請求項５】 前記スイッチは、それぞれ前記メモリ活
    性化信号が論理ハイの時にターンオンとなるNMOSトラン
    ジスタで構成されることを特徴とする請求項１に記載の
    半導体メモリ装置。
  6. 【請求項６】 複数の局部入出力ラインから成り、互い
    に平行に配列される複数の局部入出力ライングループ
    と、 前記局部入出力ライングループと交差し、複数のグロー
    バル入出力ラインから成るとともに、互い平行に配列さ
    れる複数のグローバル入出力ライングループと、 前記局部入出力ライングループの間に配列され、前記局
    部入出力ラインに電気的に連結されるとともに、かつデ
    ータを保存する複数のメモリブロックと、 前記局部入出力ライングループと前記グローバル入出力
    ライングループとが交差する所定の位置に配置され、前
    記メモリブロックが活性化する時にアクティブされるメ
    モリ活性化信号に応答して、前記局部入出力ラインと前
    記グローバル入出力ラインとを電気的に連結する複数の
    スイッチと、 前記複数のメモリブロックの内の対応する２つのメモリ
    ブロックに電気的に連結されるグローバル入出力ライン
    に、それぞれの入力端を連結した複数の複合データテス
    ト回路とを具備し、 前記メモリブロックの所定のローアドレスとカラムアド
    レスにより選ばれたメモリセルがいずれも正常の場合
    は、それぞれの複合データテスト回路は'1’を出力する
    一方、前記メモリブロックの所定のローアドレスとカラ
    ムアドレスにより選ばれたメモリセルの内の何れかに不
    良があれば、前記不良のメモリブロックに電気的に連結
    された複合データテスト回路は'0’を出力することを特
    徴とする半導体メモリ装置。
  7. 【請求項７】 前記複数の局部入出力ラインは、２本の
    局部入出力ラインであることを特徴とする請求項６に記
    載の半導体メモリ装置。
  8. 【請求項８】 前記複数のグローバル入出力ラインは、
    ４本のグローバル入出力ラインであることを特徴とする
    請求項６に記載の半導体メモリ装置。
  9. 【請求項９】 前記メモリブロックはメモリセルアレイ
    とサブワードラインドライバーとを具備し、前記サブワ
    ードラインドライバー上に前記グローバル入出力ライン
    が配列されることを特徴とする請求項６に記載の半導体
    メモリ装置。
  10. 【請求項１０】 前記スイッチは、それぞれ前記メモリ
    活性化信号が論理ハイの時にターンオンとなるNMOSトラ
    ンジスタで構成されることを特徴とする請求項６に記載
    の半導体メモリ装置。
  11. 【請求項１１】 前記複合データテスト回路の各出力端
    に結ばれる複数のパッドを具備することを特徴とする請
    求項６に記載の半導体メモリ装置。
  12. 【請求項１２】 前記複数の複合データテスト回路は、
    それぞれ、 前記グローバル入出力ラインに入力端が連結されるノア
    ゲートと、 前記グローバル入出力ラインに入力端が連結されるアン
    ドゲートと、 前記ノアゲートと前記アンドゲートとの出力を入力とす
    るオアゲートとを具備することを特徴とする請求項６に
    記載の半導体メモリ装置。
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