JPH1153880A - 集積回路 - Google Patents
集積回路Info
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- JPH1153880A JPH1153880A JP10128313A JP12831398A JPH1153880A JP H1153880 A JPH1153880 A JP H1153880A JP 10128313 A JP10128313 A JP 10128313A JP 12831398 A JP12831398 A JP 12831398A JP H1153880 A JPH1153880 A JP H1153880A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
外部アドレスを再マップするためにハードウェアまたは
ファームウェアによって始動され、ＰＣボード上に装着
された複数の集積回路間のリードの経路選択を簡略化す
るために標準割当てと反転ピン割当てをＩＣが切り換え
るようになった再マップ・マルチプレクサを含む内部ス
イッチを有する集積回路。
ファームウェアによって始動され、ＰＣボード上に装着
された複数の集積回路間のリードの経路選択を簡略化す
るために標準割当てと反転ピン割当てをＩＣが切り換え
るようになった再マップ・マルチプレクサを含む内部ス
イッチを有する集積回路。
Description
【０００１】
【発明の分野】本発明は、集積回路（ＩＣ）アドレスを
再構成可能にするための方法および装置に関し、より詳
細には、標準ピン割当てまたは反転ピン割当てのどちら
かを行うように内部的に切換え可能な、外部アドレス・
ピンを有する単一の集積回路（ＩＣ）を提供するための
方法および装置に関する。
再構成可能にするための方法および装置に関し、より詳
細には、標準ピン割当てまたは反転ピン割当てのどちら
かを行うように内部的に切換え可能な、外部アドレス・
ピンを有する単一の集積回路（ＩＣ）を提供するための
方法および装置に関する。
【０００２】
【発明の背景】集積回路（ＩＣ）、たとえばメモリ・モ
ジュール・プリント回路板（ＰＣボード）上のＳＤＲＡ
Ｍメモリ間でのリードの経路選択は、ＰＣボード設計の
コストおよび性能の両方において重要な役割を果たす。
ＰＣボードの製造のコストは、ＩＣ間の全てのリードを
効率的に経路選択するために必要な層の数に直接関係す
る。リード数を低減し、リードの長さを合わせることが
でき、リード間の干渉が潜在的に可能であると、ＰＣボ
ードの性能を高める。ＰＣボード上のＩＣ密度が増加す
ると、ＩＣ１個あたりのピン割当て数および関連するリ
ードの数が増加し、リードの経路選択は一層困難にな
る。
ジュール・プリント回路板（ＰＣボード）上のＳＤＲＡ
Ｍメモリ間でのリードの経路選択は、ＰＣボード設計の
コストおよび性能の両方において重要な役割を果たす。
ＰＣボードの製造のコストは、ＩＣ間の全てのリードを
効率的に経路選択するために必要な層の数に直接関係す
る。リード数を低減し、リードの長さを合わせることが
でき、リード間の干渉が潜在的に可能であると、ＰＣボ
ードの性能を高める。ＰＣボード上のＩＣ密度が増加す
ると、ＩＣ１個あたりのピン割当て数および関連するリ
ードの数が増加し、リードの経路選択は一層困難にな
る。
【０００３】８０年代中頃に、標準スルーホールＰＣボ
ード技術の代わりとして、表面実装技術（ＳＭＴ）およ
び両面ＳＭＴが導入された。ＩＣのピンを受けるため予
めドリルで穴を開けたＰＣボードの代わりに、ＩＣをＰ
Ｃボードに接着する、ＩＣ用の特別なパッケージングが
開発された。ＰＣボードの反対側へピンを挿し、ＩＣを
適所にはんだ付けする必要がなくなったため、ＩＣをＰ
Ｃボードの両面に装着することが可能になった。
ード技術の代わりとして、表面実装技術（ＳＭＴ）およ
び両面ＳＭＴが導入された。ＩＣのピンを受けるため予
めドリルで穴を開けたＰＣボードの代わりに、ＩＣをＰ
Ｃボードに接着する、ＩＣ用の特別なパッケージングが
開発された。ＰＣボードの反対側へピンを挿し、ＩＣを
適所にはんだ付けする必要がなくなったため、ＩＣをＰ
Ｃボードの両面に装着することが可能になった。
【０００４】ＳＭＴはリードの経路選択の効率を高めた
が、両面ＳＭＴによってＰＣボード上のＩＣの総数は２
倍になるため、問題はまだ存在する。ＰＣボード上のＩ
Ｃの総数、ならびに超高密度集積回路（ＶＬＳＩ）設計
（今では１つのＩＣ上に最高１，０００，０００個の構
成要素を集積することができる）の進歩によって、ＩＣ
を相互接続するために必要なリードの数が増加する。標
準の１メガバイトのメモリ・チップは４４ピン割当てで
あり、カスタム・メモリ・コントローラ・チップは、２
００以上のピン割当て、ほぼ２．５センチメートル平方
のマルチチップ・モジュール（ＭＣＭ）は、５００以上
のピン割当てを有することができる。
が、両面ＳＭＴによってＰＣボード上のＩＣの総数は２
倍になるため、問題はまだ存在する。ＰＣボード上のＩ
Ｃの総数、ならびに超高密度集積回路（ＶＬＳＩ）設計
（今では１つのＩＣ上に最高１，０００，０００個の構
成要素を集積することができる）の進歩によって、ＩＣ
を相互接続するために必要なリードの数が増加する。標
準の１メガバイトのメモリ・チップは４４ピン割当てで
あり、カスタム・メモリ・コントローラ・チップは、２
００以上のピン割当て、ほぼ２．５センチメートル平方
のマルチチップ・モジュール（ＭＣＭ）は、５００以上
のピン割当てを有することができる。
【０００５】回路板のレイアウトは、通常、回路図か
ら、ＩＣがそれぞれの分離領域にグループ化される幾何
レイアウトへと進む。ＩＣを結合するリードは、潜在的
なリードの交差を除去するように配置される。リードの
経路選択は３次元の問題であり、チップ密度および関連
するリードの密度が高いと非常に複雑になる。リードの
交差は通常、回路板に別の層を追加することで除去する
ことができ、リードはバイアを介して異なるレベルに経
路変更することができる。バイアは、リードがあるボー
ド・レベルから別のレベルへ移動できるようにする、回
路板の一部分を通る穴を表すために使用される用語であ
る。さらに、リードの経路選択は、リードの最大長やリ
ード長間の整合性などの制約を考慮しなければならない
ため一層複雑になる。
ら、ＩＣがそれぞれの分離領域にグループ化される幾何
レイアウトへと進む。ＩＣを結合するリードは、潜在的
なリードの交差を除去するように配置される。リードの
経路選択は３次元の問題であり、チップ密度および関連
するリードの密度が高いと非常に複雑になる。リードの
交差は通常、回路板に別の層を追加することで除去する
ことができ、リードはバイアを介して異なるレベルに経
路変更することができる。バイアは、リードがあるボー
ド・レベルから別のレベルへ移動できるようにする、回
路板の一部分を通る穴を表すために使用される用語であ
る。さらに、リードの経路選択は、リードの最大長やリ
ード長間の整合性などの制約を考慮しなければならない
ため一層複雑になる。
【０００６】回路速度が増大するにつれて、各リードの
長さ上に分散されるキャパシタンスおよびインダクタン
スのため、リードは伝送回線のように働くことになる。
全体のリード長を縮小すると、回路板からの不都合な電
子放出が減少する。相互のインダクタンスまたはキャパ
シタンスにより、クロストーク（能動線と隣接する受動
線の間で起こる望ましくないカップリング）が発生する
可能性がある。クロストークは、能動線での信号強度の
喪失、および隣接する線での干渉または不正なトリガー
を起こす可能性もある。外側のクロストークは、隣接す
るリードが同じ平面上にある場合に発生する可能性があ
る。誘電性薄板の両側の面上にあるリードは、垂直クロ
ストークを生じる。クロストークは、隣接するリード間
の距離を離すか、または平行リード・セクションの長さ
を短縮することで最小にすることができる。垂直クロス
トークは、隣接する層上でのリードの直交経路選択によ
ってほぼ除去することができる。
長さ上に分散されるキャパシタンスおよびインダクタン
スのため、リードは伝送回線のように働くことになる。
全体のリード長を縮小すると、回路板からの不都合な電
子放出が減少する。相互のインダクタンスまたはキャパ
シタンスにより、クロストーク（能動線と隣接する受動
線の間で起こる望ましくないカップリング）が発生する
可能性がある。クロストークは、能動線での信号強度の
喪失、および隣接する線での干渉または不正なトリガー
を起こす可能性もある。外側のクロストークは、隣接す
るリードが同じ平面上にある場合に発生する可能性があ
る。誘電性薄板の両側の面上にあるリードは、垂直クロ
ストークを生じる。クロストークは、隣接するリード間
の距離を離すか、または平行リード・セクションの長さ
を短縮することで最小にすることができる。垂直クロス
トークは、隣接する層上でのリードの直交経路選択によ
ってほぼ除去することができる。
【０００７】同じ種類（たとえば、多数のＤＲＡＭまた
はＳＤＲＡＭが互いに結合されたメモリ・モジュール）
の複数のＩＣを組み込んでいる回路板においては、交差
およびクロストークに関連する問題である回路板の複雑
さは、２つの同一であるが、反転したピン割当てを使用
して設計された集積回路の対を利用することで、最小に
することができる。図１に示すように、Ｉｎｔｅｌから
販売される８メガビット・フラッシュ・メモリ（Ｆ２８
Ｆ００８ＳＡ）は、標準ピン割当て（図１Ａ）および反
転ピン割当て（図１Ｂ）の両方の構成で提供される。Ｐ
Ｃボード（図２）の片面上にメモリ・チップをＳ字型レ
イアウトで交互に配置することで、ＩＣの半分の反転ピ
ン割当ては、交差および相互接続するリードの長さが最
小になるため、非常に簡略化されたボード・レイアウト
を実現する。残念ながら、２つの異なるＩＣを製造しな
ければならず、ＰＣボード上で適切に配置するには後で
ＩＣ挿入時に識別が必要となる。
はＳＤＲＡＭが互いに結合されたメモリ・モジュール）
の複数のＩＣを組み込んでいる回路板においては、交差
およびクロストークに関連する問題である回路板の複雑
さは、２つの同一であるが、反転したピン割当てを使用
して設計された集積回路の対を利用することで、最小に
することができる。図１に示すように、Ｉｎｔｅｌから
販売される８メガビット・フラッシュ・メモリ（Ｆ２８
Ｆ００８ＳＡ）は、標準ピン割当て（図１Ａ）および反
転ピン割当て（図１Ｂ）の両方の構成で提供される。Ｐ
Ｃボード（図２）の片面上にメモリ・チップをＳ字型レ
イアウトで交互に配置することで、ＩＣの半分の反転ピ
ン割当ては、交差および相互接続するリードの長さが最
小になるため、非常に簡略化されたボード・レイアウト
を実現する。残念ながら、２つの異なるＩＣを製造しな
ければならず、ＰＣボード上で適切に配置するには後で
ＩＣ挿入時に識別が必要となる。
【０００８】Ｓｃｈｕｍａｃｈｅｒ他に譲渡された米国
特許第５５０２６２１号は、標準および反転ピン割当て
を提供するために２つの異なるＩＣが必要でなくなるよ
うに設計された鏡像ピン割当てを開示している。同じ１
組の鏡像ピン割当てを有する１つまたは複数のＩＣは、
ＩＣを既に回路板の反対側に直接置かれた別のＩＣと１
８０度の関係に回転させることで、回路板の各面に装着
する。ピン割当てが本来鏡像関係にあること、およびこ
の１８０度の回転によって、同じタイプのピン割当てが
互いに全く反対になり、回路板によって分離されるよう
になる。
特許第５５０２６２１号は、標準および反転ピン割当て
を提供するために２つの異なるＩＣが必要でなくなるよ
うに設計された鏡像ピン割当てを開示している。同じ１
組の鏡像ピン割当てを有する１つまたは複数のＩＣは、
ＩＣを既に回路板の反対側に直接置かれた別のＩＣと１
８０度の関係に回転させることで、回路板の各面に装着
する。ピン割当てが本来鏡像関係にあること、およびこ
の１８０度の回転によって、同じタイプのピン割当てが
互いに全く反対になり、回路板によって分離されるよう
になる。
【０００９】多くのタイプのダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）は、標準ピン割当ておよ
び反転ピン割当てで供給されている。ただし、ほとんど
の製造業者は、自動挿入を簡単にするために、ＰＣボー
ド経路選択で複雑さが増すという犠牲を払って１つのタ
イプのＤＲＡＭだけを購入する。残念ながら、ＳＤＲＡ
Ｍのいくつかのタイプは、反転ピン割当てでは供給され
ておらず、リードの経路選択が問題になる。
アクセス・メモリ（ＤＲＡＭ）は、標準ピン割当ておよ
び反転ピン割当てで供給されている。ただし、ほとんど
の製造業者は、自動挿入を簡単にするために、ＰＣボー
ド経路選択で複雑さが増すという犠牲を払って１つのタ
イプのＤＲＡＭだけを購入する。残念ながら、ＳＤＲＡ
Ｍのいくつかのタイプは、反転ピン割当てでは供給され
ておらず、リードの経路選択が問題になる。
【００１０】標準ピン割当てと反転ピン割当ての両方の
可能性を有する単一の集積回路について、２つの異なる
ＩＣを提供する必要をなくす必要がある。ピン割当てが
内部スイッチを活動化するために外部制御信号によって
反転される単一の集積回路、またはコマンドが内部スイ
ッチを活動化アドレス・ピン割当てを反転するバイア・
ファームウェアが提供できれば有利である。
可能性を有する単一の集積回路について、２つの異なる
ＩＣを提供する必要をなくす必要がある。ピン割当てが
内部スイッチを活動化するために外部制御信号によって
反転される単一の集積回路、またはコマンドが内部スイ
ッチを活動化アドレス・ピン割当てを反転するバイア・
ファームウェアが提供できれば有利である。
【００１１】２つの異なるタイプのＳＤＲＡＭを使用せ
ずに、メモリ・モジュール上でＳＤＲＡＭの密度を高め
ることができれば、望ましく、かなりの利点になる。
ずに、メモリ・モジュール上でＳＤＲＡＭの密度を高め
ることができれば、望ましく、かなりの利点になる。
【００１２】したがって、標準ピン割当ておよび反転ピ
ン割当ての両方を提供する、外部的に始動される内部ス
イッチを有する、単一の集積回路が求められている。
ン割当ての両方を提供する、外部的に始動される内部ス
イッチを有する、単一の集積回路が求められている。
【００１３】
【発明の概要】本発明は、ＰＣボードの片面または両面
に複数の集積回路が装着される場合に、リードの経路選
択を簡単にするために、標準ピン割当てと反転ピン割当
ての間で切換え可能なピン割当てを有する集積回路のた
めの方法および装置である。内部スイッチはハードウェ
アまたはファームウェアのいずれかによって始動され、
ピン割当ての再マップを実施するために再マップ・マル
チプレクサを制御する。
に複数の集積回路が装着される場合に、リードの経路選
択を簡単にするために、標準ピン割当てと反転ピン割当
ての間で切換え可能なピン割当てを有する集積回路のた
めの方法および装置である。内部スイッチはハードウェ
アまたはファームウェアのいずれかによって始動され、
ピン割当ての再マップを実施するために再マップ・マル
チプレクサを制御する。
【００１４】本発明のその他の態様および利点は、以下
の詳細な説明と本発明の原理を例示的に示す添付の図を
併せ見れば明らかになろう。
の詳細な説明と本発明の原理を例示的に示す添付の図を
併せ見れば明らかになろう。
【００１５】
【好適な実施例の詳細な説明】ここで図面を参照する
と、複数の図を通じて同じ参照番号は対応する部分を表
す。図３は、２つの同一の面を有し、各面が９つのＳＤ
ＲＡＭ（３０１〜３０９と３１０〜３１８）を含むＳＭ
Ｔメモリ・モジュール板３００の斜視図である。１種類
だけのＳＤＲＡＭを購入すればよいため、購入コストお
よび実施コストは減少する。操作時および／またはシス
テム起動時に、片面のＳＤＲＡＭまたは「バンク」は反
転信号を提供され、反転ピン割当てで構成され、同一の
アドレス・ピン割当てはメモリ・モジュール板の両側で
互いに隣接し、バイア（図示せず）で接続される。
と、複数の図を通じて同じ参照番号は対応する部分を表
す。図３は、２つの同一の面を有し、各面が９つのＳＤ
ＲＡＭ（３０１〜３０９と３１０〜３１８）を含むＳＭ
Ｔメモリ・モジュール板３００の斜視図である。１種類
だけのＳＤＲＡＭを購入すればよいため、購入コストお
よび実施コストは減少する。操作時および／またはシス
テム起動時に、片面のＳＤＲＡＭまたは「バンク」は反
転信号を提供され、反転ピン割当てで構成され、同一の
アドレス・ピン割当てはメモリ・モジュール板の両側で
互いに隣接し、バイア（図示せず）で接続される。
【００１６】集積回路メモリ４００の概略図を図４に示
す。メモリ４００は、メモリ行アドレスおよびメモリ列
アドレス（Ａ０−Ａ１０とＡ１１−Ａ２０）の両方に対
応するアドレス・ピンを有するアドレス・バス４０２を
含む。これらのアドレスは、全体のピン数を減らすため
に標準技術を通して互いに多重化される。アドレス・バ
ス４０２は、信号スイッチ４１０に内部的に結合され
る。複数の内部行アドレス４１６および内部列アドレス
４１８は、行アドレス・バッファ４４０と列アドレス・
バッファ４５０それぞれを介して、信号スイッチをメモ
リ・バンク４３０に結合する。信号スイッチ４１０は、
アドレス・バス４０２のアドレス・ピンを新しい１組の
再マップアドレスへ再マップするために、アドレス・バ
ス４０２を内部行アドレス４１６と内部列アドレス４１
８に結合する、１組の再マップ・マルチプレクサ４２０
をさらに備える。特に、信号スイッチ４１０は、アドレ
ス・バス４０２から受信した物理アドレスで、または
「仮想」反転ピン割当てを表す再マップ・マルチプレク
サ４２０によって再マップされた再マップアドレスをメ
モリ・バンク４３０に提供する責任を負う。
す。メモリ４００は、メモリ行アドレスおよびメモリ列
アドレス（Ａ０−Ａ１０とＡ１１−Ａ２０）の両方に対
応するアドレス・ピンを有するアドレス・バス４０２を
含む。これらのアドレスは、全体のピン数を減らすため
に標準技術を通して互いに多重化される。アドレス・バ
ス４０２は、信号スイッチ４１０に内部的に結合され
る。複数の内部行アドレス４１６および内部列アドレス
４１８は、行アドレス・バッファ４４０と列アドレス・
バッファ４５０それぞれを介して、信号スイッチをメモ
リ・バンク４３０に結合する。信号スイッチ４１０は、
アドレス・バス４０２のアドレス・ピンを新しい１組の
再マップアドレスへ再マップするために、アドレス・バ
ス４０２を内部行アドレス４１６と内部列アドレス４１
８に結合する、１組の再マップ・マルチプレクサ４２０
をさらに備える。特に、信号スイッチ４１０は、アドレ
ス・バス４０２から受信した物理アドレスで、または
「仮想」反転ピン割当てを表す再マップ・マルチプレク
サ４２０によって再マップされた再マップアドレスをメ
モリ・バンク４３０に提供する責任を負う。
【００１７】複数の外部制御信号リードが、通信制御信
号を制御論理回路４６０へ送る。制御論理回路４６０
は、これらの外部制御信号を処理し、かつメモリ・バン
ク４３０の個々のメモリ・バンク・セルにアクセスする
ため行アドレス・バッファおよび列アドレス・バッファ
（４４０と４５０）のタイミングを制御する内部制御信
号を生成するために使用される。特別な外部反転制御信
号４５５が、制御論理回路４６０に信号スイッチ４１０
で再マップ・マルチプレクサ４２０を制御するための内
部反転制御信号４６５を生成するよう指示するように定
義される。
号を制御論理回路４６０へ送る。制御論理回路４６０
は、これらの外部制御信号を処理し、かつメモリ・バン
ク４３０の個々のメモリ・バンク・セルにアクセスする
ため行アドレス・バッファおよび列アドレス・バッファ
（４４０と４５０）のタイミングを制御する内部制御信
号を生成するために使用される。特別な外部反転制御信
号４５５が、制御論理回路４６０に信号スイッチ４１０
で再マップ・マルチプレクサ４２０を制御するための内
部反転制御信号４６５を生成するよう指示するように定
義される。
【００１８】図５Ａは、再マップ・マルチプレクサ４２
０が使用不可能状態にあるため、アドレス・バスおよび
関連するアドレス・ピンが再マップされない、信号スイ
ッチの図である。たとえば、信号スイッチの入力の左と
右の外部アドレス、（Ａｌｘ）と（ＡＲｘ）は、内部ア
ドレス（ＡｉＬｘ）と（ＡｉＲｘ）に直接対応してい
る。図５Ｂは、再マップ・マルチプレクサ４２０がイネ
ーブル状態にあるため、アドレス・バスおよび関連する
アドレス・ピンが反転ピン割当てで配向されることを表
す図である。たとえば、信号スイッチの入力の左と右の
外部アドレス（ＡＬｘ）と（ＡＲｘ）は、ここでは、内
部行アドレス（ＡｉＲｘ）と（ＡｉＬｘ）にそれぞれ対
応している。再マップは、メモリに対してトランスペア
レントであり、その結果、「仮想」反転ピン割当てにな
る。
０が使用不可能状態にあるため、アドレス・バスおよび
関連するアドレス・ピンが再マップされない、信号スイ
ッチの図である。たとえば、信号スイッチの入力の左と
右の外部アドレス、（Ａｌｘ）と（ＡＲｘ）は、内部ア
ドレス（ＡｉＬｘ）と（ＡｉＲｘ）に直接対応してい
る。図５Ｂは、再マップ・マルチプレクサ４２０がイネ
ーブル状態にあるため、アドレス・バスおよび関連する
アドレス・ピンが反転ピン割当てで配向されることを表
す図である。たとえば、信号スイッチの入力の左と右の
外部アドレス（ＡＬｘ）と（ＡＲｘ）は、ここでは、内
部行アドレス（ＡｉＲｘ）と（ＡｉＬｘ）にそれぞれ対
応している。再マップは、メモリに対してトランスペア
レントであり、その結果、「仮想」反転ピン割当てにな
る。
【００１９】本発明の代替実施形態においては、ＩＣコ
マンド・セットの新しいコマンドを定義するのにファー
ムウェアを使用する。たとえば、１９９６年４月１日に
Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓから出版され
たＳａｍｓｕｎｇ ＫＭ４１６５４０３０Ａ ＣＭＯＳ
１ＭＸ１６ＢｉｔＸ４ Ｂａｎｋ Ｓｙｎｃｈｒｏｎ
ｏｕｓ ＤＲＡＭの関数の説明では、制御信号をコマン
ドとして使用する関数真理値表を使用する。ほとんどの
ＩＣでは、未定義の制御信号の組合せがいくつか残り、
これらはメモリ・モジュール設計者が定義することがで
きる。これらの未定義のコマンドを、「仮想」アドレス
・コマンドとして使用することができる。たとえば、Ｓ
ａｍｓｕｎｇ １ＭＸ１６Ｂｉｔ ＤＲＡＭでは、未定
義コマンドはＣＳピンを論理ハイとし、ＲＡＳ、ＣＡ
Ｓ、ＷＥピンを「無視」とする。仮想アドレス・コマン
ドを定義した後は、適切なバンクまたは「仮想的に」配
線されたＳＤＲＡＭの個々のＳＤＲＡＭに対してそれを
発行するだけである。したがって、他のバンク（すなわ
ち、非仮想アドレスを有するバンク）がこの仮想アドレ
ス指定モード・コマンドを聞かないようにするために、
クロック・イネーブル信号（ＣＫＥ）を使用しなければ
ならない。このようにして、新しい仮想コマンドは、信
号スイッチ内で再マップ・マルチプレクサを直接活動化
するために、ファームウェアで定義される。具体的に
は、ユーザは仮想アドレス・コマンドの後に新しいモー
ド・レジスタ・コマンドをプログラムし、したがって回
路は新しい仮想アドレスに従って動作モードを解釈す
る。
マンド・セットの新しいコマンドを定義するのにファー
ムウェアを使用する。たとえば、１９９６年４月１日に
Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓから出版され
たＳａｍｓｕｎｇ ＫＭ４１６５４０３０Ａ ＣＭＯＳ
１ＭＸ１６ＢｉｔＸ４ Ｂａｎｋ Ｓｙｎｃｈｒｏｎ
ｏｕｓ ＤＲＡＭの関数の説明では、制御信号をコマン
ドとして使用する関数真理値表を使用する。ほとんどの
ＩＣでは、未定義の制御信号の組合せがいくつか残り、
これらはメモリ・モジュール設計者が定義することがで
きる。これらの未定義のコマンドを、「仮想」アドレス
・コマンドとして使用することができる。たとえば、Ｓ
ａｍｓｕｎｇ １ＭＸ１６Ｂｉｔ ＤＲＡＭでは、未定
義コマンドはＣＳピンを論理ハイとし、ＲＡＳ、ＣＡ
Ｓ、ＷＥピンを「無視」とする。仮想アドレス・コマン
ドを定義した後は、適切なバンクまたは「仮想的に」配
線されたＳＤＲＡＭの個々のＳＤＲＡＭに対してそれを
発行するだけである。したがって、他のバンク（すなわ
ち、非仮想アドレスを有するバンク）がこの仮想アドレ
ス指定モード・コマンドを聞かないようにするために、
クロック・イネーブル信号（ＣＫＥ）を使用しなければ
ならない。このようにして、新しい仮想コマンドは、信
号スイッチ内で再マップ・マルチプレクサを直接活動化
するために、ファームウェアで定義される。具体的に
は、ユーザは仮想アドレス・コマンドの後に新しいモー
ド・レジスタ・コマンドをプログラムし、したがって回
路は新しい仮想アドレスに従って動作モードを解釈す
る。
【００２０】信号スイッチ４２０は、（１）外部ＩＮＶ
信号４５５がアサートされた場合、または（２）モード
・レジスタ・セットが再マップ機能をイネーブルするよ
うにファームウェアでプログラムされている場合だけ活
動化される。図６Ａは、図４に示した信号スイッチ４１
０の外部ＡＬｘおよびＡＲｘアドレス・ピンと、ＡｉＬ
ｘおよびＡｉＲｘ内部アドレス部分を示す。制御信号Ｓ
は、スイッチ関数ＡｉＬｘ＝ＡＬｘＳ＋ＡＲｘ／ＳとＡ
ｉＲｘ＝ＡＲｘＳ＋ＡＬｘ／Ｓに従ってスイッチを始動
するために使用する。図６Ｂは、ＡＮＤまたはＮＡＮＤ
ゲートを使用することができる、図６Ａに示した信号ス
イッチ４１０の部分を実施するためのゲート論理図を示
す。図６Ｃは、外部アドレスＡＬｘまたはＡＲｘから内
部アドレスＡｉＬｘを得る方法を示す、図６Ａに示した
信号スイッチ４１０の部分を実施するためのＣＭＯＳ論
理回路である。
信号４５５がアサートされた場合、または（２）モード
・レジスタ・セットが再マップ機能をイネーブルするよ
うにファームウェアでプログラムされている場合だけ活
動化される。図６Ａは、図４に示した信号スイッチ４１
０の外部ＡＬｘおよびＡＲｘアドレス・ピンと、ＡｉＬ
ｘおよびＡｉＲｘ内部アドレス部分を示す。制御信号Ｓ
は、スイッチ関数ＡｉＬｘ＝ＡＬｘＳ＋ＡＲｘ／ＳとＡ
ｉＲｘ＝ＡＲｘＳ＋ＡＬｘ／Ｓに従ってスイッチを始動
するために使用する。図６Ｂは、ＡＮＤまたはＮＡＮＤ
ゲートを使用することができる、図６Ａに示した信号ス
イッチ４１０の部分を実施するためのゲート論理図を示
す。図６Ｃは、外部アドレスＡＬｘまたはＡＲｘから内
部アドレスＡｉＬｘを得る方法を示す、図６Ａに示した
信号スイッチ４１０の部分を実施するためのＣＭＯＳ論
理回路である。
【００２１】以上、ＳＤＲＡＭの領域における詳細な実
施形態について本発明を説明したが、当業者なら、本発
明は、標準および反転ピン割当ての両方が望ましい他の
ＩＣにも、等しく適用可能なように修正および変更を加
えることができることを理解するであろう。たとえば、
複数のマイクロプロセッサを使用する場合、ＰＣボード
の片方または両方の面に反転ピン割当てを提供すると好
都合である。
施形態について本発明を説明したが、当業者なら、本発
明は、標準および反転ピン割当ての両方が望ましい他の
ＩＣにも、等しく適用可能なように修正および変更を加
えることができることを理解するであろう。たとえば、
複数のマイクロプロセッサを使用する場合、ＰＣボード
の片方または両方の面に反転ピン割当てを提供すると好
都合である。
【図１Ａ】標準ピン割当てを有する従来技術のＩＣの平
面図である。
面図である。
【図１Ｂ】反転ピン割当てを有する第２のＩＣを示す図
である。
である。
【図２】対称的にブロック化されたアーキテクチャで、
図１の従来技術のＩＣを組み込んでいる従来技術のＰＣ
ボードのレイアウトの平面図である。
図１の従来技術のＩＣを組み込んでいる従来技術のＰＣ
ボードのレイアウトの平面図である。
【図３】メモリ・モジュールＰＣボードの両面に装着し
たＳＤＲＡＭを有するメモリ・モジュールの斜視図であ
る。
たＳＤＲＡＭを有するメモリ・モジュールの斜視図であ
る。
【図４】本発明の好ましい実施形態に従って構成したＳ
ＤＲＡＭの上面図である。
ＤＲＡＭの上面図である。
【図５Ａ】左右のアドレス・ピンを有するメモリ装置を
示す図である。
示す図である。
【図５Ｂ】イネーブルされていない再マップ・マルチプ
レクサの通常のアドレス指定を示す図である。
レクサの通常のアドレス指定を示す図である。
【図５Ｃ】本発明の好ましい実施形態に従ってイネーブ
ルされた再マップ・マルチプレクサの再マップされたア
ドレス指定を示す図である。
ルされた再マップ・マルチプレクサの再マップされたア
ドレス指定を示す図である。
【図６Ａ】外部ＡＬｘおよびＡＲｘアドレス・ピンと、
図４に示した信号スイッチ４１０のＡｉＬｘおよびＡｉ
Ｒｘ内部アドレス部分を示す図である。
図４に示した信号スイッチ４１０のＡｉＬｘおよびＡｉ
Ｒｘ内部アドレス部分を示す図である。
【図６Ｂ】図６Ａに示した信号スイッチ４１０の部分を
実施するためのゲート論理回路図である。
実施するためのゲート論理回路図である。
【図６Ｃ】図６Ａに示した信号スイッチ４１０の部分を
実施するためのＣＭＯＳ論理回路図である。
実施するためのＣＭＯＳ論理回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘクター・エル・ゴンザレス アメリカ合衆国プレルトリコ アレイボ ユーアールビー ヴィラ セヴェナ グラ ディオーラ ケー15
Claims (3)
- 【請求項１】 行および列によってアドレス指定が可能
なメモリ位置を有するメモリ・バンクと、 メモリ位置の行をアドレス指定するための、メモリ・バ
ンクに結合された行アドレス・バッファと、 メモリ位置の列をアドレス指定するための、メモリ・バ
ンクに結合された列アドレス・バッファと、 複数の列アドレス・ピンおよび行アドレス・ピンと、 複数の制御信号ピンと、 アドレスを行アドレス・バッファおよび列アドレス・バ
ッファに分散する内部メモリ・バスと、 複数の外部アドレスを、行アドレス・バッファに結合さ
れた複数の内部行アドレスと、列アドレス・バッファに
結合された複数の内部列アドレスと、外部アドレスを内
部メモリバスに再マップするための複数の再マップ・マ
ルチプレクサとに接続する信号スイッチと、 制御信号に応答して再マップ・マルチプレクサを始動
し、内部行アドレス・バッファおよび内部列アドレス・
バッファによって識別される個々のメモリ・バンク・セ
ルにアクセスするために行アドレス・バッファおよび列
アドレス・バッファを始動するための、信号スイッチに
電気的に結合された制御論理回路とを備えたことを特徴
とする集積回路。 - 【請求項２】 アドレス・ピンを有する多重化されたア
ドレス・バスと、 複数の内部行アドレスおよび内部列アドレスと、 行アドレス・バッファおよび列アドレス・バッファと、 アドレス・バスを内部行アドレスおよび内部列アドレス
に結合するための１組の再マップ・マルチプレクサを備
え、さらにアドレス・バスのアドレス・ピンを内部列ア
ドレスおよび内部行アドレスの新しい組に再マップする
ための１組の再マップ・マルチプレクサを備える信号ス
イッチと、 行アドレス・バッファおよび列アドレス・バッファを介
して信号スイッチに結合され、再マルチプレクサから受
信した物理アドレスで識別されるメモリ・バンク位置か
らデータが取り出されるメモリ・バンクと、 １つの反転信号リードを含む複数の外部制御信号リード
と、 行アドレス・バッファおよび列アドレス・バッファのタ
イミングを制御する内部制御信号を生成するための、外
部制御信号リードに結合され、反転信号がピン割当てを
反転するために再マップ・マルチプレクサを始動する制
御論理回路とを備えたことを特徴とする集積回路メモ
リ。 - 【請求項３】 多重化されたアドレス・バスと、複数の
内部行アドレスおよび内部列アドレスと、メモリ・バン
クとのインターフェースのための行アドレス・バッファ
および列アドレス・バッファを有する集積回路メモリ上
で標準ピン割当ておよび反転ピン割当てを実施する方法
であって、 アドレス・バスを信号スイッチを介して内部行アドレス
および内部列アドレスに結合し、前記信号スイッチが、
１組の再マップ・マルチプレクサをさらに備える段階
と、 受信した反転信号に応答して、アドレス・バスのアドレ
ス・ピンを新しい１組の内部列アドレスおよび内部行ア
ドレスに再マップするために再マップ・マルチプレクサ
を始動する段階と、 再マルチプレクサから受信した物理アドレスによって識
別されるメモリ・バンク位置からデータを取り出す段階
とを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US842,973 | 1986-03-24 | ||
| US08/842,973 US5805520A (en) | 1997-04-25 | 1997-04-25 | Integrated circuit address reconfigurability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153880A true JPH1153880A (ja) | 1999-02-26 |
Family
ID=25288730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128313A Pending JPH1153880A (ja) | 1997-04-25 | 1998-04-22 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5805520A (ja) |
| JP (1) | JPH1153880A (ja) |
| KR (1) | KR19980081719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
| JP2019057349A (ja) * | 2017-09-21 | 2019-04-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19922186C1 (de) * | 1999-05-12 | 2000-10-19 | Siemens Ag | IC-Chip |
| US6349050B1 (en) * | 2000-10-10 | 2002-02-19 | Rambus, Inc. | Methods and systems for reducing heat flux in memory systems |
| US6944694B2 (en) * | 2001-07-11 | 2005-09-13 | Micron Technology, Inc. | Routability for memory devices |
| US6889307B1 (en) | 2001-11-16 | 2005-05-03 | Matrix Semiconductor, Inc. | Integrated circuit incorporating dual organization memory array |
| US6721227B2 (en) * | 2002-02-11 | 2004-04-13 | Micron Technology, Inc. | User selectable banks for DRAM |
| US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| US7286436B2 (en) * | 2004-03-05 | 2007-10-23 | Netlist, Inc. | High-density memory module utilizing low-density memory components |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| TWI344632B (en) * | 2006-12-01 | 2011-07-01 | Au Optronics Corp | Timing controller and liquid crystal display comprising the timing controller |
| TW200933645A (en) | 2008-01-21 | 2009-08-01 | Nanya Technology Corp | Method for accessing memory chip |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US8417870B2 (en) | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| US7969806B2 (en) * | 2008-04-28 | 2011-06-28 | Qimonda Ag | Systems and methods for writing to a memory |
| US20090296514A1 (en) * | 2008-05-29 | 2009-12-03 | Chih-Hui Yeh | Method for accessing a memory chip |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| EP3629123B1 (en) | 2013-07-27 | 2021-02-24 | Netlist, Inc. | Memory module with local synchronization |
| US10090993B2 (en) | 2016-08-19 | 2018-10-02 | Ali Corporation | Packaged circuit |
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| GB2166899B (en) * | 1984-11-09 | 1987-12-16 | Hitachi Ltd | Liquid crystal display device |
| JPS63296292A (ja) * | 1987-05-27 | 1988-12-02 | Mitsubishi Electric Corp | 半導体装置 |
| GB8927164D0 (en) * | 1989-12-01 | 1990-01-31 | Inmos Ltd | Semiconductor chip packages |
| DE4232267C2 (de) * | 1992-09-25 | 2001-08-16 | Siemens Ag | Leiterplatte mit optimierter Bausteinanordnung insbesondere für Koppelfelder mit hoher Datenrate |
| US5502621A (en) * | 1994-03-31 | 1996-03-26 | Hewlett-Packard Company | Mirrored pin assignment for two sided multi-chip layout |
| US5579277A (en) * | 1995-05-01 | 1996-11-26 | Apple Computer, Inc. | System and method for interleaving memory banks |
-
1997
- 1997-04-25 US US08/842,973 patent/US5805520A/en not_active Expired - Lifetime
-
1998
- 1998-04-22 JP JP10128313A patent/JPH1153880A/ja active Pending
- 1998-04-24 KR KR1019980014745A patent/KR19980081719A/ko not_active Application Discontinuation
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| US7253457B2 (en) | 2001-08-20 | 2007-08-07 | Elpida Memory, Inc. | Semiconductor device with external terminals arranged symmetrically with respect to a normal external terminal arrangement |
| JP2019057349A (ja) * | 2017-09-21 | 2019-04-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980081719A (ko) | 1998-11-25 |
| US5805520A (en) | 1998-09-08 |
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