JP2003224225A

JP2003224225A - 半導体装置及び半導体記憶装置

Info

Publication number: JP2003224225A
Application number: JP2002023535A
Authority: JP
Inventors: Yoshiyuki Okuma; 禎幸大熊
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-01-31
Filing date: 2002-01-31
Publication date: 2003-08-08

Abstract

(57)【要約】【課題】ＳＤＲＡＭをはじめとする半導体装置の高速
化を図る。【解決手段】ＳＤＲＡＭのチップ１０を複数のサブチ
ップ領域１１に分割し、各サブチップ領域間１１の配
線、及び、各サブチップ領域１１と外部電極２１との間
の配線をパッケージ基板内に形成したパッケージ配線２
２によって行う。パッケージ配線２２は、通常のチップ
内配線１５よりも信号遅延が小さな太い配線で行う。サ
ブチップ領域内１１での高速化により、パッケージ配線
２２部分で遅延が大きくなっても、ＳＤＲＡＭ全体とし
ての高速化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及び半
導体記憶装置に関し、特に、ＤＲＡＭ等に適用して好適
な半導体装置、及び、半導体記憶装置に関する。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置は、その記
憶容量の拡大が絶え間なく続いており、近年では２５６
Ｍbit容量のＤＲＡＭが出現している。２５６ＭbitのＤ
ＲＡＭでは、例えば入出力ビット幅としてｘ３２構成の
ものがある。本明細書では、このような、２５６Ｍbit
容量で且つ入出力ビット幅がｘ３２のＤＲＡＭを２５６
Ｍ、ｘ３２のＤＲＡＭと略称する。また、メモリセルの
記憶内容が入出力されるデータ入出力線、データ入出力
ピン及びデータ入出力端子を夫々、Ｉ／Ｏ線、Ｉ／Ｏピ
ン及びＩ／Ｏ端子と呼ぶ。

【０００３】図１６は、従来の２５６Ｍ、ｘ３２のＤＲ
ＡＭチップにおける入出力端子の配置を模式的に示す平
面図である。ＤＲＡＭチップ１０には、３２個のＩ／Ｏ
ピン、及び、所定数のアドレスピン(ADD)、クロックピ
ン(CLK)、及び、複数の制御ピン(CTL)を含む信号ピン１
６が配置される。３２個のＩ／Ｏピンは、Ｉ／Ｏ０〜Ｉ
／Ｏ７，Ｉ／Ｏ８〜Ｉ／Ｏ１５，Ｉ／Ｏ１６〜Ｉ／Ｏ２
３，及び、Ｉ／Ｏ２４〜３１と４カ所に分けて配置され
ている。なお、図面上でピン数は減らして示してある。

【０００４】図１７は、上記ＤＲＡＭチップ１０をパッ
ケージ基板上に搭載したパッケージ２０の状態で示す模
式的平面図である。ＤＲＡＭチップ１０のＩ／Ｏピンを
含む各信号ピン１６はパッケージ基板の対応する内部電
極にボンディングされている。これら内部電極は、ＢＧ
Ａとして配置される外部電極（バンプ）２１と１対１に
対応しており、各内部電極と対応する外部電極２１とは
パッケージ基板内部の配線パターン２２によって接続さ
れている。

【０００５】一般に、メモリセルへのアクセスでは、ア
ドレスピンADDからアドレス信号が入力され、アドレス
バスによって伝達されるアドレス信号によって、特定の
メモリセルが指定される。指定されたメモリセルのデー
タが、Ｉ／Ｏバス及びＩ／Ｏピンを経由して外部に伝達
され、又は、外部から伝達されることで、読出し又は書
込みが行われる。

【０００６】ＤＲＡＭにおける信号伝達経路の長さ、及
び、それに伴う信号伝達時間は、ＤＲＡＭチップ１０の
内部におけるメモリセルの配置に依存している。この場
合、ＤＲＡＭ全体としての動作速度は、アドレスピンや
Ｉ／Ｏピンから離れた位置に存在するために信号伝達時
間が最も大きい遠端メモリセルの信号伝達時間によって
制限される。この信号伝達時間は、ＤＲＡＭの記憶容量
の増大に伴って大きくなり、ＤＲＡＭの高速化に制約を
与える。

【０００７】ＤＲＡＭの記憶容量の大容量化に伴い、Ｄ
ＲＡＭチップ内部の信号伝達時間が長くなるにも拘わら
ず、ＣＰＵの高速化に伴ってＤＲＡＭの更なる高速化が
求められる。このため、ＤＲＡＭの高速化について種々
の提案が成されている。

【０００８】

【発明が解決しようとする課題】特開平７−４５７９５
号公報には、大容量ＤＲＡＭ内部のメモリセルアレイを
長辺方向及び短辺方向に夫々２分割し、合計４つのマッ
ト（サブアレイ）に分割したＤＲＡＭが記載されてい
る。１書込みサイクル又は１読出しサイクルで、４つの
サブアレイ内で夫々アクセスされる各４つのメモリセル
のデータを合わせることで、入出力ビット幅であるｘ１
６に対応するデータが入出力される。

【０００９】上記公報に記載のＤＲＡＭでは、メモリセ
ルアレイを４つのサブアレイに分割し、メモリセルアレ
イにおけるビット線及びデータ線の長さを短縮して配線
の負荷容量を低減することで、ＤＲＡＭの高速化を図る
と共に、各サブアレイに対応する４つのＩ／Ｏピンをそ
のサブアレイに隣接して配置することで、書込み及び読
出しデータの信号伝達時間を短縮し、高速化を図ってい
る。

【００１０】しかし、上記公報記載のＤＲＡＭでは、各
サブアレイ領域からチップのデータ入出力ピンに至るま
での配線の遅延の縮小が不十分であるという問題があ
る。また、サブアレイ領域に共通な配線の配置について
制約が大きいという問題がある。

【００１１】本発明は、上記に鑑み、ＤＲＡＭ等の半導
体装置に好適であり、高速作動が可能な半導体装置であ
って、分割で得られたサブチップ領域とデータ入出力ピ
ンとの間の配線の遅延を小さくでき、また、サブチップ
領域に共通な配線の配置の制約が小さくチップ領域の分
割が可能な半導体装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、夫々が複数のデータ（信
号）入出力ピンを有する複数のサブチップ領域を有する
半導体チップと、前記半導体チップを搭載するパッケー
ジ基板であって、複数の外部電極と、該外部電極と前記
データ入出力ピンとを接続する配線と、前記データ入出
力ピンを共通に接続する配線とを有するパッケージ基板
とを備えることを特徴とする。

【００１３】本発明の半導体装置では、チップ領域を複
数のサブチップ領域に分割し、それらのサブチップ領域
のデータ入出力ピンを相互に接続する配線、及び、サブ
チップ領域のデータ入出力ピンと外部電極とを接続する
配線をパッケージ基板に備える構成を採用する。チップ
内を各サブチップ領域に分割し、そのサブチップ領域内
にデータ入出力ピンを配置することで、各サブチップ領
域内の信号伝達時間、及び、各サブチップ領域とデータ
入出力ピンとの間の信号伝達時間が短縮される。サブチ
ップ領域に共通な配線はパッケージ基板の配線で行うこ
とにより、配線の配置の制約が小さくなる。ここで、各
サブチップ領域間等を配線するパッケージ基板の配線は
長くなるが、これらパッケージ配線はチップ内配線パタ
ーンに比してその太さが大きくでき、信号伝達時間の増
大を抑えることが出来る。

【００１４】本発明の半導体装置では、上記のように、
パッケージ配線における信号伝達時間の増大を抑え、サ
ブチップ領域内及びサブチップ領域とデータ入出力ピン
との間における信号伝達時間の短縮によって、全体とし
て半導体装置の高速化を可能とする。パッケージ基板
は、典型的には多層配線基板として構成され、例えば２
層構造の絶縁層の層間に配線パターンが形成される。な
お、本発明のパッケージ基板の配線は、これに限定はさ
れず、チップ外部に配置されるものであればよく、例え
ばボンディングワイヤでもよい。

【００１５】本発明の好ましい態様の半導体装置では、
前記複数のサブチップ領域が実質的に同じ回路構成を有
する。半導体チップが、そのような繰返し回路構造を有
することにより、サブチップ領域への分割が容易に行わ
れる。

【００１６】また、半導体チップは、前記複数のサブチ
ップ領域に共通に使用される回路を有する共通領域を更
に有することが好ましい。共通領域と外部電極との間の
配線、共通領域と各サブチップ領域との間の配線を、出
来る限りチップ内配線とすることで、半導体装置の高速
化が可能となる。共通回路領域に形成される回路として
は、例えばクロック回路が挙げられる。

【００１７】本発明の半導体装置は、ＤＲＡＭ、ＳＤＲ
ＡＭ等の半導体メモリに適用することによって、その効
果が最も大きく発揮される。しかし、本発明の半導体装
置は、必ずしも半導体メモリのみに限定されず、半導体
メモリ部分を含んだシステムＬＳＩ、更には、一般のゲ
ートアレイ等の各種の半導体装置に適用できる。

【００１８】本発明の半導体装置を半導体メモリに適用
する場合には、チップ内のサブチップ領域には、制御
系、アドレス系回路、パッド、及び、Ｉ／Ｏの一部（例
えば、３２本のＩ／Ｏ線のうち、８本のＩ／Ｏ線など）
を配置し、チップ内の共通領域には、クロック系回路等
を配置することが好ましい。

【００１９】

【発明の実施の形態】図１は、本発明の一実施形態例の
半導体装置を構成するＳＤＲＡＭのチップ構成を示す。
チップ１０の全体は、４つのサブチップ領域１１と、１
つの共通領域１２とに区分される。各サブチップ領域１
１には、その両側部分に多数のメモリセルをアレイ状に
配置したメモリ領域１３が配置され、また、それらに挟
まれた中央部分に、Ｉ／ＯピンI/O0〜I/O31や、アドレ
スピンADD、制御ピンCTLを含む信号ピン１６を配置した
間接領域１４が配設される。共通領域１２には、クロッ
クピンCLK及びこれに接続されるクロック回路が配置さ
れる。各サブチップ領域１１及び共通領域１２は、１つ
のチップを構成しており、回路上は夫々独立し、且つ、
構造上及び外観上は１つにまとまっている。

【００２０】図２は、上記ＳＤＲＡＭチップ１０をパッ
ケージ基板上に搭載したパッケージ２０における回路構
成を示している。このＳＤＲＡＭは、２５６Ｍ、ｘ３２
の構成を有し、パッケージ２０の内部端子である３２個
のＩ／Ｏ端子I/O0〜I/O31を、夫々が８つのＩ／Ｏ端子
２１から成る４つのグループにグループ化し、このグル
ープ化に対応して、チップ１０のメモリセルアレイを、
４つのサブチップ領域１１に分割している。各サブチッ
プ領域１１は、６４Ｍ、ｘ８構成のＳＤＲＡＭアレイか
ら成る。

【００２１】パッケージ２０の外部端子２１を成す各Ｉ
／Ｏ端子は、サブチップ領域１１毎に独立であり、パッ
ケージ２０のグループ化された内部端子を経由し、パッ
ケージ内配線２２によって対応するサブチップ領域１１
のＩ／Ｏピンに接続される。また、アドレス及び制御信
号は、パッケージ２０の外部端子２１から、パッケージ
内配線２２で４つに分割されて、それぞれのサブチップ
領域１１に供給されている。各サブアレイ領域１１に供
給される内部クロックは、チップ内部を通るチップ内ク
ロック配線１５によって伝達される。

【００２２】図３は図２のパッケージ２０を模式的に示
す平面図である。パッケージ２０の外部電極２１は、例
えばＢＧＡ(Ball Grid Array)として構成される。外部
電極２１は、半田又はそれに類した金属ボールで構成さ
れるバンプであり、図面上ではその数を省略して示し
た。なお、電源端子なども省略して示した。図３に示す
ように、Ｉ／Ｏ端子I/O0〜I/O31は、対応する各サブチ
ップ領域１１に接続され、アドレス端子ADD及び制御端
子CTLは、４つのサブチップ領域１１に共通に接続され
ている。クロック端子CLKは、共通領域１２に配置さ
れ、共通領域内１２に配設されたチップに共通なクロッ
ク同期回路に接続される。

【００２３】本実施形態例のＳＤＲＡＭは、パッケージ
のピン配置等の外観は、図１６に示した従来のＤＲＡＭ
（ＳＤＲＡＭ）と同様であり、また、パッケージに組み
込んだ後は、従来のＤＲＡＭと同等に使用することが可
能である。

【００２４】上記実施形態例のＳＤＲＡＭでは、チップ
１０では、アドレス信号の入力からデータの入出力まで
の信号伝達経路が短くなるため、チップ内の配線遅延が
小さくなる。図４は、このアクセスにおける信号伝達経
路を示している。同図の例では、サブチップ領域１１の
間接領域１４の中心位置に配置されたアドレスピンか
ら、サブチップ領域１１の遠端のメモリセルにアクセス
する場合を示している。

【００２５】ここで、従来のＳＤＲＡＭのチップサイズ
が10 x 6mm²であったとし、上記実施形態例のＳＤＲＡ
Ｍでは、間接領域１４等の配置に幾らかの無駄が発生
し、その長くなった幅が夫々１ｍｍと考え、11 x 8mm²
になったと仮定する。この場合、本実施形態例のＳＤＲ
ＡＭでは、サブチップ領域１１のサイズは5 x 4mm²であ
るから、サブチップ領域１１の中央から遠端まで信号が
往復した場合の配線長は(5/2 + 4/2) x 2 = 9mmとな
る。この長さの信号配線を信号伝搬方向に例えば１０の
配線に等分して駆動すると、１段あたりの遅延は、配線の
抵抗が200Ω/mm、容量が0.2pF/mmとして、τ1=RC=200x0.
9 x 0.2E-12x0.9=0.03nsであり、全体でτall=0.03ns x
10=0.3nsとなる。

【００２６】一方、従来のＳＤＲＡＭチップで同様な配
線遅延を求める際には、その信号経路は図５に示すよう
になり、配線長は１６ｍｍとなる。上記実施形態例の場
合と同様に、この配線長を信号伝搬方向に１０等分する
と、１段あたりの遅延はτ1=0.09ns、τall=0.9nsとな
り、本発明のほうが約０．６ｎｓ高速化する。実際に
は、配線遅延は時定数よりも幾らか小さくなる傾向にあ
り、０．６ｎｓの高速化は困難で、０．６τ（０．３６
ｎｓ）程度の高速化であると考えられる。本実施形態例
では、更に以下に述べるような高速化も得られる。

【００２７】一般に、信号配線を駆動するには、その負
荷容量に応じた大きさのドライバで信号配線を駆動する
ことから、ＳＤＲＡＭ内部の信号配線の負荷容量が大き
い場合には、ドライバの段数を増やす必要がある。図６
（ａ）は、信号配線３５の負荷容量が大きい場合のドラ
イバ回路３０の構成を模式的に例示する。ドライバ回路
３０は、信号発生回路３４の出力側から順に、小駆動容
量ドライバ３１、中駆動容量ドライバ３２及び大駆動容
量ドライバ３３の３段構成となる。段数低減のために中
駆動容量ドライバ３２を除き、小駆動容量ドライバ３１
で大駆動容量ドライバ３３を駆動しようとしても（図６
（ｂ））、その部分で信号遅延が大きくなり、結果とし
て信号伝播に要する時間が却って増大する。本実施形態
例では、Ｉ／Ｏ線を含む信号配線３５の負荷容量を小さ
くしたために、小駆動容量ドライバ３１及び中駆動容量
ドライバ３２の２段構成のドライバ回路３０で駆動可能
となる（図６（ｃ））。このため、ドライバ１段分の遅
延に対応する信号高速化が可能である。

【００２８】また、回路の構成によってドライバ回路の
数量は異なるが、例えば、信号入力から信号出力までの
間にドライバ回路相当の駆動回路が１０ヶ所あり、且
つ、ドライバ１段あたりに０．２ｎｓの遅延を要すると
仮定すると、上記実施形態例によると、0.2ns x 10段=2
nsの高速化が実現できる。実際には、信号発生回路の内
部で或る程度の駆動能力を確保するように設計するた
め、単純に段数の増加にはならないことが多く、また段
数増により駆動能力が増加して逆に高速化する場合もあ
るため、2nsまでの高速化は期待できないが、一定の高
速化は期待できる。

【００２９】更に、上記実施形態例のＳＤＲＡＭでは、
各サブチップ領域１１の回路規模が小さくなるため、デ
コーダ回路の回路規模が少なくなるという効果も得られ
る。図７（ａ）及び（ｂ）は夫々、従来及び上記実施形
態例におけるデコーダ回路の構成を例示する。従来は、
ワードドライバ回路４０で８本のワード線４１を駆動す
る構成であったと仮定すると、この場合、デコーダ回路
４２の入力線４４を駆動するドライバ４３は、４つのデ
コーダ回路４２を駆動する必要がある。これに対し、本
実施形態例では、サブチップ領域１１の回路規模が小さ
いため、ワードドライバ回路４０が駆動すべきワード線
４１が４本に減少し、これに伴い、ドライバ４３が駆動
すべきデコーダ回路４２が２つに半減する。実際にはワ
ード線４１はもっと数が多く、例えば５１２本もあるの
で、駆動すべきデコーダ回路４２の数が大幅に減少する
ため、大幅な高速化が図られる。

【００３０】ところで、従来はチップ内部で行った信号
配線の一部を、パッケージ２０のパッケージ配線２２で
行う結果として、その信号配線が長くなる。ここで、Ｉ
／ＯピンI/O0〜I/O31はサブチップ領域１１毎に存在す
るため、パッケージの外部Ｉ／Ｏ端子２１を各サブチッ
プ領域１１の直近に配置することで、Ｉ／Ｏ配線の長さ
の増加は或る程度抑制できる。しかし、アドレス線や制
御信号線などの信号配線は、その信号を４箇所に分配す
る必要があるために、必然的に配線長が増加する。この
増加する配線長は、パッケージ配線２２のパターンに依
存して決まることから、単純に計算で求めることは出来
ないが、図８に例示したモデルによって比較する。同図
（ａ）は従来のＳＤＲＡＭの配線を、同図（ｂ）は本実
施形態例のＳＤＲＡＭの配線を夫々模擬したシミュレー
ション回路５０である。比較結果の信号遅延を図９に示
した。

【００３１】図８のシミュレーション回路５０のモデル
は、ＣＰＵ５１に１：１で接続する外付けキャシュメモ
リとしてＤＲＡＭ５３を想定したものである。ＣＰＵ５
１は、従来及び本実施形態例のＳＤＲＡＭに対して全く
同じの、7nH,60mΩ,1.1pFのパッケージモデルを用い
た。ＣＰＵ５１のドライバは、理想電源で代用した。Ｃ
ＰＵ５１からの基板５２内の配線は、特性インピーダン
スが50Ωで3cm程度の配線（遅延量が0.2ns）を想定し
た。この配線端には、ＳＤＲＡＭ５３と終端抵抗とが接
続するとものと想定し、終端抵抗は50Ω、終端電圧は
１．４Ｖを仮定した。ＳＤＲＡＭ５３は、従来のＳＤＲ
ＡＭでは、1.7nH, 20mΩ, 0.4pFのモデルを使用し、本
実施形態例では、各定数が夫々２．５倍となったモデル
を仮定した。また、ＤＲＡＭチップの入力容量は１ｐＦ
とした。ピン容量は、従来のＳＤＲＡＭでは、パッケー
ジの0.4pFと足して1.4pFであり、本実施形態例では、1x4+
0.4x2.5=5pFである。

【００３２】ＤＲＡＭチップ５３の内部のモデルは、各
配線毎に接続する負荷容量が異なり、また回路型式を同
じにしても、チップサイズが異なるとゲートサイズが異
なるため、実際のチップに即したモデルを作成すること
が困難である。このため、インバータを複数個並べたド
ライバ（インバータ回路）間を配線でつなぐモデルとし
た。実施形態例では、各ドライバのインバータの段数を
２とし、従来では各ドライバのインバータの段数を３と
した。これは、従来構成では、２段では有効に駆動でき
なかったことを考慮したものである。その他に仮定した
配線長は図８に示した。なお、このモデルでは、デコー
ダ数の減少による効果は模擬していないので、実際はこ
の結果よりも改善効果が大きいと予想される。

【００３３】シミュレーション結果によると、本実施形
態例のモデルでは、パッケージ部で従来に比して０．２
ｎｓの遅延が認められる。しかし、チップ内部で０．６
ｎｓの高速化が得られ、全体として０．４ｎｓの高速化
が実現できている。

【００３４】図１０及び図１１に、ＳＤＲＡＭの形式に
よって異なる本発明の効果についての考察を示す。ＳＤ
ＲＡＭでは、読出しデータをクロック信号によってラッ
チする形式とラッチしない形式とがある。現在主として
用いられているＳＤＲＡＭは、読出しデータをラッチす
る型式である。ラッチしない型式であれば、上述のモデ
ルに従って、パッケージ遅延は大きいが、内部遅延の減
少によって出力の高速化が可能である。この高速化を、
従来の遅延を図１０（ａ）に示し、本実施形態例の遅延
を図１０（ｂ）に示すことで表した。

【００３５】出力をラッチする型式のＳＤＲＡＭの場合
には、チップをサブチップ領域に分割する構成を採用す
ることにより、出力クロックにパッケージ遅延がある
と、データが出力クロックを待たなくてはならないた
め、クロックから出力までの遅延はかえって従来装置よ
り遅くなることがある。この様子を、図１１（ａ）に従
来装置の遅延を、同図（ｂ）に出力クロックが遅れた場
合の遅延を示すことで表した。本実施形態例では、共通
領域に配置したクロック同期回路を使用して、適切なタ
イミングで出力を制御するクロックを生成し、クロック
の遅延に起因するこのような遅延を除いている。こうす
ることで、出力をラッチする型式の場合にも出力クロッ
クに遅延が生じず、全体としての高速化が可能である
（同図（ｃ））。

【００３６】本実施形態例では、上記構成に加えて、図
１２に示すように、クロック用の入力バッファをサブチ
ップ領域毎に設けている。クロック回路６０は、クロッ
クピン６１から入力したクロック信号を、サブチップ領
域１１に対応する４つのクロックバッファ６２に入力
し、これらの出力を内部クロック信号線６３（図２の１
５９）によって各サブチップ領域１１に供給している。

【００３７】本実施形態例では、共通領域１２にクロッ
ク系回路を配置した例を示したが、クロック系回路のみ
でなく、電源関係の回路などチップ全体で共用する回路
は、共通領域１２にレイアウトし、これらを接続する配
線はチップ内配線とすることが好ましい。また、サブチ
ップ領域への分割は、本実施形態例では４分割である
が、８分割でも２分割でもよく、パッケージの外部電極
の配置に制約されないで分割できる。また、分割形状も
特に問わない。例えば、図１３に示すように、１８本の
Ｉ／Ｏ線を有するＤＲＡＭでは、サブチップ領域のサイ
ズが相互に異なるように分割しても良い。

【００３８】図３に示した例では、パッケージ内部の配
線２２が、単層でレイアウトされている。しかし、実際
に全ての信号ピン１６を接続する場合に、単層でのレイ
アウトが困難なことが予想される。この場合には、図１
４に示すように、パッケージ配線２２を複数層でレイア
ウトする。このように、複数層のパッケージ配線２２を
利用することで、パッケージ２０の外部電極２１からチ
ップ１０の信号ピン１６迄の配線距離をある程度等距離
にし、サブチップ領域１１毎に遅延を揃えることが出来
る。

【００３９】図１５に示すように、サブチップ領域１１
の配置はクロック系回路を有する共通領域１２を中心
に、図中に直線又は点線で示すように対称的に配置す
る。また、特にクロックからの要求が厳しい回路、例え
ばアドレス回路や制御系回路については、クロック回路
の側にレイアウトすることが好ましい。この場合、クロ
ックの分配を効率的に行うことができ、更なるチップの
高速化が可能となる。

【００４０】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施したものも、本
発明の範囲に含まれる。

【００４１】

【発明の効果】以上、説明したように、本発明の半導体
装置によると、チップ内部の領域を複数のサブチップ領
域に分割し、各サブチップ領域間の配線及び各サブチッ
プ領域と外部電極との間の配線をパッケージ配線によっ
て行う構成を採用したことにより、半導体装置高速化の
ためのチップ領域の分割に際して、サブチップ領域内、
及び、サブチップ領域と各データ入出力ピンとを接続す
る配線の遅延が縮小し、全体として半導体装置の高速化
が可能になるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態例の半導体装置に係るＳＤ
ＲＡＭのチップ構成を示すブロック図。

【図２】図１のＳＤＲＡＭチップを搭載した、本発明の
実施形態例の半導体装置のパッケージ内の回路図。

【図３】図２のパッケージの配置を模式的に示す平面
図。

【図４】図１のＳＤＲＡＭチップのアクセス時における
信号伝達を示す平面図。

【図５】従来のＳＤＲＡＭチップのアクセス時における
信号伝達を示す平面図。

【図６】配線を駆動するドライバ部の構成を比較して示
す回路図。

【図７】実施形態例と従来のＳＤＲＡＭにおけるデコー
ダ回路の構成を比較して示す回路図。

【図８】パッケージ内部の信号遅延をシミュレーション
する際に用いた回路図。

【図９】実施形態例と従来のＳＤＲＡＭにおける遅延を
シミュレーションした結果を示すグラフ。

【図１０】クロックでラッチしない型式のＳＤＲＡＭに
本発明を適用した際における信号遅延の従来との比較を
示すタイミングチャート。

【図１１】クロックでラッチする型式のＳＤＲＡＭに本
発明を適用した際における信号遅延の従来との比較を示
すタイミングチャート。

【図１２】クロック回路の構成を示す回路図。

【図１３】本発明の別の実施形態例におけるサブチップ
領域の分割を示すチップの平面図。

【図１４】本発明の更に別の実施形態例の半導体装置に
おけるパッケージ配線を示す平面図。

【図１５】チップ領域の分割の好ましい例を示すチップ
の平面図。

【図１６】従来の半導体装置におけるＳＤＲＡＭのチッ
プを模式的に示す平面図。

【図１７】従来の半導体装置のパッケージ内の配置を模
式的に示す平面図。

【符号の説明】

１０：チップ１１：サブチップ領域１２：共通領域１３：メモリ領域１４：間接領域１５：クロック配線１６：信号ピン２０：パッケージ２１：パッケージの外部電極２２：パッケージ配線３０：ドライバ回路３１〜３３：ドライバ３４：信号発生回路３５：配線負荷４０：ワードドライバ回路４１：ワード線４２：デコーダ回路４３：ドライバ５０：シミュレーション回路５１：ＣＰＵ５２：パッケージ配線５３：ＤＲＡＭ６０：クロック回路６１：クロックピン６２：クロックバッファ６３：クロック信号線７０：ｓＲＡＭチップ７１，７２：サブチップ領域

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ６８１Ｆ

Claims

【特許請求の範囲】

【請求項１】夫々が複数のデータ入出力ピンを有する
複数のサブチップ領域を有する半導体チップと、前記半導体チップを搭載するパッケージ基板であって、
複数の外部電極と、該外部電極と前記データ入出力ピン
とを接続する配線と、前記データ入出力ピンを共通に接
続する配線とを有するパッケージ基板とを備えることを
特徴とする半導体装置。
【請求項２】前記複数のサブチップ領域が実質的に同
じ回路構成を有する、請求項１に記載の半導体装置。
【請求項３】前記半導体チップは、前記サブチップ領
域に共通に使用される回路が形成された共通領域を更に
有する、請求項１又は２に記載の半導体装置。
【請求項４】前記共通領域にクロック回路が形成さ
れ、該クロック回路と前記各サブチップ領域とはチップ
内配線で接続される、請求項４に記載の半導体装置。
【請求項５】半導体メモリとして構成される、請求項
１〜４の何れかに記載の半導体装置。
【請求項６】複数のデータ入出力ピンを含む信号ピ
ン、及び、複数のメモリセルがアレイ状に配列されたメ
モリセルアレイを有するメモリチップと、前記メモリチ
ップを搭載するパッケージ基板とを備える半導体記憶装
置において、前記データ入出力ピンをグループ化し、該グループ化に
対応して前記メモリセルアレイを複数のサブアレイ領域
に区分し、前記サブアレイ領域間の配線、及び、パッケージ基板の
外部電極と各サブアレイ領域との間の配線をパッケージ
基板に備えたパッケージ配線によって接続したことを特
徴とする半導体記憶装置。