JP3911365B2 - 半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくはデータ入／出力パッドの配列を工夫した超高集積用の半導体メモリ装置に関する。
【０００２】
【従来の技術】
図３は、従来の半導体メモリ装置のチップレイアウトを概略的に示す図である。半導体メモリ装置１は、半導体チップ上に形成され、それぞれに複数のメモリセルを含む４つのメモリセルブロック１０Ｔ、１０Ｂ、１１Ｔ及び、１１Ｂがチップの周辺領域に配列されている。動作時には、所定のメモリセルが各メモリセルブロック内で選択され、データの書き込みや、読み出しが行なわれる。
【０００３】
メモリセルブロック１０Ｔ，１１Ｔとメモリセルブロック１０Ｂ，１１Ｂとの間の半導体チップの中央領域には、アドレス信号回路１２、制御信号回路１４およびデータ入／出力回路１６が配列され、それらの回路に対するアドレス、制御、データ等の信号の入／出力のためのパッドがそれらの回路１２、１４、１６に対応して配列される。このように、パッドがチップの中央部分に配列され、リードフレームの端をワイヤボンディングによってこのパッドに連結する構造はＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）配列として知られている。チップの中央領域にパッドを配列するＬＯＣは、チップの両側面に沿ってパッドを周辺領域に配列する構造と比較し、パッドの占有面積が減少し、半導体チップの使用能率を向上させることができる。
【０００４】
高速データアクセス動作を実現する半導体メモリ装置として、ＥＤＯメモリや、同期型メモリが知られている。一方、高速化と共に半導体メモリ装置の集積度も増大しているため、これにともなうプロセス技術の向上にもかかわらず、チップサイズは、増加している。その結果としてパッケージのサイズも増加する。
比較的集積度が低い半導体メモリ装置には、ＪＥＤＥＣ標準として使用されるＯＤＩＣ（Ｏｕｔｅｒ ＤＱ Ｉｎｎｅｒ Ｃｏｎｔｒｏｌ）タイプのピン構造を有するパッケージが使用されている。ＯＤＩＣタイプのピン構造では、データ入／出力ピンは、パッケージの両側の外側に配列され、アドレス及び制御ピンは内側に配列される。このようなＯＤＩＣタイプのパッケージを使用する比較的集積度の低い半導体メモリ装置の場合は、データ入／出力ピンが両側の外側に配列されても半導体チップ及びパッケージのサイズが小さいためデータ入／出力ピンの間のスキューは発生しない。
【０００５】
しかし、集積度が増加し、高速動作が要求される半導体メモリ装置にＯＤＩＣタイプのパッケージを使用すると、同一の役割を行うピン間にスキューが発生する。これを解決するための方法の１つとして、非ＯＤＩＣ（Ｎｏｎ Ｏｕｔｅｒ ＤＱＩｎｎｅｒ Ｃｏｎｔｒｏｌ）タイプのパッケージが使用されている。非ＯＤＩＣタイプのパッケージを使用する高集積半導体メモリ装置では、同一の役割を行うピン同士が隣接する領域に集合的に配列されているため、同一の役割を行うピン間のスキューが最小化される。このようなピン配列構造を有するＮＯＮ−ＯＤＩＣタイプのパッケージが標準化されてきている。
一般に、半導体チップ上に形成されるパッドは、パッケージボンディングの便宜のため、パッケージのピン配列構造と同一に配列される。即ち、パッケージがＯＤＩＣタイプのときは、半導体チップのパッドもＯＤＩＣタイプに配列され、パッケージが非ＯＤＩＣタイプのときは、半導体チップのパッドも非ＯＤＩＣタイプに配列される。
【０００６】
【発明が解決しようとする課題】
例えば、１ギガビットの超高集積半導体メモリ装置を前述のパッド配列方法によって実現する。即ち半導体チップのパッドを、非ＯＤＩＣタイプに配列すると、半導体メモリ装置の全般的な速度遅延が発生する。即ち、図３から明らかなように、メモリセルブロック１０Ｔ及び１０Ｂとメモリセルブロック１１Ｔ及び１１Ｂとにデータを書き込んだり、それからデータを読出したりするとき、メモリセルブロック１０Ｔ及び１０Ｂに対応するデータバスの長さ（又はデータ送受信経路）はメモリセルブロック１１Ｔ及び１１Ｂに対応するデータバスの長さ（又はデータ送受信経路）よりも長い。
【０００７】
また、メモリセルブロック１０Ｔ及び１０Ｂに対応するデータバスの配線抵抗及び寄生キャパシタンスは、メモリセルブロック１１Ｔ及び１１Ｂに対応するデータバスのそれよりさらに大きくなる。その結果、前者の信号伝達遅延が後者のそれよりさらに大きくなるので、高速アクセス動作を妨害することになる。特に、データ読出し時に、メモリセルブロック１０Ｔ及び１０Ｂから読出されたデータが対応するデータ入／出力パッドに現われる時刻は、メモリセルブロック１１Ｔ及び１１Ｂから読出されたデータが対応するデータ入／出力パッドに現われる時刻よりも遅延する。データの出力速度は遅い方の出力時刻で決定されるため、超高集積半導体メモリ装置での高速データアクセスが不可能となる。
従って、本発明の第１の目的は、データ入／出力パッドの配列を工夫した超高集積半導体メモリ装置を提供することである。
他の目的は、高速動作が可能なデータ入／出力パッド配列を有する半導体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明の半導体メモリ装置は、データ情報を貯蔵する複数のメモリセルを有し、マトリックス配列された複数のメモリセルブロックと、
第１及び第２グループに分れた複数のデータ入／出力回路と、
外部から印加されるアドレス信号を受け、前記第１及び第２グループのデータ入／出力回路の間に配列された複数のアドレス信号回路とを含み、
前記第１及び第２グループは、それぞれの前記メモリセルブロックに対応するように、かつ前記対応するメモリセルブロックの間に配列され、
前記第１及び第２グループのデータ入／出力回路に対応するピンが一方側に集中的に配列されるピンレイアウトを有する非ＯＤＩＣタイプのパッケージに実装される。
【０００９】
データ入／出力回路は、データ入／出力パッド及びデータ入／出力バッファを含むよう構成することが出来る。
パッケージは、非ＯＤＩＣタイプのボール・グリッド・アレー・パッケージで構成することが出来る。
アドレス信号回路は、アドレス入力パッド及びアドレス入力バッファを含むよう構成することが出来る。
さらに本発明は、外部から印加される制御信号を受け、第１グループのデータ入／出力回路の第２グループのデータ入／出力回路側に隣接し、第１グループデータ入／出力回路に対応するメモリセルブロックの間に配列された制御信号回路を更に含み、この制御信号回路は、制御信号パッド及び制御信号入力バッファを含むよう構成することも出来る。
また、データ入／出力パッド、アドレス入力パッド、制御信号パッドを非ＯＤＩＣタイプのパッケージのピンに電気的に連結するためのボンディングワイヤは、それらの電気的な絶縁のため多層配線構造で配列されるよう構成することも出来る。
【００１０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図１、２を参照して詳細に説明する。
図１は本発明の実施の形態に係る半導体メモリ装置のデータ入／出力パッドのレイアウトを示すブロック図である。
本発明の半導体メモリ装置では、第１及び第２データ入／出力回路１２０及び１２２が対応するメモリセルブロック１００Ｔと１００Ｂとの間、及びメモリセルブロック１１０Ｔと１１０Ｂとの間の隣接領域に配列される。第１及び第２データ入／出力回路１２０と１２２との間に制御信号回路１２４とアドレス信号回路１２６とが配列される。この配列構造はＯＤＩＣタイプに属する。そしてこのように配列された半導体メモリ装置は、データ入／出力ピンが一方側に集中的に配列される非ＯＤＩＣタイプのピン構造を有するパッケージに実装される。このように、データ入／出力回路の配列をＯＤＩＣタイプによって実現した超高集積半導体メモリ装置を、非ＯＤＩＣタイプのパッケージに実装することにより、データ入／出力回路用のピン間に発生するスキューを減少させることができる。その結果、超高集積半導体メモリ装置の高速データアクセス動作を実現することができる。
【００１１】
本発明による半導体メモリ装置１０００は、４つのメモリセルブロック１００Ｔ、１００Ｂ、１１０Ｔ及び、１１０Ｂを含む。各メモリセルブロック１００Ｔ、１００Ｂ、１１０Ｔ及び１１０Ｂは、少なくとも１ビット２進データ情報を貯蔵するための複数のメモリセルを含む。４つのメモリセルブロック１００Ｔ、１００Ｂ、１１０Ｔ及び、１１０Ｂは、マトリックス状に配列される。メモリセルブロック１００Ｔと１００Ｂとの間の中央部分には第１データ入／出力回路１２０及び制御信号回路１２４が、メモリセルブロック１１０Ｔと１１０Ｂとの間の中央部分には、アドレス信号回路１２６及び第２データ入／出力回路１２２がそれぞれ配列される。図１に示すように、半導体メモリ装置のそれぞれの回路１２０、１２２、１２４及び、１２６のためのパッドはＬＯＣタイプで配列される。前述したように、ＬＯＣタイプの場合、入／出力、制御信号及びアドレス信号回路１２０、１２２、１２４及び、１２６のためのパッドは半導体メモリ装置、即ち半導体チップの中央に配列される。
【００１２】
図１に示すように、第１データ入／出力回路１２０は、メモリセルブロック１００Ｔ及び１００Ｂに対応して配列され、第２データ入／出力回路１２２は、メモリセルブロック１１０Ｔ及び１１０Ｂに対応して配列される。外部から印加されるアドレスを受けるためのアドレス信号回路１２６は、メモリセルブロック１１０Ｔと１１０Ｂとの間の中央部分で、第２データ入／出力回路１２２の左側部分に配列される。制御信号（例えば、外部クロック、書き込み／読出し動作に関連する信号）を受けるための制御信号回路１２４は、メモリセルブロック１００Ｔと１００Ｂとの間の中央部分で、第１データ入／出力回路１２０の右側部分に配列される。ここで、図示はしなかったが、制御信号回路１２４及びアドレス信号回路１２６に関連する入力バッファと、第１、第２データ入／出力回路１２０、１２２に関連する入／出力バッファがそれぞれ対応する回路に隣接して配列されることは自明である。
【００１３】
データ送／受信のためのデータバス１３０は、第１データ入／出力回路１２０とそれに対応するメモリセルブロック１００Ｔ及び１００Ｂとの間に配列され、データバス１３２は、第２データ入／出力回路１２２とそれに対応するメモリセルブロック１１０Ｔ及び１１０Ｂとの間に配列される。アドレス信号回路１２６を介して提供されるアドレスは、回路１２０、１２２、１２４及び、１２６とメモリセルブロック１００Ｔ及び１１０Ｔとの間に、それとメモリセルブロック１００Ｂ及び１１０Ｂとの間に連結される。図示の便宜上、制御信号回路１２４に関連するバスは図示しなかったが、同様に配列されることは自明である。
【００１４】
図１から明らかなように、メモリセルブロック１００Ｔ及び１００Ｂからのデータは、データバス１３０を介して読出され、データバス１３０を介して第１データ入／出力回路１２０に出力される。反対に、メモリセルブロック１１０Ｔ及び１１０Ｂのデータは、データバス１３２を介して読出され、データバス１３２を介して第２データ入／出力回路１２２に出力される。
【００１５】
図２は、非ＯＤＩＣタイプのピンレイアウトを有するパッケージを示す図である。再び、図１を参照すると、本発明による半導体メモリ装置のパッドは、データ入／出力パッド（又はＤＱパッド）の間に制御信号（例えば、アドレス外部クロック、書き込み／読出動作に関連する信号）に関連するアドレス及び制御パッドが配列される構造を有している。このようなパッド配列構造は、前述したように、ＯＤＩＣタイプと呼ばれ、超高集積半導体メモリ装置に図３のようなパッド配列が適用されるとき発生する可能性のあるメモリセルブロック１００Ｔ、１００Ｂと、メモリセルブロック１１０Ｔ、１１０Ｂとに関連する第１及び第２データ入／出力回路１２０、１２２間のスキューを減少させる。
【００１６】
即ち、図１に示すように、メモリセルブロック１００Ｔ、１００Ｂとの間のデータの書き込み、読出しに際し、データ送／受信ライン、即ちデータバスの長さを図３の場合よりも短くなるようにレイアウトすることができる。そのため、短縮されたデータバスの長さに相応するデータ入／出力パッドの間のスキューを減少することができる。本発明による半導体メモリ装置、即ち半導体チップは、図２に示すような非ＯＤＩＣタイプのパッケージに装着される。ここで、図２のパッケージは、周知のボール・グリッド・アレー・パッケージ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ ｐａｃｋａｇｅ）である。その結果として、データ入／出力ピンの間のスキューを減少させることができる。又、アドレスバスの長さも短くなるため、高速アクセス動作をさらに加速化することができる。
【００１７】
本発明の望ましい実施の形態によるパッドレイアウトによると、図２に示すように、データ入／出力回路用パッドＤＱｍ、アドレス信号回路用パッドＡｎ、および制御信号回路用パッドと、対応するボールピンとを連結するワイヤが交差するとき、発生する可能性のあるワイヤ間の短絡を防止するため、ワイヤは図示しない多層配線構造を利用して配列するのがよい。
【００１８】
【発明の効果】
本発明では、データ入／出力ピンが一方側に集中的に配列される非ＯＤＩＣタイプのパッケージを用い、ＯＤＩＣタイプで配列されたデータ入／出力パッドを有する半導体メモリ装置を実装する。その結果、対応するメモリセルブロックとデータ入／出力パッドとの間のデータ送／受信ラインを相対的に短くレイアウトすることができる。そのため、データ入／出力パッドの間のスキューを減少させることができ、超高集積半導体メモリ装置の高速データアクセス動作を可能とする。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態による半導体メモリ装置のデータ入／出力回路のレイアウトを示すブロック図。
【図２】非ＯＤＩＣタイプのピンレイアウトを有するパッケージを示す図。
【図３】従来の半導体メモリ装置のチップレイアウトを概略的に示す図。
【符号の説明】
１００Ｔ、１１０Ｂ：メモリセルブロック
１２６：アドレス信号回路
１２４：制御信号回路
１２０、１２２：データ入／出力回路
１２８：アドレスバス
１３０、１３２：データバス

Claims (6)

1. データ情報を貯蔵する複数のメモリセルを有し、マトリックス配列された複数のメモリセルブロックと、
   第１及び第２グループに分れた複数のデータ入／出力回路と、
   外部から印加されるアドレス信号を受け、前記第１及び第２グループのデータ入／出力回路の間に配列されたアドレス信号回路とを含み、
   前記第１及び第２グループは、それぞれの前記メモリセルブロックに対応するように、かつ前記対応するメモリセルブロックの間に配列され、
   前記第１及び第２グループのデータ入／出力回路に対応するピンが一方側に集中的に配列されるピンレイアウトを有する非ＯＤＩＣタイプのパッケージに実装されることを特徴とする半導体メモリ装置。
2. 前記データ入／出力回路は、
   データ入／出力パッド及びデータ入／出力バッファを含むことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記パッケージは、
   非ＯＤＩＣタイプのボール・グリッド・アレー・パッケージであることを特徴とする請求項１又は２に記載の半導体メモリ装置。
4. 前記アドレス信号回路は、
   アドレス入力パッド及びアドレス入力バッファを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体メモリ装置。
5. 外部から印加される制御信号を受け、前記第１グループのデータ入／出力回路の前記第２グループのデータ入／出力回路側に隣接し、前記第１グループのデータ入／出力回路に対応する前記メモリセルブロックの間に配列された制御信号回路を更に含み、前記制御信号回路は、制御信号パッド及び制御信号入力バッファを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体メモリ装置。
6. 外部から印加される制御信号を受け、前記第１グループのデータ入／出力回路の前記第２グループのデータ入／出力回路側に隣接し、前記第１グループのデータ入／出力回路に対応する前記メモリセルブロックの間に配列された制御信号回路を更に含み、
   前記データ入／出力回路は、データ入／出力パッド及びデータ入／出力バッファを含み、
   前記アドレス信号回路は、アドレス入力パッド及びアドレス入力バッファを含み、
   前記制御信号回路は、制御信号パッド及び制御信号入力バッファを含み、
   前記データ入／出力パッド、前記アドレス入力パッド、前記制御信号パッドを前記非ＯＤＩＣタイプのパッケージのピンに電気的に連結するためのボンディングワイヤは、それらの電気的な絶縁のため多層配線構造で配列されることを特徴とする請求項１に記載の半導体メモリ装置。

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