JP3255828B2

JP3255828B2 - 半導体集積回路

Info

Publication number: JP3255828B2
Application number: JP24331795A
Authority: JP
Inventors: 寛範赤松; 俊郎山田; 久和小谷; 義朗中田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-09-21
Filing date: 1995-09-21
Publication date: 2002-02-12
Anticipated expiration: 2015-09-21
Also published as: JPH08147966A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のチップが組
み合わされて実装された半導体集積回路に関する。

【０００２】

【従来の技術】近年、ダイナミックＲＡＭ（以下、ＤＲ
ＡＭと略す）に代表される半導体集積回路は３年で４倍
のペースで集積度が高まっている。この集積度の向上に
より、１つのチップ上で１つのシステムを構成するいわ
ゆるシステムオンシリコンの実現も夢ではなくなりつつ
ある。

【０００３】また、実装技術の向上により、複数のチッ
プによって１つのシステムを構成しようとする動きがあ
る。例えば、日経マイクロデバイス1994年２月号PP90-9
1 には、チップ表面同士を向き合わせる実装（以下、Fa
ce to Face実装という）を用いてマルチチップ・モジュ
ール（Multichip Module，ＭＣＭ）を実現する例が示さ
れている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
技術には以下のような問題がある。

【０００５】従来の技術では、端子の種類又は端子の配
置位置等の制約から１つのチップに対して特定のチップ
しか実装できなかった。

【０００６】図１４は従来技術における問題を説明する
ための概念図である。図１４において、親チップＸは子
チップｘと組み合わされて実装され、親チップＹは子チ
ップｙと組み合わされて実装され、親チップＺは子チッ
プｚと組み合わされて実装されることを示している。こ
のとき、親チップＸが有するインターフェース部９１は
子チップｘにしか対応できず、子チップｘが有するイン
ターフェース部９４は親チップＸにしか対応できない。
同様に、親チップＹが有するインターフェース部９２は
子チップｙにしか対応できず、子チップｙが有するイン
ターフェース部９５は親チップＹにしか対応できず、親
チップＺが有するインターフェース部９３は子チップｚ
にしか対応できず、子チップｚが有するインターフェー
ス部９６は親チップＺにしか対応できない。

【０００７】このため、例えば親チップＸと子チップｙ
とを組み合わせて実装しようとすると、親チップＸのイ
ンターフェース部９１を子チップｙに対応するよう新た
に設計し直すと共に子チップｙのインターフェース部９
５を親チップＸに対応するよう新たに設計し直す必要が
生じる。また、例えば子チップｘを親チップＸ、Ｙ及び
Ｚにそれぞれ実装したい場合は、子チップｘと同一の機
能を持ち且つインターフェース部が各々の親チップに対
応するよう設計された３つの子チップを準備する必要が
ある。したがって、親チップと子チップとの組み合わせ
の種類が増加するのに伴い、設計期間が長くなると共に
製造コストが上昇するという問題がある。

【０００８】前記の問題に鑑み、本発明は、複数のチッ
プが組み合わされて実装された半導体集積回路におい
て、チップの組み合わせの種類が増加しても設計期間が
長くなることがなく且つ製造コストが上昇しない半導体
集積回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１の発明が講じた
解決手段は、チップの主面同士を向き合わせて実装さ
れ、かつ端子が互いに接続された第１のチップ及び第２
のチップを備えた半導体集積回路を対象とし、前記第２
のチップは、前記第２のチップの構成を表す情報を出力
する機能を有しており、前記第１のチップは、前記第２
のチップから出力される前記第２のチップの構成を表す
情報を入力すると共に該情報に従って前記第１のチップ
の構成を規定する機能を有し、前記第１のチップの端子
ブロックにおいて、前記端子は、前記第２のチップの構
成による数の変化が相対的に少ないものが中央に配置さ
れ、数の変化が相対的に多いものがその外側に配置され
ている構成とするものである。

【００１０】また、請求項２の発明が講じた解決手段
は、チップの主面同士を向き合わせて実装され、かつ端
子が互いに接続された第１のチップ及び第２のチップを
備えた半導体集積回路を対象とし、前記第２のチップ
は、メモリと、前記メモリの構成を表す情報を保持する
と共に該情報を出力するモード出力回路とを有してお
り、前記第１のチップは、前記モード出力回路から出力
される前記メモリの構成を表す情報を入力すると共に該
情報に従って前記第１のチップの構成を規定するモード
入力回路を有し、前記第１のチップの端子ブロックにお
いて、前記端子は、前記第２のチップの構成による数の
変化が相対的に少ないものが中央に配置され、数の変化
が相対的に多いものがその外側に配置されている構成と
するものである。

【００１１】

【発明の実施の形態】まず、本発明のねらいについて説
明する。

【００１２】図１は本発明のねらいを説明するための概
念図である。図１において、親チップＡ、Ｂ及びＣは、
基本的な構成が同一のインターフェース部１０ａ、１０
ｂ及び１０ｃをそれぞれ備えており、子チップａ、ｂ及
びｃもまた、基本的な構成が同一のインターフェース部
２０ａ、２０ｂ及び２０ｃをそれぞれ備えている。イン
ターフェース部１０ａは子チップａ、ｂ及びｃに対応し
ており、インターフェース部１０ｂ及び１０ｃも同様に
子チップａ、ｂ及びｃに対応している。また、インター
フェース部２０ａは親チップＡ、Ｂ及びＣに対応してお
り、インターフェース部２０ｂ及び２０ｃも同様に親チ
ップＡ、Ｂ及びＣに対応している。このため、親チップ
Ａ、Ｂ、及びＣと子チップａ、ｂ及びｃとはいかなる組
み合わせも実現可能となる。

【００１３】以下、本発明の一実施形態に係る半導体集
積回路について、図面を参照しながら説明する。

【００１４】図２は、本発明の一実施形態に係る半導体
集積回路の構成の概略図である。図２において、１は第
１のチップとしての親チップ、２は第２のチップとして
の子チップである。親チップ１及び子チップ２はFace t
o Face実装されている。

【００１５】親チップ１は、子チップ２との接続のため
に、インターフェース回路１０及び複数の端子３から成
る端子ブロック１６を備えている。インターフェース回
路１０は、データ入出力回路１１、制御回路１２、モー
ド出力回路１３、モード入力回路１４、及び子チップ制
御回路１５によって構成されている。端子ブロック１６
は、データ端子１６ａ、クロック端子１６ｂ、電源端子
１６ｃ、モード出力端子１６ｄ、モード入力端子１６ｅ
及び子チップ制御信号出力端子１６ｆによって構成され
ている。また、親チップ１は、主たる機能を司り子チッ
プ２との接続に関係のない回路ブロック１８をさらに備
えている。

【００１６】子チップ２は、親チップ１との接続のため
に、インターフェイス回路２０及び複数の端子３から成
る端子２６を備えている。インターフェース回路２０
は、データ入出力回路２１、制御回路２２、モード入力
回路２３、モード出力回路２４、及び子チップ制御信号
入力回路２５によって構成されている。端子ブロック２
６は、データ端子２６ａ、クロック端子２６ｂ、電源端
子２６ｃ、モード入力端子２６ｄ、モード出力端子２６
ｅ及び子チップ制御信号入力端子２６ｆによって構成さ
れている。また、子チップ２は、主たる機能を司り親チ
ップ１との接続に関係のない回路ブロック２８をさらに
備えている。

【００１７】本実施形態において特徴的なのは、親チッ
プ１がモード出力回路１３及びモード入力回路１４を備
えていると共に子チップ２がモード入力回路２３及びモ
ード出力回路２４を備えており、親チップ１及び子チッ
プ２が互いの内部構成を規定する情報をやりとりする機
能を有する点である。

【００１８】データ端子１６ａとデータ端子２６ａとは
接続されており、親チップ１のデータ入出力回路１１及
び子チップ２のデータ入出力回路２１は、データ端子１
６ａ及びデータ端子２６ａを介してデータをやりとりす
る。

【００１９】親チップ１のモード出力回路１３は、親チ
ップ１の内部構成を規定する情報を保持しており該情報
をモード出力端子１６ｄに出力する。モード出力端子１
６ｄとモード入力端子２６ｄとは接続されており、親チ
ップ１の内部構成を規定する情報はモード出力端子１６
ｄ及びモード入力端子２６ｄを介して子チップ２のモー
ド入力回路２３に入力される。子チップ２の制御回路２
２は、モード入力回路２３から出力される情報を受けて
データ入出力回路２１を制御する。また、親チップ１の
制御回路１２は、モード出力回路１３から出力される情
報を受けてデータ入出力回路１１を制御する。

【００２０】子チップ制御信号出力端子１６ｆと子チッ
プ制御信号入力端子２６ｆとは接続されており、親チッ
プ１の子チップ制御回路１５から出力される子チップ制
御信号は、子チップ制御信号出力端子１６ｆ及び子チッ
プ制御信号入力端子２６ｆを介して子チップ制御信号入
力回路２５に入力される。

【００２１】子チップ２のモード出力回路２４は、子チ
ップ２の内部構成を規定する情報を保持しており該情報
をモード出力端子２６ｅに出力する。モード出力端子２
６ｅとモード入力端子１６ｅとは接続されており、子チ
ップ２の内部構成を規定する情報はモード出力端子２６
ｅ及びモード入力端子１６ｅを介して親チップ１のモー
ド入力回路１４に入力される。

【００２２】また、クロック端子１６ｂとクロック端子
２６ｂとが接続されており、親チップ１は子チップ２を
駆動するクロックをクロック端子１６ｂ及びクロック端
子２６ｂを介して子チップ２に供給する。電源端子１６
ｃと電源端子２６ｃとが接続されており、親チップ１は
電源端子１６ｃ及び電源端子２６ｃを介して電源を子チ
ップ２に供給する。

【００２３】以下、具体例を挙げて説明する。

【００２４】図３は本発明の一実施形態に係る半導体集
積回路の構成の概略図である。図３において、１Ａは第
１のチップとしてのＣＰＵ、２Ａは第２のチップとして
のＤＲＡＭである。ＣＰＵ１Ａ及びＤＲＡＭ２ＡはFace
to Face実装されている。

【００２５】図３に示す構成は、図２に示す構成と略同
じであり同じ構成要素には同一の符号をつけている。た
だし、ＣＰＵ１Ａにおいて、子チップ制御回路１５の代
わりにアドレス発生回路１５Ａが、子チップ制御信号出
力端子１６ｆの代わりにアドレス出力端子１６Ｆが構成
されており、ＤＲＡＭ２Ａにおいて、子チップ制御信号
入力回路２５の代わりにアドレス入力制御回路２５Ａ
が、子チップ制御信号入力端子２６ｆの代わりにアドレ
ス入力端子２６Ｆが構成されている。

【００２６】ＣＰＵ１Ａは、ＤＲＡＭ２Ａとやりとりす
るデータのビット数をモード出力回路１３によって設定
する。モード出力回路１３は設定されたデータのビット
数を表す情報をモード出力端子１６ｄに出力し、出力さ
れた情報はモード入力端子２６ｄを介してＤＲＡＭ２Ａ
のモード入力回路２３に入力される。

【００２７】ＤＲＡＭ２Ａは、メモリ容量及びリフレッ
シュサイクルをモード出力回路２４によって設定する。
モード出力回路２４は設定されたメモリ容量及びリフレ
ッシュサイクルを表す情報をモード出力端子２６ｅに出
力し、出力された情報はモード入力端子１６ｅを介して
ＣＰＵ１Ａのモード入力回路１４に入力される。

【００２８】アドレス発生回路１５Ａは、モード入力回
路１４の出力を受けてＤＲＡＭ２Ａに与えるアドレスを
発生する。発生されたアドレスはアドレス出力端子１６
Ｆに出力され、アドレス入力端子２６Ｆを介してＤＲＡ
Ｍ２Ａのアドレス入力制御回路２５Ａに入力される。

【００２９】図４は図３に示す半導体集積回路のＤＲＡ
Ｍ２Ａにおけるモード出力回路２４の回路図である。図
４において、３１はＰＭＯＳトランジスタ、３２はヒュ
ーズ素子、３３はインバータである。ＰＭＯＳトランジ
スタ３１のドレインは電源に接続されており、ゲートは
接地されている。また、ＰＭＯＳトランジスタ３１のソ
ースはヒューズ素子３２を介して接地されていると共に
インバータ３３に接続されている。インバータ３３の出
力はモード出力端子２６ｅに出力される。フューズ素子
３２を熔断するか否かによってインバータ３３の出力電
位がＨレベルまたはＬレベルとなるので、モード出力回
路２４は４ビットの情報を任意に設定可能となる。すな
わち、図４に示すモード出力回路２４は異なる１６（＝
２⁴）種類の条件を設定できることになる。

【００３０】モード出力回路２４の出力信号Ｘ０〜Ｘ３
は、モード出力端子２６ｅ及びモード入力端子１６ｅを
介してＣＰＵ１Ａのモード入力回路１４に入力される。
また、信号Ｘ０〜Ｘ３はＤＲＡＭ２のアドレス入力制御
回路２５Ａ及び回路ブロック２８の制御にも用いられ
る。本実施形態では、出力信号Ｘ０がＤＲＡＭ２Ａのリ
フレッシュサイクルを示し、出力信号Ｘ１〜Ｘ３がＤＲ
ＡＭ２Ａの記憶容量を示しているものとする。

【００３１】なお、情報の設定のために必ずしもヒュー
ズ素子３２を用いる必要はなく、同様の機能が実現でき
ればどのような手段を用いても構わない。

【００３２】図５は、図３に示す半導体集積回路のＣＰ
Ｕ１Ａにおけるモード入力回路１４及びアドレス発生回
路１５Ａの回路図である。

【００３３】モード入力回路１４は、４入力ＮＡＮＤ回
路４０及び２入力ＮＡＮＤ回路４１を備えている。ＤＲ
ＡＭ２Ａにおけるモード出力回路２４の出力信号Ｘ０〜
Ｘ３は、モード出力端子２６ｅ及びモード入力端子１６
ｅを介してモード入力回路１４に入力される。入力され
た信号Ｘ０〜Ｘ３はモード入力回路１４において８ビッ
トの信号に変換され、アドレス発生回路１５Ａに入力さ
れる。

【００３４】アドレス発生回路１５Ａは、カウンタ長切
り替え回路４２、カウンタ回路４３及びリセット信号発
生回路４４によって構成されている。カウンタ回路４３
のアドレス出力端子４５はアドレス出力端子１６Ｆに接
続されており、アドレスビットＡ０〜Ａ１１が出力され
る。モード入力回路１４から入力される８ビットの信号
によって、カウンタ回路４３から出力されるアドレスビ
ットＡ０〜Ａ１１のうち有効なビット数が変化する。す
なわち、ＤＲＡＭ２Ａにおけるモード出力回路２４の出
力信号Ｘ０〜Ｘ３によってＣＰＵ１Ａが指定するアドレ
スビットのビット数が変化することになる。

【００３５】表１は、信号Ｘ０〜Ｘ３とアドレスビット
Ａ０〜Ａ１１との関係を示す表である。表１のアドレス
ビットＡ０〜Ａ１１の欄において、“０”はそのビット
が無効であることを示し、“１”はそのビットが有効で
あることを示している。

【００３６】

【表１】

【００３７】なお、図５において、カウンタ回路４３は
特に回路図を示してないが、リセット信号発生回路４４
から出力されるリセットパルスによって出力がリセット
できるものならどのような構成の回路でも構わない。

【００３８】また、本実施形態において、カウンタ回路
４３はアドレスを順にインクリメントする機能しか有し
ていないが、アドレスの発生方法はどのようなものでも
構わない。

【００３９】図６は図３に示す半導体集積回路のＤＲＡ
Ｍ２Ａにおけるアドレス入力制御回路２５Ａの回路図で
ある。

【００４０】図６において、アドレス入力制御回路２５
Ａは、基本的には図５に示すＣＰＵ１Ａのモード入力回
路１４及びアドレス発生回路１５Ａを合わせたものと同
様の回路構成になっている。異なるのは、アドレス転送
決定回路４７を備えている点である。

【００４１】アドレス入力制御回路２５Ａには、ＣＰＵ
１Ａのアドレス発生回路１５Ａから出力されるアドレス
データＡ０〜Ａ１１がアドレス出力端子１６Ｆ及びアド
レス入力端子２６Ｆを介して入力されると共に、図４に
示すモード出力回路２４の出力信号Ｘ０〜Ｘ３が入力さ
れる。アドレスデータのうちＡ４〜Ａ１１はアドレス転
送決定回路４７に入力され、信号Ｘ０〜Ｘ３によって回
路ブロック２８に転送するか否かを決定される。また、
表１に示したように、アドレスデータＡ０〜Ａ３は常に
使用されるので、アドレス転送決定回路４７を介さず直
接回路ブロック２８に転送される。

【００４２】以上説明したように、ＤＲＡＭ２Ａはメモ
リの記憶容量及びリフレッシュサイクルを自由に設定で
き、しかもＤＲＡＭ２Ａの要求によってＣＰＵ１Ａが出
力するアドレスビットの有効ビット数が設定される。

【００４３】図７は図３に示す半導体集積回路のＣＰＵ
１Ａにおけるモード出力回路１３の回路図である。モー
ド出力回路１３は、基本的には図４に示したＤＲＡＭ２
Ａにおけるモード出力回路２４と同様の回路であり、５
１はＰＭＯＳトランジスタ、５２はヒューズ素子、５３
はインバータである。インバータ５３の出力はモード出
力端子１６ｄに出力される。フューズ素子５２を熔断す
るか否かによってインバータ５３の出力電位がＨレベル
またはＬレベルとなるので、モード出力回路１３は２ビ
ットの情報を任意に設定可能となる。すなわち、図７に
示すモード出力回路１３は異なる４（＝２²）種類の条
件を設定できることになる。

【００４４】モード出力回路１３の出力信号Ｙ０及びＹ
１は、モード出力端子１６ｄ及びモード入力端子２６ｄ
を介してＤＲＡＭ２Ａのモード入力回路２３に入力され
る。本実施形態では、出力信号Ｙ０及びＹ１が、ＣＰＵ
１ＡがＤＲＡＭ２Ａとやりとりするデータのビット数す
なわちＣＰＵ１Ａが必要とするI/O 端子の数（以下、I/
O ビット数という）を指定するものとする。

【００４５】図８は図３に示す半導体集積回路のＤＲＡ
Ｍ２Ａにおけるモード入力回路２３の回路図である。

【００４６】モード入力回路２３は、ＮＡＮＤ回路５４
及びインバータ５５を備えている。ＣＰＵ１Ａのモード
出力回路１３の出力信号Ｙ０及びＹ１は、モード出力端
子１６ｄ及びモード入力端子２６ｄを介してモード入力
回路２３に入力される。モード入力回路２３は、信号Ｙ
０及びＹ１を基にしてI/O 指定信号Ｚ０〜Ｚ３を出力す
る。

【００４７】表２は信号Ｙ０及びＹ１とI/O 指定信号Ｚ
０〜Ｚ３との関係を表す表である。表２において、I/O
端子の数が１のときは信号Ｚ０が“１”となり、I/O 端
子の数が２のときは信号Ｚ１が“１”となり、I/O 端子
の数が４のときは信号Ｚ２が“１”となり、I/O 端子の
数が８のときは信号Ｚ３が“１”となる。

【００４８】

【表２】

【００４９】図９は、図３に示す半導体集積回路のＤＲ
ＡＭ２Ａにおけるデータ入出力回路２１及び制御回路２
２の回路図である。図９では、データ書き込みに関連す
る回路のみを示している。

【００５０】データ入出力回路２１において、６０ａ、
６０ｂ、６０ｃ及び６０ｄはデータ入力回路であり、デ
ータ長が１ビットのときはデータ入力回路６０ａのみが
動作し、データ長が２ビットのときはデータ入力回路６
０ａ及び６０ｂが動作し、データ長が４ビットのときは
データ入力回路６０ａ〜６０ｃが動作し、データ長が８
ビットのときはデータ入力回路６０ａ〜６０ｄが動作す
る。

【００５１】６１ａ、６１ｂ、６１ｃ及び６１ｄは書き
込みデータ線対であり、書き込みデータ線対６１ａは１
ビット用、書き込みデータ線対６１ｂは２ビット用、書
き込みデータ線対６１ｃは４ビット用、書き込みデータ
線対６１ｄは８ビット用である。

【００５２】６２ａ、６２ｂ、６２ｃ及び６２ｄは書き
込みデータ線切替スイッチであり、書き込みデータ線切
替スイッチ６２ａは１ビット用、書き込みデータ線切替
スイッチ６２ｂは２ビット用、書き込みデータ線切替ス
イッチ６２ｃは４ビット用、書き込みデータ線切替スイ
ッチ６２ｄは８ビット用である。また、６３はデータ書
き込み回路、６４はメモリセルを含む回路ブロック２８
にデータを転送するデータ線対である。

【００５３】制御回路２２において、６５はデータ入出
力回路２１が備えているデータ書き込み回路６３及び書
き込みデータ線切替スイッチ６２ａ〜６２ｄを制御する
スイッチ制御回路であり、３入力ＮＡＮＤ回路６５ａ、
２入力ＮＡＮＤ回路６５ｂ及びインバータ６５ｃから成
る。また、６６はデータ書き込み回路６３及び書き込み
データ線切替スイッチ６２ａ〜６２ｃを選択するアドレ
ス信号線である。

【００５４】データ入出力回路２１には、モード入力回
路２３から出力されたI/O 指定信号Ｚ０〜Ｚ３が入力さ
れる。ＣＰＵ１Ａ及びＤＲＡＭ２Ａ間のI/O の数が、表
２に示すようにI/O 指定信号Ｚ０〜Ｚ３によって指定さ
れると、データ入出力回路２１は指定されたI/O の数に
合わせた回路構成になる。例えば、１ビットI/O 指定信
号Ｚ０が“１”になったとき、データ入力回路６０ａの
みが動作し、８個ある１ビット用書き込みデータ線切替
スイッチ６２ａのうちの１つがアドレス信号線６６及び
スイッチ制御回路６５によって選択されて動作する。

【００５５】アドレス信号線６６は図１０に示す回路に
よって制御される。図１０に示す回路は、図３には特に
図示されておらず、回路ブロック２８内に設けられる。
図１０に示す回路には、モード入力回路２３から出力さ
れたI/O 指定信号Ｚ１〜Ｚ３が入力されると共に、アド
レス元信号Ｃ１〜Ｃ３が入力される。図１０から分かる
ように、アドレス元信号Ｃ１はI/O 指定信号Ｚ１〜Ｚ３
のいずれか１つが“１”のときすなわち８ビットI/O 指
定時以外はアドレス信号線６６に伝えられ、制御回路２
２に入力される。また、アドレス元信号Ｃ２はI/O 指定
信号Ｚ１またはＺ２が“１”のときすなわち２ビットま
たは１ビットのI/O 指定時にアドレス信号線６６に伝え
られ、アドレス元信号Ｃ３は１ビットI/O 指定時にのみ
アドレス信号線６６に伝えられる。

【００５６】図１１は図９に示すデータ入出力回路２１
が備えているデータ入力回路６０ａの回路図である。図
１１において、６７はデータ入力バッファ回路であり、
回路の構成はどのようなものでもかまわないが、データ
入力端子２６ａから入力されるデータを差動の形で出力
するものである。モード入力回路２３から入力されるI/
O 指定信号Ｚ０〜Ｚ３によって書き込みデータ線６１ａ
〜６１ｄのいずれか１つが選択され、選択された書き込
みデータ線からデータ入力バッファ回路６７の出力デー
タが出力される。なお、データ入出力回路２１が備えて
いる他のデータ入力回路６０ｂ〜６０ｄの回路図は特に
示さないが、図１１に示すデータ入力回路６０ａと同様
の構成によって実現され、異なるのは接続される書き込
みデータ線の数のみである。

【００５７】以上説明したように、ＣＰＵ１ＡはI/O ビ
ット数を１、２、４、８のいずれかに自由に設定でき、
しかもＣＰＵ１Ａの要求によってＤＲＡＭ２ＡのI/O ビ
ット数が合わせて設定される。なお、本実施形態ではデ
ータ書き込みの回路についてのみ説明したが、データ読
み出しの回路も同様の構成によって実現できる。さら
に、ＣＰＵ１Ａ自身のデータ入出力回路１１及び制御回
路１２も、図８に示したＤＲＡＭ２Ａのデータ入出力回
路２１及び制御回路２２と同様の構成によって実現でき
る。

【００５８】なお、モード入出力端子及びモード入出力
回路によるチップ面積の増加は極わずかである。特に、
Face to Face実装用の端子はボンディング用の端子と比
較するとはるかにピッチ間隔が狭く且つ端子自身の大き
さも小さいので、端子ブロックがチップ内で占有する面
積は小さく、モード入出力端子等によって端子の数が多
くなっても問題にならない。

【００５９】また、Face to Face実装の場合は、汎用性
を高めるためには端子の位置を規格化しておくことが望
ましい。

【００６０】図３に示すＣＰＵ１Ａでは、中央にクロッ
ク端子１６ｂ、電源端子１６ｃ、モード出力端子１６ｄ
及びモード入力端子１６ｅが配置され、その両脇にデー
タ端子１６ａ及びアドレス出力端子１６Ｆが配置されて
いる。様々な子チップを実装することを考慮して、子チ
ップの構成による数の変化が少ない端子を中央に配置す
ると共に子チップの構成によって数が大きく変化する端
子をその両脇に配置している。変化の大きい端子の数の
増減は、子チップの両端の位置を前後させることによっ
て吸収する。

【００６１】図１２は１つの親チップに２種類の子チッ
プを実装する場合を示す図である。図１２において、７
１は親チップ、７２ａは第１の子チップ、７２ｂは第２
の子チップ、７３は端子である。また、７４は規格化さ
れた端子ブロックであり、子チップの構成による数の変
化の少ない端子例えばクロック入出力端子、電源端子、
モード入出力端子等によって構成されている。

【００６２】図１２に示すように、規格化された端子ブ
ロック７４を設けることによって大きさの異なる第１の
子チップ７２ａ及び第２の子チップ７２ｂを親チップ７
１に実装することが可能になる。第１の子チップ７２ａ
が実装されたときは親チップ７１上の長さｄ₁分の端子
のみが使用され、それ以外の端子は接続されない。第２
の子チップ７２ｂが実装されたときは親チップ７１上の
長さｄ₂分の端子のみが使用され、それ以外の端子は接
続されない。接続されない端子の処理は、ここでは具体
的な説明は行わないが、モード入出力端子からの情報に
より容易に制御することができる。

【００６３】また、１つの親チップに複数の子チップを
実装する場合にも本実施形態は適用できる。図１３は、
４個の子チップを実装可能な親チップの構成を示す概略
図である。図１３において、８１は回路ブロック、８２
はインターフェース回路、８３は端子部である。端子部
８３は４個の端子ブロック８３ａ〜８３ｄからなり、各
端子ブロックはそれぞれ異なる子チップとの接続に用い
られる。また、インターフェース回路８２は、４個の子
チップに対応したモード出力回路及びモード入力回路を
備えている。

【００６４】なお、本実施形態では子チップとしてＤＲ
ＡＭを実装する場合について説明したが、他のメモリ
（例えば、ＳＲＡＭ、ＥＥＰＲＯＭ等）を子チップとし
て実装する場合や、メモリ以外のハードウェア、例えば
デコーダ等を子チップとして実装する場合にも本実施形
態は同様に適用可能である。

【００６５】また、ウェハ上のチップの検査において
も、子チップを実装するときと同様にモード入出力端子
を用いることにより特に問題なく検査を行うことができ
る。

【００６６】さらに、本実施形態では複数のチップをFa
ce to Face実装する場合について説明したが、他の実装
技術を用いても本発明は実現可能である。

【００６７】さらに、子チップを制御するための端子及
び回路を備えた専用モジュールをあらかじめ設計してお
いてもよい。この専用モジュールを親チップ内に組み込
むことにより、新たにチップ設計を行うことなく容易に
複数の子チップを実装することができる。

【００６８】

【発明の効果】請求項１，２の発明に係る半導体集積回
路によると、第１のチップと第２のチップとの組み合せ
の自由度が高まるので、チップの組み合わせの種類が増
加してもチップを新たに設計し直す必要が生じないた
め、設計期間が長くなることがなく製造コストも上昇し
ない。また、新たな回路を設計するのに要する期間が大
幅に短縮されるので、開発効率が向上し市場競争力を強
化することができる。

【図面の簡単な説明】

【図１】本発明のねらいを説明するための概念図であ
る。

【図２】本発明の一実施形態に係る半導体集積回路の構
成の概略図である。

【図３】本発明の一実施形態に係る半導体集積回路の構
成の概略図である。

【図４】図３に示す半導体集積回路のＤＲＡＭにおける
モード出力回路の回路図である。

【図５】図３に示す半導体集積回路のＣＰＵにおけるモ
ード入力回路及びアドレス発生回路の回路図である。

【図６】図３に示す半導体集積回路のＤＲＡＭにおける
アドレス入力制御回路の回路図である。

【図７】図３に示す半導体集積回路のＣＰＵにおけるモ
ード出力回路の回路図である。

【図８】図３に示す半導体集積回路のＤＲＡＭにおける
モード入力回路の回路図である。

【図９】図３に示す半導体集積回路のＤＲＡＭにおける
データ入出力回路及び制御回路のうちデータ書き込みに
関連する部分の回路図である。

【図１０】図３に示す半導体集積回路のＤＲＡＭにおい
てアドレス信号線を制御する回路の回路図である。

【図１１】図９に示すデータ入出力回路が備えているデ
ータ入力回路の回路図である。

【図１２】１つの親チップに２種類の子チップを実装す
る場合を示す図である。

【図１３】４個の子チップを実装可能な親チップの構成
を示す概略図である。

【図１４】従来の技術における問題を説明するための概
念図である。

【符号の説明】

１親チップ（第１のチップ）１ＡＣＰＵ（第１のチップ）２子チップ（第２のチップ）２ＡＤＲＡＭ（第２のチップ）１０、１０ａ〜１０ｃインターフェース部１１データ入出力回路１２制御回路１３モード出力回路１４モード入力回路１５子チップ制御回路１５Ａアドレス発生回路１６端子ブロック１６ａデータ端子１６ｂクロック端子１６ｃ電源端子１６ｄモード出力端子１６ｅモード入力端子１６ｆ子チップ制御信号出力端子１６Ｆアドレス出力端子１８回路ブロック２０、２０ａ〜２０ｃインターフェース部２１データ入出力回路２２制御回路２３モード入力回路２４モード出力回路２５子チップ制御信号入力回路２５Ａアドレス入力制御回路２６端子ブロック２６ａデータ端子２６ｂクロック端子２６ｃ電源端子２６ｄモード入力端子２６ｅモード出力端子２６ｆ子チップ制御信号入力端子２６Ｆアドレス入力端子２８回路ブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 25/18 Ｈ０１Ｌ 27/04 Ａ 27/04 Ｕ 27/10 ４７１ 27/10 ６８１Ｅ 27/108 (72)発明者中田義朗大阪府門真市大字門真1006番地松下電器産業株式会社内 (56)参考文献特開平４−278283（ＪＰ，Ａ) 特開平４−328652（ＪＰ，Ａ) 特開昭61−182694（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 H01L 21/82

Claims

(57)【特許請求の範囲】

【請求項１】チップの主面同士を向き合わせて実装さ
れ、かつ端子が互いに接続された第１のチップ及び第２
のチップを備えた半導体集積回路であって、前記第２のチップは、前記第２のチップの構成を表す情
報を出力する機能を有しており、前記第１のチップは、前記第２のチップから出力される
前記第２のチップの構成を表す情報を入力すると共に該
情報に従って前記第１のチップの構成を規定する機能を
有し、前記第１のチップの端子ブロックにおいて、前記端子
は、前記第２のチップの構成による数の変化が相対的に
少ないものが、中央に配置され、数の変化が相対的に多
いものが、その外側に配置されていることを特徴とする
半導体集積回路。
【請求項２】チップの主面同士を向き合わせて実装さ
れ、かつ端子が互いに接続された第１のチップ及び第２
のチップを備えた半導体集積回路であって、前記第２のチップは、メモリと、前記メモリの構成を表
す情報を保持すると共に該情報を出力するモード出力回
路とを有しており、前記第１のチップは、前記モード出力回路から出力され
る前記メモリの構成を表す情報を入力すると共に該情報
に従って前記第１のチップの構成を規定するモード入力
回路を有し、前記第１のチップの端子ブロックにおいて、前記端子
は、前記第２のチップの構成による数の変化が相対的に
少ないものが、中央に配置され、数の変化が相対的に多
いものが、その外側に配置されていることを特徴とする
半導体集積回路。