JP2004265503A - 半導体集積回路 - Google Patents
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Abstract
【課題】1ワードのビット長が比較的短いメモリセルを複数搭載する半導体集積回路において、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保する。
【解決手段】この半導体集積回路は、第1群のメモリセル10と第1のデータバスとの間に電気的に接続され、指定されたメモリセルにおけるデータの書込み又は読出しを行う書込み/読出し回路30と、第2群のメモリセル11と第2のデータバスとの間に電気的に接続され、指定されたメモリセルにおけるデータの書込み又は読出しを行う書込み/読出し回路31と、第1のデータバスと第2のデータバスとの間に電気的に接続され、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路40と、複数の入出力回路50〜67とを具備する。
【選択図】 図1
【解決手段】この半導体集積回路は、第1群のメモリセル10と第1のデータバスとの間に電気的に接続され、指定されたメモリセルにおけるデータの書込み又は読出しを行う書込み/読出し回路30と、第2群のメモリセル11と第2のデータバスとの間に電気的に接続され、指定されたメモリセルにおけるデータの書込み又は読出しを行う書込み/読出し回路31と、第1のデータバスと第2のデータバスとの間に電気的に接続され、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路40と、複数の入出力回路50〜67とを具備する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む半導体集積回路に関し、特に、同期型のスタティックランダムアクセスメモリ(SRAM)のメモリセルアレイを含む半導体集積回路に関する。
【0002】
【従来の技術】
同期型SRAMとしては、1ワードが8ビットのデータを記憶するものと、1ワードが16ビットのデータを記憶するものとが、一般的に使用されている。図4に、1ワードが8ビットのデータを記憶するSRAMを示し、図5に、1ワードが16ビットのデータを記憶するSRAMを示す。
【0003】
図4において、8ビット×8ワード×2組のメモリセルを構成するメモリセルアレイのブロック10及び11が示されている。これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、内部データバスDB0〜DB7を介して、8個の入出力回路70〜77に接続されている。
【0004】
一方、図5において、16ビット×8ワードのメモリセルを構成するメモリセルアレイのブロック10及び11が示されている。これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、内部データバスDB0〜DB15を介して、16個の入出力回路80〜95に接続されている。
【0005】
図4と図5とを比較すると、図4に示す1ワードが8ビットのデータを記憶するSRAMにおいては、図5に示す1ワードが16ビットのデータを記憶するSRAMよりも内部データバスが長くなっており、メモリセルから読み出された信号の立上がりが遅れて、アクセスタイムやサイクルタイム等の特性が悪化する。一方、図5に示すSRAMを1ワードが8ビットのデータを記憶する場合に使用すると、アドレスの変換等が必要となり煩雑である。これを解決するために、図6に示すような構造のSRAMが考えられる。
【0006】
図6に示すSRAMにおいては、内部データバスDB0〜DB15は、1ワードが16ビットのデータを記憶するSRAMと同様にメモリセルアレイのブロック毎に分離されているが、ブロック選択信号BS及びBSバーに従って、2組の入出力回路50〜57及び60〜67の内の1組のみが活性化される。また、入出力回路50〜57の入力線は、入出力回路60〜67の入力線にそれぞれ接続され、入出力回路50〜57の出力線は、入出力回路60〜67の出力線にそれぞれ接続されている。
【0007】
図7に、図6に示すSRAMにおける動作タイミング及び各部の信号レベルの変化を示す。クロック信号CKの立上がりに同期して、ブロック選択信号BSが、ブロック10とブロック11とを交互に選択するように変化する。また、クロック信号CKの立上がりに同期して、ブロック10の第1番目のビットから読み出された信号が内部データバスDB0に供給され、ブロック11の第1番目のビットから読み出された信号が内部データバスDB8に供給される。入出力回路50及び60は、ブロック選択信号BS及びBSバーに従って、ブロック10及び11から読み出された信号の内の一方を選択し、I/O出力として入出力端子に供給する。
【0008】
しかしながら、図7に示すように、ブロック10からブロック11に切り替わる際に、ブロック11のメモリセルから前回読み出されたローレベルの信号が一旦出力されてしまうので、データの連続性が損なわれてしまい、使い勝手が悪くトラブルの原因になるという問題があった。
【0009】
ところで、下記の特許文献1には、複数のRAMマクロを備え、テスト入力用レジスタの数及びテスト用信号線の本数を抑え、チップ面積を低減した半導体集積回路が開示されている。しかしながら、メモリセルから読み出される信号の遅延やデータの連続性を改善することに関しては記載されていない。
【0010】
【特許文献1】
特開平6−96599号公報 (第1頁、図1)
【0011】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、1ワードのビット長が比較的短いメモリセルを複数搭載する半導体集積回路において、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することを目的とする。
【0012】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、データを記憶する第1群のメモリセル及び第2群のメモリセルと、第1群のメモリセルと第1のデータバスとの間に電気的に接続され、第1群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第1の書込み/読出し回路と、第2群のメモリセルと第2のデータバスとの間に電気的に接続され、第2群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第2の書込み/読出し回路と、第1のデータバスと第2のデータバスとの間に電気的に接続され、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、第1及び第2のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路とを具備する。
【0013】
ここで、データバス制御回路が、信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、第1のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第1群のトランジスタスイッチと、第1のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第2群のトランジスタスイッチと、第2のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第3群のトランジスタスイッチと、第2のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第4群のトランジスタスイッチと、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1群のメモリセルを選択する際に第1群及び第4群のトランジスタスイッチをオンさせ、第2群のメモリセルを選択する際に第2群及び第3群のトランジスタスイッチをオンさせる論理回路とを含むようにしても良い。
【0014】
また、第1群及び第2群のメモリセルの各々が、1ワードが8ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成するようにしても良い。
【0015】
以上のように構成した本発明によれば、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに一方のデータバスから他方のデータバスにデータを供給するデータバス制御回路を設けることにより、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することができる。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路に含まれているSRAMの構成を示すブロック図である。図1に示すように、この半導体集積回路は、8ビット×8ワード×2組のメモリセルを構成するメモリセルアレイのブロック10及び11を有している。ブロック10及び11は、ブロック選択信号BS及びBSバーに従って選択的に使用される。
【0017】
これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、第1の内部データバスDB0〜DB7及び第2の内部データバスDB8〜DB15を介して、2組の入出力回路50〜57及び60〜67にそれぞれ接続されている。
【0018】
ブロック選択信号BS及びBSバーに従って、2組の入出力回路50〜57及び60〜67の内の1組が活性化され、活性化された入出力回路は、選択されたブロックに対応するデータバスと外部との間でデータの受け渡しを行う。また、入出力回路50〜57の入力線は、入出力回路60〜67の入力線にそれぞれ接続され、入出力回路50〜57の出力線は、入出力回路60〜67の出力線にそれぞれ接続されている。
【0019】
第1の内部データバスDB0〜DB7と第2の内部データバスDB8〜DB15との間には、データバス制御回路40が接続されている。データバス制御回路40は、図7に示すようなデータの不連続を防ぐために、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、選択されたブロックに対応する一方の内部データバスから他方の内部データバスにデータを供給する。
【0020】
図2に、本実施形態において用いられるデータバス制御回路の1系統分の構成例を示す。図2に示すデータバス制御回路40は、第1の内部データバスの配線DB0と第2の内部データバスの配線DB8との間に接続されるものである。
【0021】
データバス制御回路40は、入力端子及び出力端子を有するバッファ回路44と、配線DB0とバッファ回路44の入力端子との間に接続されたNチャネルMOSトランジスタQ1と、配線DB0とバッファ回路44の出力端子との間に接続されたNチャネルMOSトランジスタQ2と、配線DB8とバッファ回路44の入力端子との間に接続されたNチャネルMOSトランジスタQ3と、配線DB8とバッファ回路44の出力端子との間に接続されたNチャネルMOSトランジスタQ4とを含んでいる。これらのトランジスタは、ゲートがハイレベルになるとオンするスイッチとして用いられる。
【0022】
また、データバス制御回路40は、ブロック選択信号BS及びBSバーと、書込み/読出し回路30及び31に含まれているセンスアンプを活性化するセンスアンプオン信号SAとに基づいて、上記トランジスタスイッチをオン/オフさせるデータバス制御信号BA0及びBA1を発生する論理回路を含んでいる。
【0023】
この論理回路は、ブロック選択信号BS及びBSバーが一方の入力端子にそれぞれ供給される2つのAND回路41及び42と、センスアンプオン信号SAを反転するインバータ43とを有している。AND回路41及び42の他方の入力端子には、インバータ43によって反転されたセンスアンプオン信号が供給され、AND回路41及び42の出力端子から、データバス制御信号BA0及びBA0がそれぞれ出力される。
【0024】
上記論理回路は、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、ブロック10を選択する際には、データバス制御信号BA0をハイレベルとしてトランジスタQ1及びQ4をオンさせ、ブロック11を選択する際には、データバス制御信号BA1をハイレベルとしてトランジスタQ2及びQ3をオンさせる。これにより、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、ブロック10を選択する際には、配線DB0から配線DB8にデータが供給され、ブロック11を選択する際には、配線DB8から配線DB0にデータが供給される。
【0025】
次に、図1に示すSRAMにおける動作タイミング及び各部の信号レベルの変化について、図3を参照しながら説明する。
図3に示すように、クロック信号CKの立上がりに同期して、ブロック選択信号BSが、メモリセルアレイのブロック10とブロック11とを交互に選択するように変化する。また、クロック信号CKの立上がりに同期して、センスアンプオン信号SAが所定の期間ハイレベルとされて、ブロック10の第1番目のビットから読み出された信号が内部データバスDB0に供給され、ブロック11の第1番目のビットから読み出された信号が内部データバスDB8に供給される。
【0026】
データバス制御回路40が存在しない場合には、内部データバスDB8の信号レベルの変化は破線で示すようになるが、データバス制御回路40を設けたことにより、内部データバスDB8の信号レベルの変化は実線で示すようになる。これにより、I/O出力において、従来存在していた破線で示すようなレベル変化が解消されて、実線で示すようにデータの連続性が確保される。なお、本実施形態において、データバス制御回路40を動作させないようにすれば、1ワードが16ビットのデータをメモリセルアレイのブロック10及び11に記憶することも可能である。
【図面の簡単な説明】
【図1】本発明の一実施形態におけるSRAMを示すブロック図。
【図2】図1のデータバス制御回路の1系統分の構成例を示す回路図。
【図3】図1のSRAMにおける各部の信号レベルの変化を示す図。
【図4】8ビットデータを記憶する従来のSRAMを示すブロック図。
【図5】16ビットデータを記憶する従来のSRAMを示すブロック図。
【図6】8ビットデータを記憶する改良型SRAMを示すブロック図。
【図7】図6のSRAMにおける各部の信号レベルの変化を示す図。
【符号の説明】
10、11 メモリセルアレイブロック、 20 ワードライン駆動回路、 30、31 書込み/読出し回路、 40、データバス制御回路、 41、42AND回路、 43 インバータ、 44 バッファ回路、 50〜57、60〜67 入出力回路、 WL0〜WL7 ワードライン、 BLH0〜BLH7、BLC0〜BLC7 ビットライン、 DB0〜DB15 内部データバス、 Q1〜Q4 NチャネルMOSトランジスタ
【発明の属する技術分野】
本発明は、メモリセルアレイを含む半導体集積回路に関し、特に、同期型のスタティックランダムアクセスメモリ(SRAM)のメモリセルアレイを含む半導体集積回路に関する。
【0002】
【従来の技術】
同期型SRAMとしては、1ワードが8ビットのデータを記憶するものと、1ワードが16ビットのデータを記憶するものとが、一般的に使用されている。図4に、1ワードが8ビットのデータを記憶するSRAMを示し、図5に、1ワードが16ビットのデータを記憶するSRAMを示す。
【0003】
図4において、8ビット×8ワード×2組のメモリセルを構成するメモリセルアレイのブロック10及び11が示されている。これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、内部データバスDB0〜DB7を介して、8個の入出力回路70〜77に接続されている。
【0004】
一方、図5において、16ビット×8ワードのメモリセルを構成するメモリセルアレイのブロック10及び11が示されている。これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、内部データバスDB0〜DB15を介して、16個の入出力回路80〜95に接続されている。
【0005】
図4と図5とを比較すると、図4に示す1ワードが8ビットのデータを記憶するSRAMにおいては、図5に示す1ワードが16ビットのデータを記憶するSRAMよりも内部データバスが長くなっており、メモリセルから読み出された信号の立上がりが遅れて、アクセスタイムやサイクルタイム等の特性が悪化する。一方、図5に示すSRAMを1ワードが8ビットのデータを記憶する場合に使用すると、アドレスの変換等が必要となり煩雑である。これを解決するために、図6に示すような構造のSRAMが考えられる。
【0006】
図6に示すSRAMにおいては、内部データバスDB0〜DB15は、1ワードが16ビットのデータを記憶するSRAMと同様にメモリセルアレイのブロック毎に分離されているが、ブロック選択信号BS及びBSバーに従って、2組の入出力回路50〜57及び60〜67の内の1組のみが活性化される。また、入出力回路50〜57の入力線は、入出力回路60〜67の入力線にそれぞれ接続され、入出力回路50〜57の出力線は、入出力回路60〜67の出力線にそれぞれ接続されている。
【0007】
図7に、図6に示すSRAMにおける動作タイミング及び各部の信号レベルの変化を示す。クロック信号CKの立上がりに同期して、ブロック選択信号BSが、ブロック10とブロック11とを交互に選択するように変化する。また、クロック信号CKの立上がりに同期して、ブロック10の第1番目のビットから読み出された信号が内部データバスDB0に供給され、ブロック11の第1番目のビットから読み出された信号が内部データバスDB8に供給される。入出力回路50及び60は、ブロック選択信号BS及びBSバーに従って、ブロック10及び11から読み出された信号の内の一方を選択し、I/O出力として入出力端子に供給する。
【0008】
しかしながら、図7に示すように、ブロック10からブロック11に切り替わる際に、ブロック11のメモリセルから前回読み出されたローレベルの信号が一旦出力されてしまうので、データの連続性が損なわれてしまい、使い勝手が悪くトラブルの原因になるという問題があった。
【0009】
ところで、下記の特許文献1には、複数のRAMマクロを備え、テスト入力用レジスタの数及びテスト用信号線の本数を抑え、チップ面積を低減した半導体集積回路が開示されている。しかしながら、メモリセルから読み出される信号の遅延やデータの連続性を改善することに関しては記載されていない。
【0010】
【特許文献1】
特開平6−96599号公報 (第1頁、図1)
【0011】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、1ワードのビット長が比較的短いメモリセルを複数搭載する半導体集積回路において、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することを目的とする。
【0012】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、データを記憶する第1群のメモリセル及び第2群のメモリセルと、第1群のメモリセルと第1のデータバスとの間に電気的に接続され、第1群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第1の書込み/読出し回路と、第2群のメモリセルと第2のデータバスとの間に電気的に接続され、第2群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第2の書込み/読出し回路と、第1のデータバスと第2のデータバスとの間に電気的に接続され、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、第1及び第2のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路とを具備する。
【0013】
ここで、データバス制御回路が、信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、第1のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第1群のトランジスタスイッチと、第1のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第2群のトランジスタスイッチと、第2のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第3群のトランジスタスイッチと、第2のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第4群のトランジスタスイッチと、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、第1群のメモリセルを選択する際に第1群及び第4群のトランジスタスイッチをオンさせ、第2群のメモリセルを選択する際に第2群及び第3群のトランジスタスイッチをオンさせる論理回路とを含むようにしても良い。
【0014】
また、第1群及び第2群のメモリセルの各々が、1ワードが8ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成するようにしても良い。
【0015】
以上のように構成した本発明によれば、第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに一方のデータバスから他方のデータバスにデータを供給するデータバス制御回路を設けることにより、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することができる。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路に含まれているSRAMの構成を示すブロック図である。図1に示すように、この半導体集積回路は、8ビット×8ワード×2組のメモリセルを構成するメモリセルアレイのブロック10及び11を有している。ブロック10及び11は、ブロック選択信号BS及びBSバーに従って選択的に使用される。
【0017】
これらのメモリセルのワードラインWL0〜WL7は、ワードライン駆動回路20によって駆動され、バランス伝送を行うビットラインの組(BLH0、BLC0)〜(BLH7、BLC7)を介して接続された書込み/読出し回路30及び31によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み/読出し回路30及び31は、第1の内部データバスDB0〜DB7及び第2の内部データバスDB8〜DB15を介して、2組の入出力回路50〜57及び60〜67にそれぞれ接続されている。
【0018】
ブロック選択信号BS及びBSバーに従って、2組の入出力回路50〜57及び60〜67の内の1組が活性化され、活性化された入出力回路は、選択されたブロックに対応するデータバスと外部との間でデータの受け渡しを行う。また、入出力回路50〜57の入力線は、入出力回路60〜67の入力線にそれぞれ接続され、入出力回路50〜57の出力線は、入出力回路60〜67の出力線にそれぞれ接続されている。
【0019】
第1の内部データバスDB0〜DB7と第2の内部データバスDB8〜DB15との間には、データバス制御回路40が接続されている。データバス制御回路40は、図7に示すようなデータの不連続を防ぐために、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、選択されたブロックに対応する一方の内部データバスから他方の内部データバスにデータを供給する。
【0020】
図2に、本実施形態において用いられるデータバス制御回路の1系統分の構成例を示す。図2に示すデータバス制御回路40は、第1の内部データバスの配線DB0と第2の内部データバスの配線DB8との間に接続されるものである。
【0021】
データバス制御回路40は、入力端子及び出力端子を有するバッファ回路44と、配線DB0とバッファ回路44の入力端子との間に接続されたNチャネルMOSトランジスタQ1と、配線DB0とバッファ回路44の出力端子との間に接続されたNチャネルMOSトランジスタQ2と、配線DB8とバッファ回路44の入力端子との間に接続されたNチャネルMOSトランジスタQ3と、配線DB8とバッファ回路44の出力端子との間に接続されたNチャネルMOSトランジスタQ4とを含んでいる。これらのトランジスタは、ゲートがハイレベルになるとオンするスイッチとして用いられる。
【0022】
また、データバス制御回路40は、ブロック選択信号BS及びBSバーと、書込み/読出し回路30及び31に含まれているセンスアンプを活性化するセンスアンプオン信号SAとに基づいて、上記トランジスタスイッチをオン/オフさせるデータバス制御信号BA0及びBA1を発生する論理回路を含んでいる。
【0023】
この論理回路は、ブロック選択信号BS及びBSバーが一方の入力端子にそれぞれ供給される2つのAND回路41及び42と、センスアンプオン信号SAを反転するインバータ43とを有している。AND回路41及び42の他方の入力端子には、インバータ43によって反転されたセンスアンプオン信号が供給され、AND回路41及び42の出力端子から、データバス制御信号BA0及びBA0がそれぞれ出力される。
【0024】
上記論理回路は、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、ブロック10を選択する際には、データバス制御信号BA0をハイレベルとしてトランジスタQ1及びQ4をオンさせ、ブロック11を選択する際には、データバス制御信号BA1をハイレベルとしてトランジスタQ2及びQ3をオンさせる。これにより、メモリセルアレイのブロック10及び11において読出し動作が行われていないときに、ブロック10を選択する際には、配線DB0から配線DB8にデータが供給され、ブロック11を選択する際には、配線DB8から配線DB0にデータが供給される。
【0025】
次に、図1に示すSRAMにおける動作タイミング及び各部の信号レベルの変化について、図3を参照しながら説明する。
図3に示すように、クロック信号CKの立上がりに同期して、ブロック選択信号BSが、メモリセルアレイのブロック10とブロック11とを交互に選択するように変化する。また、クロック信号CKの立上がりに同期して、センスアンプオン信号SAが所定の期間ハイレベルとされて、ブロック10の第1番目のビットから読み出された信号が内部データバスDB0に供給され、ブロック11の第1番目のビットから読み出された信号が内部データバスDB8に供給される。
【0026】
データバス制御回路40が存在しない場合には、内部データバスDB8の信号レベルの変化は破線で示すようになるが、データバス制御回路40を設けたことにより、内部データバスDB8の信号レベルの変化は実線で示すようになる。これにより、I/O出力において、従来存在していた破線で示すようなレベル変化が解消されて、実線で示すようにデータの連続性が確保される。なお、本実施形態において、データバス制御回路40を動作させないようにすれば、1ワードが16ビットのデータをメモリセルアレイのブロック10及び11に記憶することも可能である。
【図面の簡単な説明】
【図1】本発明の一実施形態におけるSRAMを示すブロック図。
【図2】図1のデータバス制御回路の1系統分の構成例を示す回路図。
【図3】図1のSRAMにおける各部の信号レベルの変化を示す図。
【図4】8ビットデータを記憶する従来のSRAMを示すブロック図。
【図5】16ビットデータを記憶する従来のSRAMを示すブロック図。
【図6】8ビットデータを記憶する改良型SRAMを示すブロック図。
【図7】図6のSRAMにおける各部の信号レベルの変化を示す図。
【符号の説明】
10、11 メモリセルアレイブロック、 20 ワードライン駆動回路、 30、31 書込み/読出し回路、 40、データバス制御回路、 41、42AND回路、 43 インバータ、 44 バッファ回路、 50〜57、60〜67 入出力回路、 WL0〜WL7 ワードライン、 BLH0〜BLH7、BLC0〜BLC7 ビットライン、 DB0〜DB15 内部データバス、 Q1〜Q4 NチャネルMOSトランジスタ
Claims (3)
- データを記憶する第1群のメモリセル及び第2群のメモリセルと、
前記第1群のメモリセルと第1のデータバスとの間に電気的に接続され、前記第1群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第1の書込み/読出し回路と、
前記第2群のメモリセルと第2のデータバスとの間に電気的に接続され、前記第2群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第2の書込み/読出し回路と、
前記第1のデータバスと前記第2のデータバスとの間に電気的に接続され、前記第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、前記第1及び第2のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、
前記第1及び第2のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路と、
を具備する半導体集積回路。 - 前記データバス制御回路が、
信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、
前記第1のデータバスの複数の配線と前記複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第1群のトランジスタスイッチと、
前記第1のデータバスの複数の配線と前記複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第2群のトランジスタスイッチと、
前記第2のデータバスの複数の配線と前記複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第3群のトランジスタスイッチと、
前記第2のデータバスの複数の配線と前記複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第4群のトランジスタスイッチと、
前記第1群及び第2群のメモリセルにおいて読出し動作が行われていないときに、前記第1群のメモリセルを選択する際に前記第1群及び第4群のトランジスタスイッチをオンさせ、前記第2群のメモリセルを選択する際に前記第2群及び第3群のトランジスタスイッチをオンさせる論理回路と、
を含む、請求項1記載の半導体集積回路。 - 前記第1群及び第2群のメモリセルの各々が、1ワードが8ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成する、請求項1又は2記載の半導体集積回路。
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JP2003053996A JP2004265503A (ja) | 2003-02-28 | 2003-02-28 | 半導体集積回路 |
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Cited By (2)
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JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
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2003
- 2003-02-28 JP JP2003053996A patent/JP2004265503A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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