JPH07288282A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ボンディングを入れ換えることなくつまりは
ボンディングパッドを２列配置したまま外部端子の対称
配置を実現しうるダイナミック型ＲＡＭ等の半導体装置
を実現する。これにより、特にＬＯＣパッケージ形態を
採るダイナミック型ＲＡＭ等の大容量化を図りその信頼
性を確保しつつ、ダイナミック型ＲＡＭ等からなる記憶
装置の実装効率を高める。 【構成】 データ入出力用パッドを含む第１のパッド
を、半導体基板面の中心線に沿って千鳥状に２列配置
し、電源電圧供給用及び接地電位供給用パッドを含む第
２のパッドを中心線に沿って１列配置するとともに、切
り換え制御信号ＰＳＣに従って対をなす第１のパッドの
実質的な機能を選択的に入れ換えるパッド切り換え回路
ＰＳを設ける。この結果、第２のパッドについては、ボ
ンディングを入れ換えることで、また第１のパッドにつ
いては、ボンディングを入れ換えることなくパッドの実
質的な機能を入れ換え、外部端子の対称配置を実現す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、ＬＯＣ（Ｌｅａｄ ＯｎＣｈｉｐ：リ
ードオンチップ）パッケージ形態を採るダイナミック型
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：
ランダムアクセスメモリ）等に利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】ボンディングパッドを半導体基板面の中
心線に沿って直線状に配置し、これらのパッドの両側に
近接して電源電圧供給用バスバーリード及び接地電位供
給用バスバーリードを配置するいわゆるＬＯＣパッケー
ジ形態があり、このようなＬＯＣパッケージ形態を採る
ダイナミック型ＲＡＭ等の半導体装置がある。

【０００３】ＬＯＣパッケージ形態を採るダイナミック
型ＲＡＭについては、例えば、特開平３−２１４６６９
号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】ＬＯＣパッケージ形態
を採るダイナミック型ＲＡＭ等において、電源電圧供給
用及び接地電位供給用パッドを含むボンディングパッド
は、半導体基板面の中心線に沿って直線状に配置され、
これらのパッドの両側には、アルミニウム等の金属配線
層からなる電源電圧供給用及び接地電位供給用バスバー
リードが配置される。各バスバーリードは、それぞれ最
短距離をもって複数の電源電圧供給用又は接地電位供給
用ボンディングパッドにボンディングされ、これらのボ
ンディングパッドを介してダイナミック型ＲＡＭの各回
路に対する電源供給が実現される。これにより、ダイナ
ミック型ＲＡＭの電源インピーダンスを低減し、その電
源ノイズを抑制することができるとともに、パッド配置
の自由度を高め、パッケージとしてのキャパビリティつ
まり収容能力を高めることができる。

【０００５】ところが、ダイナミック型ＲＡＭ等の大容
量化が進みその多ビット化が進むにしたがって、上記Ｌ
ＯＣパッケージ形態を採るダイナミック型ＲＡＭ等には
次のような問題点が生じることが本願発明者等によって
明らかとなった。すなわち、ダイナミック型ＲＡＭ等の
大容量化及び多ビット化は、その外部端子（ピン）数つ
まりはボンディングパッド数の増大を招く結果となる
が、ＬＯＣパッケージ形態を採るダイナミック型ＲＡＭ
等では、ボンディングパッドの配置位置が半導体基板面
の中心部に限定されるため、多数のボンディングパッド
を収容するには少なくとも千鳥状に２列配置する方法を
採らざるを得ない。

【０００６】一方、ダイナミック型ＲＡＭからなる記憶
装置を備えるコンピュータ等のディジタルシステムで
は、記憶装置の大容量化が進みつつあり、多数化したダ
イナミック型ＲＡＭのパッケージを実装ボードの両面つ
まり表面及び裏面に実装することによってボードの収容
能力を高める方法が採られる。このとき、ダイナミック
型ＲＡＭのパッケージは、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａ
ｌｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ：スイン スモー
ル アウトライン パッケージ）等のような小型のパッ
ケージ構造とすることが、実装効率を高める上で効果的
とされ、さらには実装ボードの表面及び裏面に実装され
るパッケージにおいて外部端子を対称配置することが、
ボードの配線効率を高める上で効果的とされる。

【０００７】周知のように、実装ボードの裏面に実装さ
れるパッケージの外部端子を表面実装されるパッケージ
に対して対称配置するには、その外部端子となるリード
を反対側に曲げるいわゆる逆曲げパッケージが有効とな
るが、ダイナミック型ＲＡＭがＴＳＯＰのような小型の
パッケージ構造を採る場合、リードの逆曲げは構造上の
信頼性を低下させる原因となる。これに対処するため、
パッケージ組立工程において、ボンディングパッドと対
応するリードつまりは外部端子との間のボンディングを
互いに入れ換えることで、外部端子の実質的な対称配置
を実現する方法が考えられるが、ボンディングパッドが
半導体基板の中心線に沿って２列配置される場合、入れ
換えによってボンディングワイヤが交差し、短絡障害の
可能性が高くなる。この結果、ボンディングパッドの２
列配置が困難となり、これによって設置しうるボンディ
ングパッド数が制限されるものとなる。

【０００８】この発明の目的は、ボンディングを入れ換
えることなくつまりはボンディングパッドを２列配置し
たまま外部端子の対称配置を実現しうるダイナミック型
ＲＡＭ等の半導体装置を提供することにある。この発明
の他の目的は、特にＬＯＣパッケージ形態を採るダイナ
ミック型ＲＡＭ等の大容量化を図りその信頼性を確保し
つつ記憶装置等の実装効率を高めることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＬＯＣパッケージ形態を採る
ダイナミック型ＲＡＭ等において、データ入出力用パッ
ドを含む第１のパッドを半導体基板面の中心線に沿って
千鳥状に２列配置し、電源電圧供給用及び接地電位供給
用パッドを含む第２のパッドを半導体基板面の中心線に
沿って１列配置するとともに、所定の切り換え制御信号
に従って対をなす第１のパッドの実質的な機能を選択的
に入れ換えるパッド切り換え回路を設ける。

【００１１】

【作用】上記手段によれば、電源電圧供給用及び接地電
位供給用パッドを含みかつ１列配置される第２のパッド
については、ボンディングを入れ換えることで外部端子
の対称性を確保し、データ入出力用パッドを含みかつ２
列配置される第１のパッドについては、ボンディングを
入れ換えることなくパッド切り換え回路によってパッド
の実質的な機能を入れ換え、外部端子の対称性を確保す
ることができる。この結果、ボンディングを入れ換える
ことなくつまりはボンディングパッド数に制約を与える
ことなく外部端子の対称配置を実現できるため、特にＬ
ＯＣパッケージ形態を採るダイナミック型ＲＡＭ等の大
容量化を図りその信頼性を確保しつつ、記憶装置等の実
装効率を高めることができる。

【００１２】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、この実施
例のダイナミック型ＲＡＭは、特に制限されないが、他
の同様な多数のダイナミック型ＲＡＭとともに所定の実
装ボードに実装され、コンピュータシステムの記憶装置
を構成する。また、図１の各ブロックを構成する回路素
子は、公知のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｃｔ
Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体型電界効果
トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）集積回
路の製造技術により、単結晶シリコンのような１個の半
導体基板面上に形成される。さらに、図１では、括弧内
に記されるボンディングパッドをもってダイナミック型
ＲＡＭの入力又は出力ノードが示されるとともに、括弧
外に記される入力又は出力信号とボンディングパッドと
の関係については、ダイナミック型ＲＡＭのパッケージ
が実装ボードの表面に実装される場合を例に示されてい
る。

【００１３】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、特に制限されないが、同図の垂直方
向に平行して配置される実質２０４８本のワード線と、
水平方向に平行して配置される実質９２１６組の相補ビ
ット線とを含む。これらのワード線及び相補ビット線の
交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳ
ＦＥＴからなる実質１８８７４３６８個のダイナミック
型メモリセルが格子状に配置される。これにより、この
実施例のダイナミック型ＲＡＭは、実質１８８７４３６
８ビットつまりいわゆる１８メガビットの記憶容量を有
するものとされる。

【００１４】メモリアレイＭＡＲＹを構成する２０４８
本のワード線は、ワード線駆動回路ＷＤに結合され、択
一的に選択状態とされる。このワード線駆動回路ＷＤに
は、ＸアドレスデコーダＸＤから同数つまり２０４８ビ
ットのワード線選択信号が供給される。また、Ｘアドレ
スデコーダＸＤには、ＸアドレスバッファＸＢから１１
ビットの内部アドレス信号Ｘ０〜Ｘ１０が供給され、タ
イミング発生回路ＴＧから内部制御信号ＸＤＧが供給さ
れる。さらに、ＸアドレスバッファＸＢには、１１個の
アドレス入力端子Ａ０〜Ａ１０つまりはボンディングパ
ッドＰ１５〜Ｐ２０ならびにＰ２３〜Ｐ２７から後述す
るパッド切り換え回路ＰＳを介してＸアドレス信号ＡＸ
０〜ＡＸ１０が時分割的に供給され、タイミング発生回
路ＴＧから図示されない内部制御信号ＸＬが供給され
る。

【００１５】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａ１０からパッド切り換え回路ＰＳを介して
供給されるＸアドレス信号ＡＸ０〜ＡＸ１０を内部制御
信号ＸＬに従って取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ１
０を形成して、ＸアドレスデコーダＸＤに供給する。一
方、ＸアドレスデコーダＸＤは、内部制御信号ＸＤＧの
ハイレベルを受けて選択的に動作状態とされる。この動
作状態において、ＸアドレスデコーダＸＤは、内部アド
レス信号Ｘ０〜Ｘ１０をデコードして、対応するワード
線選択信号を択一的にハイレベルとする。ワード線駆動
回路ＷＤは、ＸアドレスデコーダＸＤから供給されるワ
ード線選択信号のハイレベルを受けて、メモリアレイＭ
ＡＲＹの対応するワード線を択一的にハイレベルの選択
状態とする。

【００１６】次に、メモリアレイＭＡＲＹを構成する９
２１６組の相補ビット線は、センスアンプＳＡの対応す
る単位回路に結合される。センスアンプＳＡには、Ｙア
ドレスデコーダＹＤから実質５１２ビットのビット線選
択信号が供給され、タイミング発生回路ＴＧから内部制
御信号ＰＡが供給される。

【００１７】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる実質９２１６
個の単位回路を含み、これらの単位回路のそれぞれは、
一対のＣＭＯＳインバータが交差接続されてなる単位増
幅回路と一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位回路の単位増幅回路には、内部制御信号ＰＡ
に従って選択的にオン状態とされる一対の駆動ＭＯＳＦ
ＥＴを介して、回路の電源電圧及び接地電位が選択的に
供給される。また、各単位回路のスイッチＭＯＳＦＥＴ
のゲートは実質的に１８対ずつそれぞれ共通結合され、
ＹアドレスデコーダＹＤから対応するビット線選択信号
がそれぞれ共通に供給される。

【００１８】センスアンプＳＡの各単位回路を構成する
単位増幅回路は、内部制御信号ＰＡがハイレベルとされ
ることで選択的にかつ一斉に動作状態とされ、メモリア
レイＭＡＲＹの選択されたワード線に結合される９２１
６個のメモリセルから対応する相補ビット線を介して出
力される微小読み出し信号を増幅して、ハイレベル又は
ロウレベルの２値読み出し信号とする。一方、センスア
ンプＳＡの各単位回路を構成するスイッチＭＯＳＦＥＴ
は、対応するビット線選択信号がハイレベルとされるこ
とで１８対ずつ選択的にオン状態とされ、メモリアレイ
ＭＡＲＹの対応する１８組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤ１７＊（ここで、例えば非反転共
通データ線ＣＤ０と反転共通データ線ＣＤ０Ｂとをあわ
せて相補ビット線ＣＤ０＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様）との間を選択的に接続状態と
する。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから９ビットの内部アドレス信号Ｙ０〜Ｙ
８が供給されるとともに、タイミング発生回路ＴＧから
内部制御信号ＹＤＧが供給される。また、Ｙアドレスバ
ッファＹＢには、９個のアドレス入力端子Ａ０〜Ａ８か
らパッド切り換え回路ＰＳを介してＹアドレス信号ＡＹ
０〜ＡＹ８が時分割的に供給されるとともに、タイミン
グ発生回路ＴＧから図示されない内部制御信号ＹＬが供
給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａ８からパッド切り換え回路ＰＳを介して供
給されるＹアドレス信号ＡＹ０〜ＡＹ８を内部制御信号
ＹＬに従って取り込み、保持するとともに、これらのＹ
アドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ８を形
成し、ＹアドレスデコーダＹＤに供給する。一方、Ｙア
ドレスデコーダＹＤは、内部制御信号ＹＤＧのハイレベ
ルを受けて選択的に動作状態とされ、Ｙアドレスバッフ
ァＹＢから供給される内部アドレス信号Ｙ０〜Ｙ８をデ
コードして、対応するビット線選択信号を択一的にハイ
レベルとする。これらのビット選択信号は、前述のよう
に、センスアンプＳＡの対応する１８対のスイッチＭＯ
ＳＦＥＴのゲートにそれぞれ共通に供給される。

【００２１】この実施例において、センスアンプＳＡ
は、後述するように、８個のセンスアンプＳＡ０〜ＳＡ
７に分割配置され、メモリアレイＭＡＲＹは、これらの
センスアンプをはさむべく８対のメモリアレイＭＡＲＹ
００及びＭＡＲＹ０１ないしＭＡＲＹ７０及びＭＡＲＹ
７１に分割配置される。また、ワード線駆動回路ＷＤと
ＸアドレスデコーダＸＤは、メモリアレイＭＡＲＹ００
及びＭＡＲＹ０１ないしＭＡＲＹ７０及びＭＡＲＹ７１
に対応して８対のワード線駆動回路ＷＤ００及びＷＤ０
１ないしＷＤ７０及びＷＤ７１ならびにＸアドレスデコ
ーダＸＤ００及びＸＤ０１ないしＸＤ７０及びＸＤ７１
に分割配置され、ＹアドレスデコーダＹＤは、偶数番号
のセンスアンプＳＡ０，ＳＡ２，ＳＡ４及びＳＡ６に対
応するＹアドレスデコーダＹＤ０と、奇数番号のセンス
アンプＳＡ１，ＳＡ３，ＳＡ５及びＳＡ７に対応するＹ
アドレスデコーダＹＤ１とに分割配置される。

【００２２】メモリアレイＭＡＲＹの指定された１８組
の相補ビット線が選択的に接続される相補共通データ線
ＣＤ０＊〜ＣＤ１７＊は、データ入出力回路ＩＯに結合
される。データ入出力回路ＩＯは、相補共通データ線Ｃ
Ｄ０＊〜ＣＤ１７＊に対応して設けられるそれぞれ１８
個のライトアンプ及びメインアンプならびにデータ入力
バッファ及びデータ出力バッファを含む。このうち、各
ライトアンプの出力端子及びメインアンプの入力端子
は、対応する相補共通データ線ＣＤ０＊〜ＣＤ１７＊に
それぞれ共通結合される。また、各ライトアンプの入力
端子は、対応するデータ入力バッファの出力端子にそれ
ぞれ結合され、各データ入力バッファの入力端子は、パ
ッド切り換え回路ＰＳを介して対応するデータ入出力端
子Ｄ０〜Ｄ１７つまりボンディングパッドＰ２〜Ｐ５，
Ｐ７〜Ｐ１１，Ｐ３２〜Ｐ３６ならびにＰ３８〜Ｐ４１
にそれぞれ結合される。さらに、各メインアンプの出力
端子は、対応するデータ出力バッファの入力端子にそれ
ぞれ結合され、各データ出力バッファの出力端子は、パ
ッド切り換え回路ＰＳを介して対応するデータ入出力端
子Ｄ０〜Ｄ１７にそれぞれ結合される。

【００２３】データ入出力回路ＩＯの各データ入力バッ
ファは、ダイナミック型ＲＡＭが書き込みモードで選択
状態とされるとき、対応するデータ入出力端子Ｄ０〜Ｄ
１７からパッド切り換え回路ＰＳを介して供給される１
８ビットの書き込みデータを取り込み、対応するライト
アンプにそれぞれ伝達する。これらの書き込みデータ
は、対応するライトアンプによって所定の相補書き込み
信号とされた後、対応する相補共通データ線ＣＤ０＊〜
ＣＤ１７＊を介してメモリアレイＭＡＲＹの選択された
１８個のメモリセルに一斉に書き込まれる。一方、デー
タ入出力回路ＩＯの各メインアンプは、ダイナミック型
ＲＡＭが読み出しモードで選択状態とされるとき、メモ
リアレイＭＡＲＹの選択された１８個のメモリセルから
対応する相補共通データ線ＣＤ０＊〜ＣＤ１７＊を介し
て出力される１８ビットの２値読み出し信号をさらに増
幅して、対応するデータ出力バッファに伝達する。これ
らの読み出しデータは、対応するデータ出力バッファか
らパッド切り換え回路ＰＳ及びデータ入出力端子Ｄ０〜
Ｄ１７を介して外部に送出される。

【００２４】以上の結果、この実施例のダイナミック型
ＲＡＭは、１８ビットの記憶データを同時に入力又は出
力するいわゆる×１８ビット構成のダイナミック型ＲＡ
Ｍとされ、１０４８５７６ワードつまりいわゆる１メガ
ワード×１８ビットのワード構成を持つものとされる。
なお、この実施例のダイナミック型ＲＡＭのビット構成
は、パリティビットを含む２バイト分の記憶データに対
応する。また、この実施例のダイナミック型ＲＡＭは、
特に制限されないが、カラムアドレスストローブ信号Ｕ
ＣＡＳＢ及びＬＣＡＳＢつまりは内部制御信号ＵＩＯ及
びＬＩＯに従って１８ビットの記憶データのうちの１バ
イト分つまり９ビットを選択的に入力又は出力するいわ
ゆるバイト制御機能を持つ。

【００２５】タイミング発生回路ＴＧは、外部端子ＲＡ
ＳＢつまりパッドＰ１４，外部端子ＵＣＡＳＢ及びＬＣ
ＡＳＢつまりパッドＰ３０及びＰ３１，外部端子ＷＥＢ
つまりパッドＰ１３ならびに外部端子ＯＥＢつまりパッ
ドＰ２９からパッド切り換え回路ＰＳを介して供給され
るロウアドレスストローブ信号ＲＡＳＢ，カラムアドレ
スストローブ信号ＵＣＡＳＢ及びＬＣＡＳＢ，ライトイ
ネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥを
もとに上記各種の内部制御信号を選択的に形成し、ダイ
ナミック型ＲＡＭの各部に供給する。

【００２６】パッド切り換え回路ＰＳは、ボンディング
パッドＰＰＳを介して供給される切り換え制御信号ＰＳ
Ｃに従って、対をなす合計１８組のボンディングパッド
Ｐ２及びＰ４１ないしＰ２０及びＰ２３の実質的な機能
つまりはこれらのボンディングパッドを介して入力又は
出力される論理信号を互いに入れ換え、ダイナミック型
ＲＡＭの各部に伝達する。なお、切り換え制御信号ＰＳ
Ｃは、ボンディングパッドＰＰＳが電源電圧供給用又は
接地電位供給用バスバーリードに結合されることによっ
て選択的にハイレベル又はロウレベルとされる。パッド
切り換え回路ＰＳの具体的な構成及び動作については、
後で詳細に説明する。

【００２７】ところで、この実施例のダイナミック型Ｒ
ＡＭは、＋５Ｖのような正電位の電源電圧ＶＣＣと０Ｖ
つまり接地電位ＶＳＳとをその動作電源とする。このう
ち、電源電圧ＶＣＣは、３個の電源電圧供給用端子ＶＣ
Ｃ１〜ＶＣＣ３から４個の電源電圧供給用ボンディング
パッドＰＶＣ１〜ＰＶＣ４を介してダイナミック型ＲＡ
Ｍの各回路に供給され、接地電位ＶＳＳは、３個の接地
電位供給端子ＶＳＳ１〜ＶＳＳ３から４個の接地電位供
給用ボンディングパッドＰＶＳ１〜ＰＶＳ４を介してダ
イナミック型ＲＡＭの各回路に供給される。

【００２８】一方、この実施例のダイナミック型ＲＡＭ
は、ＬＯＣパッケージ形態を採り、上記３個の電源電圧
供給端子ＶＣＣ１〜ＶＣＣ３と４個の電源電圧供給用ボ
ンディングパッドＰＶＣ１〜ＰＶＣ４との間ならびに３
個の接地電位供給端子ＶＳＳ１〜ＶＳＳ３と４個の接地
電位供給用ボンディングパッドＰＶＳ１〜ＰＶＳ４との
間の結合は、金属配線層からなる電源電圧供給用バスバ
ーリードＢＢＣ又は接地電位供給用バスバーリードＢＢ
Ｓを介して行われる。また、電源電圧供給用ボンディン
グパッドＰＶＣ１を介して得られる電源電圧ＶＣＣＡと
接地電位供給用ボンディングパッドＰＶＳ１を介して得
られる接地電位ＶＳＳＡ、電源電圧供給用ボンディング
パッドＰＶＣ２を介して得られる電源電圧ＶＣＣＢと接
地電位供給用ボンディングパッドＰＶＳ２を介して得ら
れる接地電位ＶＳＳＢ、電源電圧供給用ボンディングパ
ッドＰＶＣ３を介して得られる電源電圧ＶＣＣＣと接地
電位供給用ボンディングパッドＰＶＳ３を介して得られ
る接地電位ＶＳＳＣならびに電源電圧供給用ボンディン
グパッドＰＶＣ４を介して得られる電源電圧ＶＣＣＤと
接地電位供給用ボンディングパッドＰＶＳ４を介して得
られる接地電位ＶＳＳＤは、それぞれダイナミック型Ｒ
ＡＭの対応する回路に専用電源として供給される。これ
らの結果、電源電圧ＶＣＣ及び接地電位ＶＳＳの供給径
路が用途ごとつまりは回路ごとに分離されるとともに、
これらの電源電圧又は接地電位供給径路のインピーダン
スが低減され、電源ノイズが抑制されて、ダイナミック
型ＲＡＭの動作が安定化されるものとなる。なお、ダイ
ナミック型ＲＡＭの具体的なパッド配置とその接続形態
については、後で詳細に説明する。

【００２９】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図をもとに、
この実施例のダイナミック型ＲＡＭの基板レイアウトの
概要について説明する。なお、以下の説明では、図２の
位置関係をもって半導体基板面上の上下左右を表す。

【００３０】図２において、ダイナミック型ＲＡＭを構
成するセンスアンプＳＡは、８個のセンスアンプＳＡ０
〜ＳＡ７に分割され、メモリアレイＭＡＲＹも、これら
のセンスアンプに対応して８対のメモリアレイＭＡＲＹ
００及びＭＡＲＹ０１ないしＭＡＲＹ７０及びＭＡＲＹ
７１に分割される。このうち、４対のメモリアレイＭＡ
ＲＹ００及びＭＡＲＹ０１，ＭＡＲＹ２０及びＭＡＲＹ
２１，ＭＡＲＹ４０及びＭＡＲＹ４１ならびにＭＡＲＹ
６０及びＭＡＲＹ６１は、半導体基板面の縦の中心線の
左側にそのワード線を同図の水平方向に向ける形でいわ
ゆる横積み配置され、各対のメモリアレイの間には対応
するセンスアンプＳＡ０，ＳＡ２，ＳＡ４及びＳＡ６が
それぞれ配置される。同様に、残り４対のメモリアレイ
ＭＡＲＹ１０及びＭＡＲＹ１１，ＭＡＲＹ３０及びＭＡ
ＲＹ３１，ＭＡＲＹ５０及びＭＡＲＹ５１ならびにＭＡ
ＲＹ７０及びＭＡＲＹ７１は、半導体基板面の右側にや
はり横積み配置され、各対のメモリアレイの間には対応
するセンスアンプＳＡ１，ＳＡ３，ＳＡ５及びＳＡ７が
それぞれ配置される。これにより、ダイナミック型ＲＡ
Ｍは、いわゆるシェアドセンス方式を採るものとなり、
センスアンプＳＡ０〜ＳＡ７は、対応する一対のメモリ
アレイＭＡＲＹ００及びＭＡＲＹ０１ないしＭＡＲＹ７
０及びＭＡＲＹ７１によってそれぞれ共有される。

【００３１】メモリアレイＭＡＲＹ２１及びＭＡＲＹ４
０ならびにＭＡＲＹ３１及びＭＡＲＹ５０の中間には、
半導体基板面の横の中心線に沿って、Ｙアドレスデコー
ダＹＤが２個に分割されてなるＹアドレスデコーダＹＤ
０及びＹＤ１がそれぞれ配置される。このうち、Ｙアド
レスデコーダＹＤ０は、半導体基板面の左側に配置され
る４個のセンスアンプＳＡ０，ＳＡ２，ＳＡ４及びＳＡ
６によって共有され、ＹアドレスデコーダＹＤ１は、半
導体基板面の右側に配置される４個のセンスアンプＳＡ
１，ＳＡ３，ＳＡ５及びＳＡ７によって共有される。

【００３２】一方、半導体基板面の縦の中心線をはさむ
２個のメモリアレイＭＡＲＹ００及びＭＡＲＹ１０ない
しＭＡＲＹ６１及びＭＡＲＹ７１の内側には、Ｘアドレ
スデコーダＸＤが１６個に分割されてなるＸアドレスデ
コーダＸＤ００及びＸＤ１０ないしＸＤ６１及びＸＤ７
１がそれぞれ配置され、その内側には、ワード線駆動回
路ＷＤが１６個に分割されてなるワード線駆動回路ＷＤ
００及びＷＤ１０ないしＷＤ６１及びＷＤ７１がそれぞ
れ配置される。

【００３３】この実施例において、ダイナミック型ＲＡ
ＭはＬＯＣパッケージ形態を採り、ワード線駆動回路Ｗ
Ｄ００及びＷＤ１０ないしＷＤ６１及びＷＤ７１のさら
に内側には、半導体基板ＳＵＢの縦の中心線に沿って、
多数のボンディングパッドが配置される。このうち、切
り換え制御信号ＰＳＣが入力されるパッドＰＰＳと電源
電圧供給用パッドＰＶＣ１〜ＰＶＣ４ならびに接地電位
供給用パッドＰＶＳ１〜ＰＶＳ４つまり第２のパッド
は、半導体基板ＳＵＢの中心線上に１列に配置され、そ
の他のパッドＰ２〜Ｐ４１つまり第１のパッドは、半導
体基板ＳＵＢの中心線をはさんで千鳥状に２例配置され
る。これらのパッドの両側には、後述するように、所定
の絶縁性接着フィルムをはさんで、電源電圧供給用バス
バーリードＢＢＣ及び接地電位供給用バスバーリードＢ
ＢＳならびに信号用リードが延長され、所定の組み合わ
せでボンディング処理が行われる。

【００３４】図３には、図１のダイナミック型ＲＡＭの
パッケージ及び実装ボードの一実施例の部分的な断面構
造図が示されている。また、図４には、図１のダイナミ
ック型ＲＡＭの表面実装用パッケージの一実施例の端子
配置図が示され、図５には、その裏面実装用パッケージ
の一実施例の端子配置図が示されている。これらの図を
もとに、この実施例のダイナミック型ＲＡＭのパッケー
ジ構造と端子配置ならびにその特徴について説明する。
なお、以下の説明では、図３ないし図５の位置関係をも
ってパッケージ及び実装ボードの上下左右を表す。

【００３５】図３において、この実施例のダイナミック
型ＲＡＭは、前述のように、ＬＯＣパッケージ形態を採
るとともに、そのパッケージ構造はいわゆるＴＳＯＰパ
ッケージ構造とされ、実装ボードＢＤをはさんで両面実
装される。このため、実装ボードＢＤの表面側に実装さ
れる表面実装用パッケージＰＫＧＦでは、チップＣＨＰ
Ｆの表面に延長されたリードフレームＬＦＦがパッケー
ジの外側において下方つまり実装ボードＢＤ側に曲折さ
れて外部端子となるが、実装ボードＢＤの裏面側に実装
される裏面実装用パッケージＰＫＧＢでは、チップＣＨ
ＰＢの表面に延長されたリードフレームＬＦＢがパッケ
ージの外側において上方つまり実装ボードＢＤ側に曲折
されて外部端子となる。実装ボードＢＤの表面及び裏面
には、所定膜のプリント配線ＰＷＦ及びＰＷＢが形成さ
れ、その内部には、表面実装用パッケージＰＫＧＦ及び
裏面実装用パッケージＰＫＧＢの対応する外部端子を結
合するための貫通配線ＴＷ１及びＴＷ２等が形成され
る。

【００３６】ところで、表面実装用パッケージＰＫＧＦ
は、図４に示されるように、パッケージの左側及び右側
にそれぞれ２１個ずつ設けられる合計４２個の外部端子
を備える。このうち、左側に設けられる３個の外部端子
Ｔ１及びＴ６ならびにＴ２１は、電源電圧ＶＣＣを供給
するための電源電圧供給用外部端子ＶＣＣ１及びＶＣＣ
２ならびにＶＣＣ３とされ、右側の３個の外部端子Ｔ４
２及びＴ３７ならびにＴ２２は、接地電位ＶＳＳを供給
するための接地電位供給用外部端子ＶＳＳ１及びＶＳＳ
２ならびにＶＳＳ３とされる。また、左側及び右側の合
計１８個の外部端子Ｔ２〜Ｔ５，Ｔ７〜Ｔ１１，Ｔ３２
〜Ｔ３６ならびにＴ３８〜Ｔ４１は、データ入出力用の
外部端子Ｄ０〜Ｄ１７とされ、合計１１個の外部端子Ｔ
１５〜Ｔ２０ならびにＴ２３〜Ｔ２７は、アドレス入力
用の外部端子Ａ０〜Ａ１０とされる。そして、左側の外
部端子Ｔ１３及びＴ１４は、それぞれライトイネーブル
信号ＷＥＢ及びロウアドレスストローブ信号ＲＡＳＢを
入力するための起動制御信号入力用外部端子ＷＥＢ及び
ＲＡＳＢとされ、左側の外部端子Ｔ２９ならびにＴ３０
及びＴ３１は、それぞれ出力イネーブル信号ＯＥＢなら
びにカラムアドレスストローブ信号ＵＣＡＳＢ及びＬＣ
ＡＳＢを入力するための起動制御信号入力用外部端子Ｏ
ＥＢならびにＵＣＡＳＢ及びＬＣＡＳＢとされる。な
お、外部端子Ｔ１２及びＴ２８は、ともに使用されない
非接続端子ＮＣとされる。

【００３７】一方、裏面実装用パッケージＰＫＧＢは、
図５に示されるように、パッケージの左側及び右側にそ
れぞれ２１個ずつ設けられ上記表面実装用パッケージＰ
ＫＧＦとはパッケージの中心線を軸に線対称的に割り当
てられる合計４２個の外部端子を備える。このうち、右
側に設けられる３個の外部端子Ｔ４２及びＴ３７ならび
にＴ２２は、電源電圧ＶＣＣを供給するための電源電圧
供給用外部端子ＶＣＣ１及びＶＣＣ２ならびにＶＣＣ３
とされ、左側の３個の外部端子Ｔ１及びＴ６ならびにＴ
２１は、接地電位ＶＳＳを供給するための接地電位供給
用外部端子ＶＳＳ１及びＶＳＳ２ならびにＶＳＳ３とさ
れる。また、右側及び左側の１８個の外部端子Ｔ４１〜
Ｔ３８，Ｔ３６〜Ｔ３２，Ｔ１１〜Ｔ７ならびにＴ５〜
Ｔ２は、データ入出力用外部端子Ｄ０〜Ｄ１７とされ、
１１個の外部端子Ｔ２８〜Ｔ２３ならびにＴ２０〜Ｔ１
６は、アドレス入力用外部端子Ａ０〜Ａ１０とされる。
そして、右側の外部端子Ｔ３０及びＴ２９は、それぞれ
ライトイネーブル信号ＷＥＢ及びロウアドレスストロー
ブ信号ＲＡＳＢを入力するための起動制御信号入力用外
部端子ＷＥＢ及びＲＡＳＢとされ、右側の外部端子Ｔ１
４ならびにＴ１３及びＴ１２は、それぞれ出力イネーブ
ル信号ＯＥＢならびにカラムアドレスストローブ信号Ｕ
ＣＡＳＢ及びＬＣＡＳＢを入力するための起動制御信号
入力用外部端子ＯＥＢならびにＵＣＡＳＢ及びＬＣＡＳ
Ｂとされる。なお、外部端子Ｔ１５及びＴ３１は、とも
に使用されない非接続端子ＮＣとされる。

【００３８】これらのことから、裏面実装用パッケージ
ＰＫＧＢは、そのリードフレームつまりは外部端子を逆
曲げすることなく、表面実装用パッケージＰＫＧＦとは
対称的なピン配置を有するものとなり、前記図３に示さ
れるように、これらのパッケージを実装ボードＢＤの表
面及び裏面の対応する位置に配置することにより、各外
部端子を機能ごとに対応付けることができる。この結
果、実装ボードＢＤにおけるダイナミック型ＲＡＭの実
装密度を高め、ダイナミック型ＲＡＭからなる記憶装置
の実装効率を高めることができるものである。

【００３９】図６には、図１のダイナミック型ＲＡＭの
表面実装用パッケージＰＫＧＦの一実施例のパッド接続
図が示され、図７には、その裏面実装用パッケージＰＫ
ＧＢの一実施例のパッド接続図が示されている。また、
図８には、図１のダイナミック型ＲＡＭに含まれるパッ
ド切り換え回路ＰＳの一実施例の部分的な回路図が示さ
れ、図９には、表面実装用パッケージ及び裏面実装用パ
ッケージの一実施例の信号経路図が示されている。これ
らの図をもとに、この実施例のダイナミック型ＲＡＭの
表面実装用パッケージ及び裏面実装用パッケージのパッ
ド接続形態，パッド切り換え方法及び信号経路とその特
徴について説明する。

【００４０】図６において、この実施例のダイナミック
型ＲＡＭは、前述のように、ＬＯＣパッケージ形態を採
り、表面実装用パッケージＰＫＧＦのチップＣＨＰＦの
中央部には、半導体基板面の縦の中心線に沿って合計４
５個のボンディングパッドが配置される。このうち、９
個のパッドＰＰＳ，ＰＶＣ１〜ＰＶＣ４ならびにＰＶＳ
１〜ＰＶＳ４は、半導体基板面の縦の中心線上に配置さ
れ、残り３６個のパッドＰ２〜Ｐ４１は、半導体基板面
の縦の中心線をはさんで千鳥状に２列配置される。これ
らのパッド列の左側には、アルミニウム等の金属配線層
からなる電源電圧供給用バスバーリードＢＢＣが配置さ
れ、その右側には、やはり金属配線層からなる接地電位
供給用バスバーリードＢＢＳが配置される。

【００４１】電源電圧供給用バスバーリードＢＢＣは、
その左側において外部端子Ｔ１及びＴ６ならびにＴ２１
つまりは電源電圧供給用外部端子ＶＣＣ１及びＶＣＣ２
ならびにＶＣＣ３に結合されるとともに、それぞれ最短
距離をもって電源電圧供給用パッドＰＶＣ１〜ＰＶＣ４
にボンディングされる。同様に、接地電位供給用バスバ
ーリードＢＢＳは、その右側において外部端子Ｔ４２及
びＴ３７ならびにＴ２２つまりは接地電位供給用外部端
子ＶＳＳ１及びＶＳＳ２ならびにＶＳＳ３に結合される
とともに、それぞれ最短距離をもって接地電位供給用パ
ッドＰＶＳ１〜ＰＶＳ４にボンディングされる。これに
より、電源電圧及び接地電位供給径路におけるインピー
ダンスが削減され、電源ノイズが抑制されて、ダイナミ
ック型ＲＡＭの動作が安定化されるとともに、電源電圧
供給用及び接地電位供給用パッドに関するパッド配置の
自由度が高められ、パッケージのキャパビリティすなわ
ち収容能力が高められるものとなる。なお、電源電圧供
給用バスバーリードＢＢＣ及び接地電位供給用バスバー
リードＢＢＳは、図示されない絶縁性の接着フィルムを
介してチップＣＨＰＦに接着される。

【００４２】電源電圧供給用バスバーリードＢＢＣの左
側には、外部端子Ｔ２〜Ｔ２０に対応する１８本のリー
ドが延長され、対応するボンディングパッドＰ２〜Ｐ２
０にそれぞれボンディングされる。同様に、接地電位供
給用バスバーリードＢＢＳの右側には、外部端子Ｔ２３
〜Ｔ４１に対応する１８本のリードが延長され、対応す
るボンディングＰ２３〜Ｐ４１にそれぞれボンディング
される。この表面実装用パッケージＰＫＧＦにおいて、
切り換え制御信号ＰＳＣを入力するためのパッドＰＰＳ
は接地電位供給用バスバーリードＢＢＳに結合される。

【００４３】一方、裏面実装用パッケージＰＫＧＢのチ
ップＣＨＰＢは、図７に示されるように、表面実装用パ
ッケージＰＫＧＦと同一の構成とされ、半導体基板面の
縦の中心線に沿って１列又は２列に配置される合計４５
個のボンディングパッドを備えるが、電源電圧供給用バ
スバーリードＢＢＣは、これらのパッド列の右側に配置
され、接地電位供給用バスバーリードＢＢＳはパッド列
の左側に配置される。電源電圧供給用バスバーリードＢ
ＢＣは、その右側において外部端子Ｔ４２及びＴ３７な
らびにＴ２２つまりは電源電圧供給用外部端子ＶＣＣ１
及びＶＣＣ２ならびにＶＣＣ３に結合されるとともに、
それぞれ最短距離をもって電源電圧供給用パッドＰＶＣ
１〜ＰＶＣ４にボンディングされる。また、接地電位供
給用バスバーリードＢＢＳは、その左側において外部端
子Ｔ１及びＴ６ならびにＴ２１つまりは接地電位供給用
外部端子ＶＳＳ１及びＶＳＳ２ならびにＶＳＳ３に結合
されるとともに、それぞれ最短距離をもって接地電位供
給用パッドＰＶＳ１〜ＰＶＳ４にボンディングされる。

【００４４】電源電圧供給用バスバーリードＢＢＣの右
側には、外部端子Ｔ２３〜Ｔ４１に対応する１８本のリ
ードが延長され、対応するボンディングＰ２３〜Ｐ４１
にそれぞれボンディングされる。同様に、接地電位供給
用バスバーリードＢＢＳの左側には、外部端子Ｔ２〜Ｔ
２０に対応する１８本のリードが延長され、対応するボ
ンディングＰ２〜Ｐ２０にそれぞれボンディングされ
る。この裏面実装用パッケージＰＫＧＢにおいて、切り
換え制御信号ＰＳＣを入力するためのパッドＰＰＳは電
源電圧供給用バスバーリードＢＢＣに結合される。

【００４５】ところで、この実施例のダイナミック型Ｒ
ＡＭは、前述のように、パッド切り換え回路ＰＳを備
え、このパッド切り換え回路ＰＳに切り換え制御信号Ｐ
ＳＣを入力するためのパッドＰＰＳは、表面実装用パッ
ケージＰＫＧＦにおいて接地電位供給用バスバーリード
ＢＢＳに結合され、裏面実装用パッケージＰＫＧＢにお
いて電源電圧供給用バスバーリードＢＢＣに結合され
る。

【００４６】この実施例において、パッド切り換え回路
ＰＳは、特に制限されないが、図８に示されるように、
パッケージの左側及び右側に対称配置された１８対の外
部端子Ｔ２及びＴ４１，Ｔ３及びＴ４０，Ｔ４及びＴ３
９ないしＴ２０及びＴ２３つまりは半導体基板面の縦の
中心線をはさんで対称配置された１８対のパッドＰ２及
びＰ４１，Ｐ３及びＰ４０，Ｐ４及びＰ３９ならびにＰ
２０及びＰ２３に対応して設けられる１８個の単位パッ
ド切り換え回路ＳＣ１〜ＳＣ１８を含み、これらの単位
パッド切り換え回路のそれぞれは、図８の単位パッド切
り換え回路ＳＣ１に代表して示されるように、それぞれ
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴからなる４
個の相補ゲートＧ１〜Ｇ４を含む。

【００４７】このうち、各単位パッド切り換え回路を構
成する相補ゲートＧ１及びＧ４の一方は、対応する左側
の外部端子Ｔ２，Ｔ３，Ｔ４ないしＴ２０つまりボンデ
ィングパッドＰ２，Ｐ３，Ｐ４ないしＰ２０にそれぞれ
結合され、相補ゲートＧ２及びＧ３の一方は、対応する
右側の外部端子Ｔ４１，Ｔ４０，Ｔ３９ないしＴ２３つ
まりボンディングパッドＰ４１，Ｐ４０，Ｐ３９ないし
Ｐ２３にそれぞれ結合される。また、相補ゲートＧ１及
びＧ２の他方は、対応する内部信号線Ｄ０，Ｄ１，Ｄ２
ないしＡ５にそれぞれ結合され、相補ゲートＧ３及びＧ
４の他方は、対応する内部信号線Ｄ１７，Ｄ１６，Ｄ１
５ないしＡ６にそれぞれ結合される。各単位パッド切り
換え回路の相補ゲートＧ１及びＧ３を構成するＰチャン
ネルＭＯＳＦＥＴならびに相補ゲートＧ２及びＧ４を構
成するＮチャンネルＭＯＳＦＥＴのゲートには、切り換
え制御信号ＰＳＣが共通に供給され、相補ゲートＧ１及
びＧ３を構成するＮチャンネルＭＯＳＦＥＴならびに相
補ゲートＧ２及びＧ４を構成するＰチャンネルＭＯＳＦ
ＥＴのゲートには、そのインバータＶ１による反転信号
つまり反転切り換え制御信号ＰＳＣＢが共通に供給され
る。

【００４８】前記のように、表面実装用パッケージＰＫ
ＧＦのパッドＰＰＳは、接地電位供給用バスバーリード
ＢＢＳにボンディングされる。このため、切り換え制御
信号ＰＳＣは、接地電位ＶＳＳのようなロウレベルとさ
れ、反転切り換え制御信号ＰＳＣＢは、電源電圧ＶＣＣ
のようなハイレベルとされる。したがって、表面実装用
パッケージＰＫＧＦのパッド切り換え回路ＰＳでは、単
位パッド切り換え回路ＳＣ１〜ＳＣ１８の相補ゲートＧ
１及びＧ３が一斉に伝達状態となり、相補ゲートＧ２及
びＧ４は非伝達状態となる。この結果、図９に示される
ように、ダイナミック型ＲＡＭに対する入出力データＤ
０〜Ｄ１７は、対応する外部端子Ｔ２〜Ｔ５，Ｔ７〜Ｔ
１１，Ｔ３２〜Ｔ３６ならびにＴ３８〜Ｔ４１からパッ
ドＰ２〜Ｐ５，Ｐ７〜Ｐ１１，Ｐ３２〜Ｐ３６ならびに
Ｐ３８〜Ｐ４１さらにはパッド切り換え回路ＰＳの対応
する単位パッド切り換え回路ＳＣ１〜ＳＣ９を介してそ
れぞれ伝達されるものとなる。また、アドレス信号Ａ０
〜Ａ１０は、対応する外部端子Ｔ１５〜Ｔ２０ならびに
Ｔ２３〜Ｔ２７からパッドＰ１５〜Ｐ２０ならびにＰ２
３〜Ｐ２７さらにはパッド切り換え回路ＰＳの対応する
単位パッド切り換え回路ＳＣ１３〜ＳＣ１８を介してそ
れぞれ伝達され、ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＵＣＡＳＢ及びＬＣ
ＡＳＢ，ライトイネーブル信号ＷＥＢならびに出力イネ
ーブル信号ＯＥＢは、対応する外部端子Ｔ１４，Ｔ３０
及びＴ３１，Ｔ１３ならびにＴ２９からパッドＰ１４，
Ｐ３０及びＰ３１，Ｐ１３ならびにＰ２９を介してそれ
ぞれ伝達される。

【００４９】一方、裏面実装用パッケージＰＫＧＢのパ
ッドＰＰＳは、前述のように、電源電圧供給用バスバー
リードＢＢＣにボンディングされる。このため、切り換
え制御信号ＰＳＣは、電源電圧ＶＣＣのようなハイレベ
ルとされ、反転切り換え制御信号ＰＳＣＢは、接地電位
ＶＳＳのようなロウレベルとされる。したがって、裏面
実装用パッケージＰＫＧＢのパッド切り換え回路ＰＳで
は、単位パッド切り換え回路ＳＣ１〜ＳＣ１８の相補ゲ
ートＧ１及びＧ３が非伝達状態となり、代わって相補ゲ
ートＧ２及びＧ４が一斉に伝達状態となる。この結果、
図９に示されるように、入出力データＤ０〜Ｄ１７は、
対応する外部端子Ｔ４１〜Ｔ３８，Ｔ３６〜Ｔ３２，Ｔ
１１〜Ｔ７ならびにＴ５〜Ｔ２からパッドＰ４１〜Ｐ３
８，Ｐ３６〜Ｐ３２，Ｐ１１〜Ｐ７ならびにＰ５〜Ｐ２
さらにはパッド切り換え回路ＰＳの対応する単位パッド
切り換え回路ＳＣ１〜ＳＣ９を介してそれぞれ伝達され
るものとなる。また、アドレス信号Ａ０〜Ａ１０は、対
応する外部端子Ｔ２８〜Ｔ２３ならびにＴ２０〜Ｔ１６
からパッドＰ２８〜Ｐ２３ならびにＰ２０〜Ｐ１６さら
にはパッド切り換え回路ＰＳの対応する単位パッド切り
換え回路ＳＣ１３〜ＳＣ１８を介してそれぞれ伝達さ
れ、ロウアドレスストローブ信号ＲＡＳＢ，カラムアド
レスストローブ信号ＵＣＡＳＢ及びＬＣＡＳＢ，ライト
イネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥ
Ｂは、対応する外部端子Ｔ２９，Ｔ１３及びＴ１２，Ｔ
３０ならびにＴ１４からパッドＰ２９，Ｐ１３及びＰ１
２，Ｐ３０ならびにＰ１４を介してそれぞれ伝達される
ものとなる。

【００５０】つまり、この実施例のダイナミック型ＲＡ
Ｍでは、パッドＰＰＳを接地電位供給用バスバーリード
ＢＢＳ又は電源電圧供給用バスバーリードＢＢＣに選択
的にボンディングすることで、パッケージの左側に設け
られたデータ入出力用及びアドレス入力用ならびに起動
制御信号入力用の外部端子Ｔ２〜Ｔ２１つまりパッドＰ
２〜Ｐ２１の実質的な機能と、パッケージの右側に設け
られたデータ入出力用及びアドレス入力用ならびに起動
制御信号入力用の外部端子Ｔ４１〜Ｔ２３つまりパッド
Ｐ４１〜Ｐ２３の実質的な機能とを選択的に入れ換える
ことが可能となり、これによってリードフレームつまり
は外部端子を逆曲げすることなく、対称的なピン配置の
表面実装用パッケージＰＫＧＦ及び裏面実装用パッケー
ジＰＫＧＢを実現することができるものとなる。

【００５１】なお、図９から明らかなように、外部端子
Ｔ２〜Ｔ２１ならびにＴ４１〜Ｔ２３とパッドＰ２〜Ｐ
２１ならびにＰ４１〜Ｐ２３との間のボンディングは、
表面実装用パッケージＰＫＧＦ及び裏面実装用パッケー
ジＰＫＧＢにおいて同一の組み合わせとされる。このた
め、これらの外部端子及びパッド間を結合するボンディ
ングワイヤの交差はなくなり、パッドＰ２〜Ｐ２１なら
びにＰ４１〜Ｐ２３が２列配置されることの問題は生じ
ない。一方、電源電圧供給用バスバーリードＢＢＣ及び
接地電位供給用バスバーリードＢＢＳは、表面実装用パ
ッケージＰＫＧＦ及び裏面実装用パッケージＰＫＧＢに
おいてその配置位置が入れ換わるが、電源電圧供給用パ
ッドＰＶＣ１〜ＰＶＣ４ならびに接地電位供給用パッド
ＰＶＳ１〜ＰＶＳ４が半導体基板面の縦の中心線に沿っ
て１列配置されるため、やはりボンディングワイヤの交
差は生じない。これらの結果、この実施例のダイナミッ
ク型ＲＡＭでは、大半のパッドを２列配置した状態で対
称的なピン配置を実現できる訳であり、これによってピ
ンの対称配置が外部端子数に与える制約を解き、ダイナ
ミック型ＲＡＭの大容量化を推進できるものとなる。

【００５２】以上の本実施例に示されるように、この発
明をＬＯＣパッケージ形態を採るダイナミック型ＲＡＭ
等の半導体装置に適用することで、次のような作用効果
を得ることができる。すなわち、 （１）ＬＯＣパッケージ形態を採るダイナミック型ＲＡ
Ｍ等において、データ入出力用パッドを含む第１のパッ
ドを半導体基板面の中心線に沿って千鳥状に２列配置
し、電源電圧供給用及び接地電位供給用パッドを含む第
２のパッドを中心線に沿って１列配置するとともに、所
定の切り換え制御信号に従って対をなす第１のパッドの
実質的な機能を選択的に入れ換えるパッド切り換え回路
を設けることで、電源電圧供給用及び接地電位供給用パ
ッドを含みかつ１列配置される第２のパッドについて
は、ボンディングを入れ換えることによって外部端子の
対称性を確保し、データ入出力用パッドを含みかつ２列
配置される第１のパッドについては、ボンディングを入
れ換えることなくパッドの実質的な機能を入れ換え、外
部端子の対称性を確保することができるという効果が得
られる。

【００５３】（２）上記（１）項により、ボンディング
を入れ換えることなくつまりはボンディングパッド数に
制約を与えることなく、ダイナミック型ＲＡＭ等の外部
端子の対称配置を実現することができるという効果が得
られる。 （３）上記（１）項及び（２）項により、特にＬＯＣパ
ッケージ形態を採るダイナミック型ＲＡＭ等の大容量化
を図りその信頼性を確保しつつ、記憶装置等の実装効率
を高めることができるという効果が得られる。

【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、いわゆる
×１ビット又は×８ビット構成等、任意のビット構成及
びワード構成を採ることができる。また、データ入出力
端子Ｄ０〜Ｄ１７は、データ入力端子及びデータ出力端
子として専用化することができるし、アドレス入力端子
をいわゆるアドレスマルチプレックス方式とする必要も
ない。パッド切り換え回路ＰＳに切り換え制御信号ＰＳ
Ｃを入力するためのパッドＰＰＳは、所定の外部端子に
結合してもよい。また、電源電圧供給用又は接地電位供
給用の外部端子及びボンディングパッドの数は、この実
施例による制約を受けない。さらに、この実施例では、
切り換え制御信号ＰＳＣを入力するためのパッドＰＰＳ
と電源電圧供給用及び接地電位供給用パッドを除くすべ
ての言わば信号入力又は出力用パッドについて２列配置
としているが、例えばデータ入出力用パッドのみ２列配
置とし、その他の信号入力又は出力用パッドについては
１列配置としてもよい。メモリアレイＭＡＲＹは、冗長
ワード線及び冗長相補ビット線を含むことができる。ダ
イナミック型ＲＡＭは任意のブロック構成を採りうる
し、その記憶容量や起動制御信号の組み合わせ等は、種
々の実施形態を採りうる。

【００５５】図２において、メモリアレイならびにその
周辺回路は、任意の数に分割できるし、シェアドセンス
方式を採ることを必須条件ともしない。また、ダイナミ
ック型ＲＡＭは、各メモリアレイのワード線が半導体基
板面の縦方向に延長されるいわゆる縦積み配置を採るこ
とができるし、ＬＯＣパッケージ形態を採ることを必須
条件ともしない。データ入出力用パッドを含む第１のパ
ッドは、千鳥状ではなく、完全な２列配置としてもよ
い。図３ないし図７ならびに図９において、ダイナミッ
ク型ＲＡＭは、任意数の外部端子及びパッドを備えるこ
とができるし、そのパッケージ構造は、ＴＳＯＰ以外の
パッケージ構造を採ることができる。図８において、パ
ッド切り換え回路ＰＳの単位パッド切り換え回路ＳＣ１
〜ＳＣ１８は、例えばその一部をクロックドインバータ
によって構成できるし、ＭＯＳＦＥＴ以外の素子によっ
て構成することもできる。さらに、ダイナミック型ＲＡ
Ｍの具体的なレイアウトや半導体基板，パッド及びリー
ドフレームの形状ならびにパッド切り換え回路ＰＳの回
路構成等は、種々の実施形態を採りうる。

【００５６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ等の各種メモリ集積回路装置やシングルチップ
マイクロコンピュータ等の論理集積回路装置にも適用で
きる。この発明は、少なくとも複数のボンディングパッ
ドを備えかつ外部端子の対称配置を必要とする半導体装
置に広く適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＬＯＣパッケージ形態を採
るダイナミック型ＲＡＭ等において、データ入出力用パ
ッドを含む第１のパッドを半導体基板面の中心線に沿っ
て千鳥状に２列配置し、電源電圧供給用及び接地電位供
給用パッドを含む第２のパッドを半導体基板面の中心線
に沿って１列配置するとともに、所定の切り換え制御信
号に従って対をなす第１のパッドの実質的な機能を選択
的に入れ換えるパッド切り換え回路を設けることで、電
源電圧供給用及び接地電位供給用パッドを含みかつ１列
配置される第２のパッドについては、ボンディングを入
れ換えることによって外部端子の対称性を確保し、デー
タ入出力用パッドを含みかつ２列配置される第１のパッ
ドについては、ボンディングを入れ換えることなくパッ
ドの実質的な機能を入れ換え、外部端子の対称性を確保
することができる。この結果、ボンディングを入れ換え
ることなくつまりはボンディングパッド数に制約を与え
ることなく外部端子の対称配置を実現できるため、特に
ＬＯＣパッケージ形態を採るダイナミック型ＲＡＭ等の
大容量化を図りその信頼性を確保しつつ、記憶装置等の
実装効率を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭのパッケージ及び
実装ボードの一実施例を示す部分的な断面構造図であ
る。

【図４】図１のダイナミック型ＲＡＭの表面実装用パッ
ケージの一実施例を示す端子配置図である。

【図５】図１のダイナミック型ＲＡＭの裏面実装用パッ
ケージの一実施例を示す端子配置図である。

【図６】図１のダイナミック型ＲＡＭの表面実装用パッ
ケージの一実施例を示すパッド接続図である。

【図７】図１のダイナミック型ＲＡＭの裏面実装用パッ
ケージの一実施例を示すパッド接続図である。

【図８】図１のダイナミック型ＲＡＭに含まれるパッド
切り換え回路の一実施例を示す部分的な回路図である。

【図９】図１のダイナミック型ＲＡＭの表面実装用及び
裏面実装用パッケージの一実施例を示す信号経路図であ
る。

【符号の説明】

ＭＡＲＹ，ＭＡＲＹ００〜ＭＡＲＹ７１・・・メモリア
レイ、ＷＤ，ＷＤ００〜ＷＤ７１・・・ワード線駆動回
路、ＸＤ，ＸＤ００〜ＸＤ７１・・・Ｘアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ，ＳＡ０〜Ｓ
Ａ７・・・センスアンプ、ＹＤ，ＹＤ０〜ＹＤ１・・・
Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、
ＩＯ・・・データ入出力回路、ＴＧ・・・タイミング発
生回路、ＰＳ・・・パッド切り換え回路。ＳＵＢ・・・
半導体基板、Ｐ２〜Ｐ４１，ＰＰＳ，ＰＶＣ１〜ＰＶＣ
４，ＰＶＳ１〜ＰＶＳ４・・・ボンディングパッド。Ｂ
Ｄ・・・実装ボード、ＰＫＧＦ・・・表面実装用パッケ
ージ、ＰＫＧＢ・・・裏面実装用パッケージ、ＣＨＰ
Ｆ，ＣＨＰＢ・・・チップ、ＬＦＦ，ＬＦＢ・・・リー
ドフレーム、ＰＷＦ，ＰＷＢ・・・プリント配線、ＴＷ
１〜ＴＷ２・・・貫通配線。Ｔ１〜Ｔ４２・・・外部端
子。ＢＢＣ・・・電源電圧供給用バスバーリード、ＢＢ
Ｓ・・・接地電位供給用バスバーリード。ＳＣ１〜ＳＣ
１８・・・単位パッド切り換え回路、Ｇ１〜Ｇ４・・・
相補ゲート、Ｖ１・・・インバータ。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8242 27/108 Ｈ０１Ｌ 27/10 ３２５ Ｔ (72)発明者 笠間 靖裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉田 浩 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 実質的に２列配置される複数の第１のパ
   ッドと、所定の切り換え制御信号に従って対をなす上記
   第１のパッドの実質的な機能を選択的に入れ換えるパッ
   ド切り換え回路とを具備することを特徴とする半導体装
   置。
2. 【請求項２】 上記半導体装置は、ＬＯＣパッケージ形
   態を採るものであって、上記複数の第１のパッドは、半
   導体基板面の中心線に沿って千鳥状に配置されるもので
   あることを特徴とする請求項１の半導体装置。
3. 【請求項３】 上記半導体装置は、複数のデータ入出力
   端子を具備するダイナミック型ＲＡＭであり、上記第１
   のパッドは、上記データ入出力端子に対応して設けられ
   る複数のデータ入出力用パッドを含むものであって、上
   記半導体装置は、電源電圧供給用パッド及び接地電位供
   給用パッドを含み半導体基板面の中心線に沿って１列に
   配置される複数の第２のパッドを具備するものであるこ
   とを特徴とする請求項１又は請求項２の半導体装置。
4. 【請求項４】 上記半導体装置のパッケージは、実装ボ
   ードの表面及び裏面に実装されるものであり、実装ボー
   ドの表面及び裏面の同一位置に配置されるパッケージの
   外部端子は、その中心線をはさんで互いに対称的に配置
   されるものであって、上記切り換え制御信号は、上記半
   導体装置のパッケージが実装ボードの裏面に実装される
   とき選択的にハイレベルとされるものであることを特徴
   とする請求項１，請求項２又は請求項３の半導体装置。