CN109545253B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高数据传输速度的双面安装型半导体存储装置。实施方式的半导体存储装置具备：衬底(130)，具有第1主面、及与第1主面对向的第2主面；封装体(110)，安装在第1主面，具有半导体芯片，所述半导体芯片包含多个第1DQ引脚、多个第1电路、及变更第1DQ引脚与第1电路间的连接的连接变更电路(13)；以及封装体(120)，安装在第2主面，具有半导体芯片，所述半导体芯片包含多个第2DQ引脚、多个第2电路、及变更第2DQ引脚与第2电路间的连接的连接变更电路(13)。第2DQ引脚基于连接规则，与第1DQ引脚电连接，在第2DQ引脚接收到第1信号时，连接变更电路(13)基于所述连接规则，变更第2DQ引脚与第2电路间的连接。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2017-181318号(申请日：2017年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知一种将包含半导体芯片(例如NAND(Not And，与非)型闪速存储器的芯片)的封装体安装在衬底两面的双面安装型半导体存储装置。该半导体存储装置中，在衬底的第1主面安装一个封装体，在与第1主面对向的第2主面安装另一个封装体。
发明内容
实施方式提供一种能够提高数据传输速度的半导体存储装置。
实施方式的半导体存储装置具备：衬底，具有第1主面、及与所述第1主面对向的第2主面；第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路。所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储器***的构成的图。
图2是表示所述半导体存储装置的构造的一例的剖视图。
图3是表示所述半导体存储装置所包含的普通封装体及镜像封装体的DQ(数据输入输出通道)引脚的排列(图案1)的俯视图。
图4是抽取所述半导体存储装置所包含的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。
图5是表示所述半导体存储装置在数据输入时使用的电路构成的图。
图6是所述半导体存储装置数据输入时的连接变更电路的电路图。
图7是表示所述半导体存储装置在数据输出时使用的电路构成的图。
图8是所述半导体存储装置数据输出时的连接变更电路的电路图。
图9(a)～(c)是表示在第1实施方式中使用的连接变更指令的详细情况的图。
图10是表示所述半导体存储装置中DQ引脚的连接变更动作的流程图。
图11是表示所述半导体存储装置中DQ引脚的另一连接变更动作的流程图。
图12是表示所述半导体存储装置中的写入顺序的图。
图13是表示所述半导体存储装置中的读出及镜像模式解除的顺序的图。
图14(a)及(b)是表示在第2实施方式中使用的连接变更指令的详细情况的图。
图15是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案2)的俯视图。
图16是抽取图15所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。
图17是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案3)的俯视图。
图18是抽取图17所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。
图19是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案4)的俯视图。
图20是抽取图19所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。
图21是表示第2实施方式的普通封装体及镜像封装体的DQ引脚的排列(图案5)的俯视图。
图22是抽取图21所示的控制器及普通封装体与镜像封装体的DQ引脚的编号的图。
图23是表示第2实施方式的半导体存储装置中DQ引脚的连接变更动作的流程图。
图24是表示图23的流程图中地址与图案1～5的对应关系的图。
图25是表示第3实施方式的半导体存储装置的存储着设备ID码(identificationcode，识别码)的页的图。
图26(a)及(b)是表示对安装到衬底两面之前的封装体写入设备ID码的指令顺序的图。
图27是表示通过所述指令顺序写入有设备ID码的模块的图。
图28是表示第3实施方式中的读出设备ID码的指令顺序的图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下说明中，对于具有相同功能及构成的构成要素标注相同符号。此外，以下所示各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法，而并非是将构成零件的材质、形状、构造、配置等特定为下述情况。
各功能模块能够以硬件、计算机软件中的任一者、或两者组合的方式实现。各功能模块并非必须要像以下的示例那样进行区分。例如，一部分功能也可以由与例示的功能模块不同的功能模块来执行。进而，也可以将例示的功能模块进一步分割成细化的功能子模块。此处，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。
[1]第1实施方式
首先，对包含第1实施方式的半导体存储装置的存储器***的构成进行说明。
[1-1]存储器***的构成
图1是表示存储器***的构成的模块图。存储器***10具备半导体存储装置100及控制器200。
在半导体存储装置100中，将包含半导体芯片(例如NAND型闪速存储器的芯片)的封装体安装在衬底的两面。半导体存储装置100的详细情况将在下文进行叙述。
控制器200通过NAND总线而连接于半导体存储装置100。此外，控制器200通过主机总线而连接于外部的主机设备300。控制器200控制半导体存储装置100，此外，按照从主机设备300接收到的命令，控制对半导体存储装置100的读出、写入、及删除等。
NAND总线按照NAND接口进行信号的收发。作为这些信号，使用例如芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、及写入保护信号/WP。
芯片使能信号/CE是用来启动半导体存储装置100的信号。指令锁存使能信号CLE及地址锁存使能信号ALE分别是对半导体存储装置100通知输入信号为指令或地址信号的信号。写入使能信号/WE及读出使能信号/RE例如分别是在写入时及读出时对半导体存储装置100指示通过数据引脚或输入输出端子(以下称为DQ引脚)DQ0、DQ1、…、DQ7进行数据的输入及输出的信号。写入保护信号/WP例如是用来在电源的接通及断开时将半导体存储装置100设为保护状态的信号。
就绪/忙碌信号RY/(/BY)是对控制器200通知半导体存储装置100是就绪状态(受理来自控制器200的命令的状态)还是忙碌状态(不受理来自控制器200的命令的状态)的信号。例如，关于就绪/忙碌信号RY/(BY)，当半导体存储装置100正在进行数据的读出等动作时设为"L"电平(忙碌状态)，当这些动作完成时设为"H"电平(就绪状态)。
由DQ引脚DQ0～DQ7输入输出的信号DQS0～DQS7例如为8比特的信号。信号DQS0～DQS7是在半导体存储装置100与控制器200之间收发的数据，为指令、地址、写入数据、读出数据、及半导体存储装置100的状态信息等。
另外，所述存储器***能够应用于以下所有实施方式的半导体存储装置。
[1-2]半导体存储装置的构造
其次，使用图2，对第1实施方式的半导体存储装置100的构造进行说明。图2是表示半导体存储装置的构造的一例的剖视图。半导体存储装置100具备普通封装体110、镜像封装体120、及衬底130。在衬底130的正面(第1主面)安装普通封装体110。在衬底130的背面(与第1主面对向的第2主面)安装镜像封装体120。
普通封装体110包含1个或多个NAND型闪速存储器的半导体芯片(以下称为闪速存储器芯片)例如闪速存储器芯片C0、C1、及栅格阵列衬底111。在栅格阵列衬底111上依次配置着闪速存储器芯片C0、C1。栅格阵列衬底111具有多个DQ引脚(DQ0、DQ1、…、DQ7)。闪速存储器芯片C0、C1分别同样具有多个DQ引脚(DQ0、DQ1、…、DQ7)(未图示)。在栅格阵列衬底111的DQ引脚与闪速存储器芯片C0、C1各自的DQ引脚中，相同引脚编号的DQ引脚彼此通过接合线112等而电连接。栅格阵列衬底111与闪速存储器芯片C0、C1通过树脂等而封装。进而，栅格阵列衬底111的DQ引脚例如经由焊球132而连接于衬底130的第1主面。以下，将该栅格阵列衬底111的DQ引脚称为普通封装体110的DQ引脚。
镜像封装体120由与所述普通封装体相同的封装体构成，包含1个或多个闪速存储器芯片例如闪速存储器芯片C2、C3、及栅格阵列衬底121。在栅格阵列衬底121上依次配置着闪速存储器C2、C3。栅格阵列衬底121具有多个DQ引脚(DQ0、DQ1、…、DQ7)。闪速存储器芯片C2、C3分别同样具有多个DQ引脚(DQ0、DQ1、…、DQ7)(未图示)。在栅格阵列衬底121的DQ引脚与闪速存储器芯片C2、C3各自的DQ引脚中，相同引脚编号的DQ引脚彼此通过接合线122等而电连接。栅格阵列衬底121与闪速存储器芯片C2、C3通过树脂等而封装。进而，栅格阵列衬底121的DQ引脚例如经由焊球134而连接于衬底130的第2主面。以下，将该栅格阵列衬底121的DQ引脚称为镜像封装体120的DQ引脚。
例如，普通封装体110的DQ引脚DQ0～DQ7经由焊球132、通孔133、及焊球134等而分别连接于镜像封装体120的DQ引脚DQ7～DQ0。详细来说，普通封装体110的DQ0电连接于镜像封装体120的DQ7，同样地，DQ1电连接于DQ6，DQ2电连接于DQ5，DQ3电连接于DQ4，DQ4电连接于DQ3，DQ5电连接于DQ2，DQ6电连接于DQ1，DQ7电连接于DQ0。如果以此方式将隔着衬底130而对向配置的DQ引脚彼此连接，那么将DQ引脚间连接的配线等变短，对传输数据有利。
对普通封装体110及镜像封装体120的DQ引脚DQ0～DQ7分别输入输出信号DQS0～DQS7。闪速存储器芯片C0～C3具备多个存储单元，而非易失地存储数据。
此外，闪速存储器芯片C0～C3分别具有芯片使能引脚、指令锁存使能引脚、地址锁存使能引脚、写入使能引脚、读出使能引脚、写入保护引脚、及就绪/忙碌引脚(未图示)。这些引脚分别电连接于栅格阵列衬底111、121所具有的对应引脚。另外，对这些引脚分别输入输出图1所示的芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、写入保护信号/WP、及就绪/忙碌信号RY/(/BY)。
所谓普通封装体110是指该封装体的DQ引脚(及芯片C0、C1的DQ引脚)与控制器200的DQ引脚中相同引脚编号的DQ引脚彼此连接的封装体。也就是指，闪速存储器芯片C0、C1的DQ0与控制器200的DQ0连接，同样地DQ1与DQ1、DQ2与DQ2、…、DQ7与DQ7分别连接的封装体。
所谓镜像封装体120是指将与普通封装体110相同的封装体旋转180°而与普通封装体110对向地安装在衬底130背面的封装体。镜像封装体120的DQ引脚(及芯片C2、C3的DQ引脚)基于某种连接规则，与普通封装体110(或控制器200)的DQ引脚连接。关于所述连接规则，将通过下述图案1～5(图3、图4、图15～22)进行说明。
其次，使用图3，对半导体存储装置100中的DQ引脚的排列进行说明。图3是表示普通封装体110及镜像封装体120的DQ引脚的排列的俯视图。普通封装体110及镜像封装体120中所标注的1、2、3、…、7及a、b、c、…、g分别表示俯视普通封装体110及镜像封装体120的情况下的X坐标及Y坐标。图3中的C0、C1、C2、C3对应于普通封装体110内的闪速存储器芯片C0、C1、及镜像封装体120内的闪速存储器芯片C2、C3。此外，普通封装体110与镜像封装体120是作为具有相同构成的相同封装体而制造的。也就是说，普通封装体110与镜像封装体120具有相同的引脚配置及相同的电路等。这些X、Y坐标、C0、C1、C2、C3的记法、及普通封装体110与镜像封装体120具有相同构成的情况在以下实施方式中也一样。
在衬底130的第1主面安装普通封装体110且在第2主面安装镜像封装体120相当于以图3中封装体间的虚线A为折曲线将两封装体向与纸面成直角的方向折曲并使之相互贴合。
图3中将普通封装体110的DQ引脚与镜像封装体120的DQ引脚间、例如DQ0(C0)与DQ7(C2)、DQ1(C0)与DQ6(C2)、DQ2(C0)与DQ5(C2)、…、DQ7(C0)与DQ0(C2)连结的虚线表示这些DQ引脚分别连接。进而，连接于这些虚线的实线表示封装体110、120的两DQ引脚与控制器200的DQ引脚DQ0、DQ1、DQ2、…、DQ7分别连接。
例如，在普通封装体110的引脚坐标6-e、5-e、5-f、6-f分别配置DQ0(C0)、DQ1(C0)、DQ2(C0)、DQ3(C0)。与这些DQ0(C0)～DQ3(C0)连接的是镜像封装体120的引脚坐标2-e、3-e、3-f、2-f，它们分别对应于镜像封装体120的DQ7(C2)、DQ6(C2)、DQ5(C2)、DQ4(C2)。
其次，使用图4，以简单易懂的方式对图3所示的DQ引脚的连接规则进行说明。图4是仅抽取控制器200及普通封装体110的DQ引脚、以及镜像封装体120的DQ引脚的编号进行表示的图。
在普通封装体110的DQ引脚与普通封装体110内的芯片C0、C1的DQ引脚中，相同引脚编号的DQ引脚彼此连接。同样地，在镜像封装体120的DQ引脚与镜像封装体120内的芯片C2、C3的DQ引脚中，相同引脚编号的DQ引脚彼此连接。进而，在控制器200的DQ引脚与普通封装体110的DQ引脚中，相同引脚编号的DQ引脚彼此连接。在图4中，以1列[0]～[7]表示控制器200的DQ引脚及普通封装体110的DQ引脚，同样以1列[0]～[7]表示镜像封装体120的DQ引脚。这些连接及记法在以下的实施方式中也一样。
如上所述，在控制器200及普通封装体110的DQ引脚与镜像封装体120的DQ引脚之间，DQ0与DQ7、DQ1与DQ6、DQ2与DQ5、DQ3与DQ4、DQ4与DQ3、DQ5与DQ2、DQ6与DQ1、DQ7与DQ0分别连接。以下，将图4所示的DQ引脚的连接规则称为图案1。
在具有这种图案1的连接规则的情况下，从控制器200的DQ引脚输出的数据按照图案1的连接规则转换，而成为不同的数据输入到镜像封装体120的DQ引脚。例如，如果从控制器200输出DQ[7：0]＝00001111(0Fh)这样的数据，那么对镜像封装体120的DQ引脚输入DQ[7：0]＝11110000(F0h)这样的数据，从而控制器200所发送出的数据与镜像封装体120的DQ引脚所接收到的数据不同。
[1-3]半导体存储装置的电路构成
第1实施方式的半导体存储装置100在封装体内的闪速存储器芯片中具备连接变更电路。连接变更电路基于镜像封装体120的DQ引脚与普通封装体110的DQ引脚的连接规则，进行芯片C2内的DQ引脚的连接变更。
图5是表示半导体存储装置在数据输入时使用的电路构成的图。如上所述，半导体存储装置100具备普通封装体110及镜像封装体120。于普通封装体110及镜像封装体120连接着控制器200。普通封装体110具有闪速存储器芯片C0、C1，镜像封装体120具有闪速存储器芯片C2、C3。闪速存储器芯片C0、C1、C2、C3具有相同构成。此处，对普通封装体110内的闪速存储器芯片C0及镜像封装体120内的闪速存储器芯片C2的电路构成进行叙述。
闪速存储器芯片C0具有芯片使能引脚CE_0、DQ引脚DQ0～DQ7、代码识别电路11、触发器12、连接变更电路13、地址寄存器14、指令寄存器15、特征寄存器16、及NAND型闪速存储器的存储单元17。代码识别电路11基于输入到DQ引脚DQ0～DQ7的信号DQS0～DQS7，输出识别信号。连接变更电路13例如具有复用器。闪速存储器芯片C2除了具有芯片使能引脚CE_1代替芯片使能引脚CE_0以外，其他与所述闪速存储器芯片C0相同。
控制器200具有芯片使能引脚CE_0、CE_1、及DQ引脚DQ0～DQ7。控制器200的芯片使能引脚CE_0连接于闪速存储器芯片C0的芯片使能引脚CE_0。控制器200的芯片使能引脚CE_1连接于闪速存储器芯片C2的芯片使能引脚CE_1。
控制器200的DQ引脚DQ0～DQ7分别连接于普通封装体110内的闪速存储器芯片C0的DQ引脚DQ0～DQ7。进而，控制器200的DQ引脚DQ0～DQ7分别连接于镜像封装体120内的闪速存储器芯片C2的DQ引脚DQ7～DQ0。由此，普通封装体110内的芯片C0的DQ引脚DQ0～DQ7分别连接于镜像封装体120内的芯片C2的DQ引脚DQ7～DQ0。
控制器200对普通封装体110内的闪速存储器芯片C0输出以下信号。控制器200将芯片使能信号CES_0从芯片使能引脚CE_0输出到芯片C0的芯片使能引脚CE_0。进而，控制器200将信号DQS0、DQS1、DQS2、…、DQS7从DQ引脚DQ0～DQ7分别输出到芯片C0的DQ引脚DQ0～DQ7。以下，将信号DQS0～DQS7分别被输入到DQ引脚DQ0～DQ7的情况下的信号记为信号DQS[7：0]。
控制器200对镜像封装体120内的闪速存储器芯片C2输出以下信号。控制器200将芯片使能信号CES_1从芯片使能引脚CE_1输出到芯片C2的芯片使能引脚CE_1。进而，控制器200将信号DQS0、DQS1、DQS2、…、DQS7从DQ引脚DQ0～DQ7分别输出到芯片C2的DQ引脚DQ7～DQ0。以下，将信号DQS0～DQS7分别被输入到DQ引脚DQ7～DQ0的情况下的信号记为信号DQS[0：7]。
其次，对普通封装体110内的闪速存储器芯片C0中的电路连接及动作进行说明。
芯片C0的芯片使能引脚CE_0从控制器200接收芯片使能信号CES_0。芯片使能信号CES_0被输入到代码识别电路11的第1输入端子。芯片C0的DQ引脚DQ0～DQ7从控制器200的DQ引脚DQ0～DQ7接收信号DQS[7：0]。信号DQS[7：0]被输入到代码识别电路11的第2输入端子。触发器12的输入端子接收代码识别电路11的输出。触发器12的时钟端子接收时钟信号。接着，触发器12在时钟端子接收到时钟信号时，将存储在触发器12的识别信号作为选择信号DIOSWAP_EN，从其输出端子输出到连接变更电路13所包含的复用器的控制端子。
此处，在通过芯片使能信号CES_0使闪速存储器芯片C0成为了使能状态，并且通过信号DQS[7：0]输入了连接变更指令时，从代码识别电路11经由触发器12供给的选择信号DIOSWAP_EN成为对连接变更电路13指示DQ引脚的连接变更的信号。然而，如下所述，实际上在输入连接变更指令时，因为普通封装体110内的芯片C0被设为失能状态，所以选择信号DIOSWAP_EN并不指示DQ引脚的连接变更。
连接变更电路13的复用器的第1输入部(信道0)接收信号DQS[7：0]，第2输入部(信道1)接收信号DQS[0：7]。复用器按照由控制端子接收到的选择信号DIOSWAP_EN，选择信号DQS[7：0]或信号DQS[0：7]，并使之以信号DQ_INT[7：0]的形式输出。在闪速存储器芯片C0中，通过选择信号DIOSWAP_EN("0")而选择信号DQS[7：0]，并使之以信号DQ_INT[7：0]的形式输出。
从连接变更电路13输出的信号DQ_INT[7：0]在该信号为地址的情况下，输入到地址寄存器14，在该信号为指令的情况下，输入到指令寄存器15，此外，在该信号为特征码的情况下，输入到特征寄存器16。具体来说，在地址锁存使能信号ALE被肯定时，将信号DQ_INT[7：0]存储到地址寄存器14。此外，在指令锁存使能信号CLE被肯定时，将信号DQ_INT[7：0]存储到指令寄存器15。此外，在接收到指令EFh时，将信号DQ_INT[7：0]存储到特征寄存器16。
此外，在输入到闪速存储器芯片C0的DQ引脚DQ0～DQ7的信号DQS[7：0]为写入数据的情况下，信号DQS[7：0]不经过连接变更电路13而存储到存储单元17。
其次，对镜像封装体120内的闪速存储器芯片C2中的电路连接及动作进行说明。
芯片C2的芯片使能引脚CE_1从控制器200接收芯片使能信号CES_1。芯片使能信号CES_1被输入到代码识别电路11的第1输入端子。芯片C2的DQ引脚DQ0～DQ7从控制器200的DQ引脚DQ0～DQ7接收信号DQS[0：7]。信号DQS[0：7]被输入到代码识别电路11的第2输入端子。触发器12的输入端子接收代码识别电路11的输出。触发器12的时钟端子接收时钟信号。接着，触发器12在时钟端子接收到时钟信号时，将存储在触发器12的识别信号作为选择信号DIOSWAP_EN，从其输出端子输出到复用器的控制端子。
在通过芯片使能信号CES_1使闪速存储器芯片C2成为了使能状态，并且通过信号DQS[0：7]输入了连接变更指令时，选择信号DIOSWAP_EN对连接变更电路13指示DQ引脚的连接变更。
连接变更电路13的复用器的第1输入部(信道0)接收信号DQS[0：7]，第2输入部(信道1)接收信号DQS[7：0]。复用器按照由控制端子接收到的选择信号DIOSWAP_EN，选择信号DQS[0：7]或信号DQS[7：0]，并使之以信号DQ_INT[7：0]的形式输出。在闪速存储器芯片C2中，通过选择信号DIOSWAP_EN("1")而选择信号DQS[7：0]，并使之以信号DQ_INT[7：0]的形式输出。
此外，在供给到闪速存储器芯片C2的DQ引脚DQ0～DQ7的信号DQS[0：7]为写入数据的情况下，信号DQS[0：7]不经过连接变更电路13而存储在存储单元17。
其次，使用图6，对闪速存储器芯片C0～C3所包含的在数据输入时使用的连接变更电路13的具体电路例进行说明。图6是表示在数据输入时使用的连接变更电路13的详细构成的电路图。如图所示，连接变更电路13具有选择电路131_0、131_1、131_2、…、131_7。选择电路131_0～131_7分别包含反相器IV1、以及与非门电路(以下称为NAND电路)ND1、ND2、及ND3。以下，记为选择电路131的情况下，是表示131_0～131_7各电路。
选择电路131_0～131_7中的输入输出及连接关系如下。在闪速存储器芯片C0中，对选择电路131_0～131_7中的NAND电路ND1的第1输入端子分别输入信号DQS0～DQS7，对NAND电路ND2的第1输入端子分别输入信号DQS7～DQS0。
具体来说，在选择电路131_0中，对NAND电路ND1的第1输入端子输入信号DQS0。对NAND电路ND2的第1输入端子输入信号DQS7。对NAND电路ND1的第2输入端子输入选择信号DIOSWAP_EN。对NAND电路ND2的第2输入端子，经由反相器IV1输入选择信号DIOSWAP_EN。NAND电路ND1的输出被输入到NAND电路ND3的第1输入端子，NAND电路ND2的输出被输入到NAND电路ND3的第2输入端子。接着，在选择信号DIOSWAP_EN为"L"时，从NAND电路ND3的输出端子输出信号DQ_INT7(信号DQS7)，在选择信号DIOSWAP_EN为"H"时，输出信号DQ_INT0(信号DQS0)。
在选择电路131_1中，信号DQS1输入到NAND电路ND1的第1输入端子，信号DQS6输入到NAND电路ND2的第1输入端子。选择信号DIOSWAP_EN输入到NAND电路ND1的第2输入端子，选择信号DIOSWAP_EN经由反相器IV1输入到NAND电路ND2的第2输入端子。NAND电路ND1的输出被输入到NAND电路ND3的第1输入端子，NAND电路ND2的输出被输入到NAND电路ND3的第2输入端子。接着，在选择信号DIOSWAP_EN为"L"时，从NAND电路ND3的输出端子输出信号DQ_INT6(信号DQS6)，在选择信号DIOSWAP_EN为"H"时，输出信号DQ_INT1(信号DQS1)。
以下，选择电路131_2～131_7同样像图6所示的那样构成，从选择电路131_2～131_7分别输出信号DQ_INT5～DQ_INT0或信号DQ_INT0～DQ_INT5。
此外，在闪速存储器芯片C2中，对选择电路131_0～131_7中的NAND电路ND1的第1输入端子分别输入信号DQS7～DQS0，对NAND电路ND2的第1输入端子分别输入信号DQS0～DQS7。其他构成与所述闪速存储器芯片C1相同。
其次，对第1实施方式的半导体存储装置100在数据输出时使用的电路构成进行说明。图7是表示半导体存储装置在数据输出时使用的电路构成的图。在数据输出时使用的电路构成除了一部分以外，其他与图5所示的构成相同，此处主要对不同的构成进行说明。
对普通封装体110内的闪速存储器芯片C0及镜像封装体120内的闪速存储器芯片C2的电路构成进行叙述。
闪速存储器芯片C0具有芯片使能引脚CE_0、DQ引脚DQ0～DQ7、代码识别电路11、触发器12、连接变更电路18、读出ID存储部19、参数存储部20、特征寄存器16、及NAND型闪速存储器的存储单元17。闪速存储器芯片C2除了具有芯片使能引脚CE_1代替芯片使能引脚CE_0以外，其他与所述闪速存储器芯片C0相同。读出ID存储部19存储芯片ID码等。参数存储部20存储各种参数。
其次，对普通封装体110内的闪速存储器芯片C0中的电路连接及动作进行说明。
连接变更电路18例如具有复用器。对复用器的第1输入部(信道0)，输入从读出ID存储部19、参数存储部20、及特征寄存器16中的任一者输出的信号DQ_INT[7：0]。对复用器的第2输入部(信道1)，输入基于镜像封装体120与控制器200(或普通封装体110)的DQ引脚的连接规则(此处为图案1)将信号DQ_INT[7：0]调换所得的信号DQ_INT[0：7]。对复用器的控制端子，输入选择信号DIOSWAP_EN。复用器按照选择信号DIOSWAP_EN，选择信号DQ_INT[7：0]或信号DQ_INT[0：7]，并将其输出到DQ引脚DQ0～DQ7。在闪速存储器芯片C0中，通过选择信号DIOSWAP_EN("0")而选择信号DQ_INT[7：0]，并使之以信号DQS[7：0]的形式输出。从复用器输出的信号DQS[7：0]从闪速存储器芯片C0的DQ引脚DQ0～DQ7分别输出到控制器200的DQ引脚DQ0～DQ7。
此外，在从闪速存储器芯片C0的存储单元17读出数据的情况下，所读出的数据不经过连接变更电路18而供给到闪速存储器芯片C0的DQ引脚DQ0～DQ7。进而，所读出的数据从闪速存储器芯片C0的DQ引脚DQ0～DQ7分别输出到控制器200的DQ引脚DQ0～DQ7。
其次，对镜像封装体120内的闪速存储器芯片C2中的电路连接及动作进行说明。
对连接变更电路18的复用器的第1输入部(信道0)，输入从读出ID存储部19、参数存储部20、及特征寄存器16中的任一者输出的信号DQ_INT[7：0]。对复用器的第2输入部(信道1)，输入将信号DQ_INT[7：0]调换所得的信号DQ_INT[0：7]。在闪速存储器芯片C2中，复用器通过选择信号DIOSWAP_EN("1")而选择信号DQ_INT[0：7]，并使之以信号DQS[0：7]的形式输出。
从复用器输出的信号DQS[0：7]从闪速存储器芯片C2的DQ引脚DQ0～DQ7分别输出到控制器200的DQ引脚DQ7～DQ0。这样一来，就将芯片C2(输出源)的DQ引脚与控制器200(输出目标)的DQ引脚调换，因而将从芯片C2输出的信号DQS[0：7]转换为信号DQS[7：0]而输入到控制器200。
此外，在从闪速存储器芯片C2的存储单元17读出数据的情况下，所读出的数据不经过连接变更电路18而供给到闪速存储器芯片C2的DQ引脚DQ0～DQ7。进而，所读出的数据从闪速存储器芯片C2的DQ引脚DQ0～DQ7分别输出到控制器200的DQ引脚DQ7～DQ0。
其次，使用图8，对闪速存储器芯片C0～C3所包含的在数据输出时使用的连接变更电路18的具体电路例进行说明。图8是表示在数据输出时使用的连接变更电路18的详细构成的图。如所图示，连接变更电路18具有选择电路181_0、181_1、181_2、…、181_7。选择电路181_0～181_7分别与选择电路131同样地，包含反相器IV1、以及NAND电路ND1、ND2、及ND3，具有相同构成。
选择电路181_0～181_7中的输入输出及连接关系如下。在闪速存储器芯片C0中，对选择电路181_0～181_7中的NAND电路ND1的第1输入端子分别输入信号DQ_INT0～DQ_INT7，对NAND电路ND2的第1输入端子分别输入信号DQ_INT7～DQ_INT0。
具体来说，在选择电路181_0中，对NAND电路ND1的第1输入端子输入信号DQ_INT0。对NAND电路ND2的第1输入端子输入信号DQ_INT7。对NAND电路ND1的第2输入端子输入选择信号DIOSWAP_EN。对NAND电路ND2的第2输入端子，经由反相器IV1输入选择信号DIOSWAP_EN。NAND电路ND1的输出被输入到NAND电路ND3的第1输入端子，NAND电路ND2的输出被输入到NAND电路ND3的第2输入端子。接着，在选择信号DIOSWAP_EN为"L"时，从NAND电路ND3的输出端子输出信号DQS7(信号DQ_INT7)，在选择信号DIOSWAP_EN为"H"时，输出信号DQS0(信号DQ_INT0)。
在选择电路181_1中，信号DQ_INT1输入到NAND电路ND1的第1输入端子，信号DQ_INT6输入到NAND电路ND2的第1输入端子。选择信号DIOSWAP_EN输入到NAND电路ND1的第2输入端子，选择信号DIOSWAP_EN经由反相器IV1输入到NAND电路ND2的第2输入端子。NAND电路ND1的输出被输入到NAND电路ND3的第1输入端子，NAND电路ND2的输出被输入到NAND电路ND3的第2输入端子。接着，在选择信号DIOSWAP_EN为"L"时，从NAND电路ND3的输出端子输出信号DQS6(信号DQ_INT6)，在选择信号DIOSWAP_EN为"H"时，输出信号DQS1(信号DQ_INT1)。
以下，选择电路181_2～181_7同样像图8所示的那样构成，从选择电路181_2～181_7分输出信号DQS5～DQS0或信号DQS0～DQS5。
此外，在闪速存储器芯片C2中，对选择电路181_0～181_7中的NAND电路ND1的第1输入端子分别输入信号DQ_INT7～DQ_INT0，对NAND电路ND2的第1输入端子分别输入信号DQ_INT0～DQ_INT7。其他构成与所述闪速存储器芯片C1相同。
此处，对所述连接变更指令详细地进行叙述。对于连接变更指令，分配信号DQS的位列(bit column)对称的代码。例如，在像图4所示的图案1那样，控制器200(或普通封装体110)的DQ引脚与镜像封装体120内的芯片的DQ引脚的连接规则是相对于DQ引脚DQ0～DQ7的中央而对称的情况下，如图9(a)及图9(b)所示，使用相对于DQ[7：0]的中央而对称的代码。如果将这种对称码作为连接变更指令从控制器200发送，那么在具有如图案1的连接规则的镜像封装体120中，也能将其视为与基于连接规进行转换前的代码相同的代码加以受理。因此，能够简化闪速存储器芯片内部的指令寄存器的电路构成。
只要如图9(a)及图9(b)所示，以DQ[4]与DQ[3]之间的线为界在高阶位与低阶位对称地配置1/0，便能够形成第1实施方式中使用的对称码。换句话说，该对称码是即便以DQ[4]与DQ[3]之间的线为界将高阶位与低阶位调换也仍然相同的代码。如图9(c)所示，这种对称码在位列为8比特的情况下，存在16种代码(00h、18h、24h、3Ch、42h、5Ah、66h、7Eh、81h、99h、A5h、BDh、C3h、DBh、E7h、FFh)。以下，将这16种代码称为对称码A。
[1-4]第1实施方式的动作
其次，对第1实施方式的半导体存储装置100中DQ引脚的连接变更动作进行说明。图10是表示半导体存储装置中DQ引脚的连接变更动作的流程图。在以下实施方式中，列举普通封装体110内的闪速存储器芯片C0及镜像封装体120内的闪速存储器芯片C2的动作为例。
首先，如果将普通封装体110内的芯片C0及镜像封装体120内的芯片C2接通电源，或者芯片C0、C2从控制器200接收到指令FFh，那么芯片C0、C2进行电源接通读出(POR)(步骤S1)。
接着，于在镜像封装体120内的芯片C2中进行DQ引脚的连接变更的情况下，首先，芯片C2从控制器200接收被肯定的芯片使能信号CES_1，而成为使能状态。芯片C0从控制器200接收被否定的芯片使能信号CES_0，而成为失能状态。由此，只有镜像封装体120内的芯片C2成为能够受理指令的状态。
继而，控制器200对芯片C0、C2发送连接变更指令(对称指令A)。此时，芯片C2为使能状态，因而接收连接变更指令(步骤S2)(是(yes))。
一旦芯片C2接收连接变更指令，即视为芯片C2是安装在镜像封装体120内，从而肯定选择信号DIOSWAP_EN(步骤S3)。一旦选择信号DIOSWAP_EN被肯定，即在芯片C2内通过连接变更电路13执行DQ引脚的连接变更(以下也称为镜像模式)(步骤S4)。在镜像模式中，基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案1)，如图6所示，通过连接变更电路13进行DQ引脚的交换。换句话说，以来自控制器200的输入信号与芯片C2的DQ引脚的关系和来自控制器200的输入信号与芯片C0的DQ引脚的关系相同的方式，在芯片C2内执行从DQ引脚输出的信号的调换。
另一方面，芯片C0为失能状态，因而不接收从控制器200发送的连接变更指令(步骤S2)(否(no))。在芯片C0不接收连接变更指令的情况下，视为芯片C0是普通封装体110内的芯片(步骤S5)，从而不执行DQ引脚的连接变更，而结束动作。
通过以上步骤，半导体存储装置的闪速存储器芯片C0、C2中的DQ引脚的连接变更动作结束。
所述图10中是在进行电源接通读出后执行DQ引脚的连接变更，但也可以在进行电源接通读出前执行DQ引脚的连接变更。图11是表示在通过指令FFh进行电源接通读出前执行DQ引脚连接变更的动作的流程图。
芯片C0、C2在从控制器200接收指令FFh前，先从控制器200接收芯片使能信号CES_0、CES_1。芯片C2通过被肯定的芯片使能信号CES_1而成为使能状态，芯片C0通过被否定的芯片使能信号CES_0而成为失能状态。
此后，控制器200对芯片C0、C2发送连接变更指令(步骤S2)。图11所示的步骤S2～S5的处理与图10的处理相同。由此，也可以执行闪速存储器芯片C0、C2中的DQ引脚的连接变更。
存在想在进行电源接通读出前对镜像封装体120内的芯片C2进行访问的情况。这种情况下，要在对芯片C0、C2输入指令FFh来进行电源接通读出前，如图11所示，输入连接变更指令，而执行DQ引脚的连接变更。由此，只要此后对镜像封装体120内的芯片C2进行访问，便能够将与输入到普通封装体110内的芯片C0的信号相同的信号DQS输入到镜像封装体120内的芯片C2。
其次，对第1实施方式的半导体存储装置100中的写入指令顺序的示例进行说明。图12是表示普通封装体、及具有图案1的连接规则的镜像封装体中的写入顺序的图。此处，对使用"指令42h及地址C3h"作为连接变更指令的示例进行叙述。指令42h及地址C3h均相当于对称码A。
首先，控制器200对普通封装体110内的闪速存储器芯片C0及镜像封装体120内的闪速存储器芯片C2的DQ引脚发送指令FFh。指令FFh是指示电源接通读出的指令。FFh指令相当于对称指令A，因而被芯片C0、C2同等地受理。由此，在普通封装体110内的芯片C0及镜像封装体120内的芯片C2中分别执行电源接通读出(POR)。
接着，控制器200肯定(或启动)发送到芯片使能引脚CE_1的芯片使能信号CES_1，否定(或禁止)发送到芯片使能引脚CE_0的芯片使能信号CES_0。由此，芯片C2成为使能状态，芯片C0成为失能状态。
继而，为了将镜像封装体120内的芯片C2设定为镜像模式，控制器200对芯片C0、C2的DQ引脚发送"指令42h及地址C3h"。此时，芯片C2为使能状态，因而受理"指令42h及地址C3h"。另一方面，芯片C0为失能状态，因而不受理"指令42h及地址C3h"。
"指令42h及地址C3h"相当于对称指令A，因而被镜像封装体120内的芯片C2按照相同代码加以受理。如果"指令42h及地址C3h"被受理，那么在镜像封装体120内的芯片C2中，肯定选择信号DIOSWAP_EN，而执行镜像模式的设定(镜像模式进入)。于设定为镜像模式期间，也就是说，于在连接变更电路13中执行DQ引脚的连接变更期间，对就绪/忙碌(RB)引脚输出忙碌("L")，一旦DQ引脚的连接变更结束，RB引脚即恢复为就绪("H")。另外，此处为了方便起见将输入到DQ引脚的信号部分标示为就绪/忙碌信号，但实际上就绪/忙碌信号是输入到与DQ引脚不同的RB引脚。这在以下的图13、图28等中也一样。
接着，控制器200对镜像封装体120内的芯片C2进行二进制编程。首先，控制器200对芯片C0、C2的DQ引脚发送指令A2h。指令A2h是表示SLC(Single level cell，单层单元)模式的指令。从控制器200发送的指令A2h基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案1)转换为指令45h后被芯片C2的DQ引脚接收。然而，指令45h通过芯片C2内的连接变更电路13进一步转换后会恢复为指令A2h。
继而，控制器200对芯片C0、C2的DQ引脚发送地址输入指令80h。从控制器200发送的指令80h同样基于连接规则(图案1)转换为指令01h后被芯片C2的DQ引脚接收。然而，指令01h通过连接变更电路13进一步转换后会恢复为指令80h。
继指令80h的发送后，控制器200接着对芯片C0、C2的DQ引脚发送5周期地址。从控制器200发送的5周期地址(01h、23h、45h、56h、02h)同样基于连接规则(图案1)转换为地址(80h、C4h、A2h、6Ah、40h)后被芯片C2的DQ引脚接收。然而，它们通过连接变更电路13进一步转换后会恢复为地址(01h、23h、45h、56h、02h)。
此处，对地址的第5周期分配芯片地址02h。由于输入了对应于镜像封装体120内的芯片C2的地址02h，因而镜像封装体120内的芯片C2成为选择状态，普通封装体110内的芯片C0成为非选择状态。
继而，控制器200对芯片C0、C2的DQ引脚发送写入数据(ABh、CDh、EFh)。从控制器200发送的写入数据(ABh、CDh、EFh)同样基于连接规则(图案1)转换为写入数据(D5h、B3h、F7h)后被芯片C2的DQ引脚接收。此后，经转换所得的写入数据(D5h、B3h、F7h)存储在页缓冲器21。另一方面，普通封装体110内的芯片C0由于处于非选择状态下，因而不受理写入数据(ABh、CDh、EFh)。
接着，控制器200对芯片C0、C2的DQ引脚发送写入执行指令10h。从控制器200发送的指令10h同样基于连接规则(图案1)转化为指令08h后被芯片C2的DQ引脚接收。然而，指令08h通过连接变更电路13进一步转换后会恢复为指令10h。由此，存储在页缓冲器21的写入数据(D5h、B3h、F7h)通过编程顺序而被写入到存储单元17。在将写入数据写入到存储单元17期间，对就绪/忙碌(RB)引脚输出忙碌。一旦写入结束，RB引脚即恢复为就绪。
另一方面，普通封装体110内的芯片C0由于是非选择状态，因而不受理写入执行指令10h。
通过以上步骤，半导体存储装置100中的写入指令顺序结束。
其次，对第1实施方式的半导体存储装置100中的读出指令顺序的示例进行说明。图13是表示普通封装体、及具有图案1的连接规则的镜像封装体中的读出及镜像模式解除的顺序的图。在图12的示例中，虽对芯片C0、C2输入连接变更指令而进行了镜像模式的设定，但要准备用来在误设定为镜像模式时撤销或解除镜像模式的指令。此处，对假设芯片C2已被设定为镜像模式且使用"指令42h及地址81h"作为用来撤销镜像模式的连接变更指令的示例进行叙述。
首先，控制器200对闪速存储器芯片C0、C2的DQ引脚发送表示SLC模式的指令A2h。从控制器200发送的指令A2h同样基于连接规则(图案1)转换为指令45h。然而，指令45h通过连接变更电路13进一步转换后会恢复为指令A2h。
接着，控制器200对芯片C0、C2的DQ引脚发送地址输入指令00h。从控制器200发送的指令00h相当于对称指令A，同样基于连接规则(图案1)转换为指令00h，且通过连接变更电路13进一步转换后会恢复为指令00h。
继指令00h的发送后，控制器200接着对芯片C0、C2的DQ引脚发送5周期地址(01h、23h、45h、56h、02h)。从控制器200发送的5周期地址同样基于连接规则(图案1)转换为地址(80h、C4h、A2h、6Ah、40h)，但通过连接变更电路13进一步转换后会恢复为地址(01h、23h、45h、56h、02h)。
此处，对地址的第5周期分配芯片地址02h。由于输入了对应于镜像封装体120内的芯片C2的地址02h，因而镜像封装体120内的芯片C2成为选择状态，普通封装体110内的芯片C0成为非选择状态。
继而，控制器200对芯片C0、C2的DQ引脚发送读出执行指令30h。从控制器200发送的指令30h同样基于连接规则(图案1)转换为指令0Ch，但通过连接变更电路13进一步转换后会恢复为指令30h。由此，在镜像封装体120内的芯片C2中，执行读出，而将存储在存储单元17的数据(D5h、B3h、F7h)读出到页缓冲器21。在从存储单元17读出数据期间，对就绪/忙碌(RB)引脚输出忙碌。一旦该读出结束，RB引脚即恢复为就绪。
进而，读出到页缓冲器21的数据(D5h、B3h、F7h)从闪速存储器芯片C2的DQ引脚DQ0～DQ7分别输出到控制器200的DQ引脚DQ7～DQ0。从芯片C2的DQ引脚输出的数据基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案1)，转换为数据(ABh、CDh、EFh)后被控制器200的DQ引脚接收。也就是说，如果以图12所示的写入顺序将数据(ABh、CDh、EFh)写入到闪速存储器芯片C2的存储单元17，那么就是经转换所得的数据(D5h、B3h、F7h)被写入到存储单元17。然而，如果将写入到存储单元17的该转换数据以图13所示的读出顺序读出到控制器200，那么就会恢复为正确的数据(ABh、CDh、EFh)。
另外，普通封装体110内的芯片由于是非选择状态，因而不受理读出执行指令30h。
接着，在用来解除镜像封装体120内的芯片C2的镜像模式的指令顺序中，首先，控制器200肯定芯片使能信号CES_1，否定芯片使能信号CES_0。
继而，控制器200对芯片C0、C2的DQ引脚发送"指令42h及地址81h"。此时，芯片C2是选择状态，因而受理"指令42h及地址81h"，但芯片C0是非选择状态，因而不受理"指令42h及地址81h"。
从控制器200发送的"指令42h及地址81h"相当于对称指令A，因而被芯片C2按照相同代码加以受理。由此，在镜像封装体120内的芯片C2中，否定选择信号DIOSWAP_EN，而解除镜像模式(镜像模式退出)。于解除镜像模式期间，也就是说，于在连接变更电路13中解除DQ引脚的连接变更期间，对就绪/忙碌(RB)引脚输出忙碌，一旦DQ引脚的连接变更解除，RB引脚即恢复为就绪。
通过以上步骤，半导体存储装置100中的读出及镜像模式解除的指令顺序结束。
[1-5]第1实施方式的效果
根据第1实施方式，可以提供一种能够提高数据传输速度的双面安装型半导体存储装置。
以下，对本效果详细地进行叙述。在将相同封装体安装在衬底两面的双面安装型半导体存储装置中，采取使DQ引脚在衬底第1主面(正面)上的普通封装体与第2主面(背面)上的镜像封装体中共通的构成时，存在用来将两封装体共通的DQ引脚彼此连接的配线变长的情况。所谓共通的DQ引脚是指引脚编号相同且具有相同电路功能的引脚。
镜像封装体是将与普通封装体相同的封装体旋转180°所得的封装体，因而DQ引脚的位置与普通封装体不同，于在垂直于衬底面的方向上进行连接的情况下，无法将共通的DQ引脚彼此连接。因此，在从控制器发送了数据的情况下，普通封装体与镜像封装体中接收到的数据不同。
因此，在第1实施方式中，具备连接变更电路，它变更镜像封装体120内的芯片的DQ引脚的连接。连接变更电路基于普通封装体110(或控制器200)的DQ引脚与镜像封装体120(或镜像封装体120内的芯片)的DQ引脚的连接规则，在镜像封装体120内的芯片内部进行DQ引脚的交换。由此，即便在将安装在衬底两面的普通封装体110及镜像封装体120的DQ引脚在垂直于衬底面的方向上连接的情况下，也能够在普通封装体110与镜像封装体120中接收到相同数据。
此外，在第1实施方式中，普通封装体110及镜像封装体120内的芯片的DQ引脚与存储单元之间，也就是数据的输入输出路径上，不配置连接变更电路。因此，在镜像封装体120内的芯片中，经转换所得的数据被原样写入到存储单元。由此，即便在控制器200对普通封装体110内的芯片与镜像封装体120内的芯片写入相同数据的情况下，各芯片的存储单元中也会被写入不同数据。然而，在将写入到镜像封装体120内的芯片的数据读出到控制器200的情况下，数据会再次被转换，而恢复为原来的数据。因此，从控制器200看的话，从普通封装体110及镜像封装体120输出相同数据。
另外，与地址及指令不同，输入到普通封装体110及镜像封装体120的数据的值不会对芯片内部的动作造成影响。在第1实施方式中，可以如上所述在数据的输入输出路径上不配置连接变更电路，因而数据的输入输出速度不会受到影响。
综上所述，在第1实施方式中，能够将安装在衬底两面的普通封装体110及镜像封装体120的DQ引脚间以较短距离(例如最短距离)连接，因而能够提高数据传输速度。
[2]第2实施方式
对第2实施方式的半导体存储装置进行说明。在第2实施方式中，将包含图9(c)所示的对称码A中对称性更佳的代码(以下记为对称码B)的指令与包含对称码B的地址组合起来用作连接变更指令。进而，将这些连接变更指令与具有各种连接规则的双面安装型半导体存储装置建立对应关系而使用。作为各种连接规则的示例，例示具备具有图案2～5的镜像封装体的半导体存储装置。第2实施方式的半导体存储装置的构造及电路构成除了普通封装体与镜像封装体的DQ引脚的连接规则(电路连接)及连接变更电路以外，其他与所述第1实施方式相同。
图14(a)是表示在第2实施方式的半导体存储装置中使用的对称码B的图。如图14(a)所示，对称码B是指除了相对于DQ[4]与DQ[3]之间的对称轴而对称以外还相对于DQ[6]与DQ[5]之间、及DQ[2]与DQ[1]之间的对称轴而对称的代码。如图14(b)所示，这种对称码B在位列为8比特时，存在4种代码(00h、66h、99h、FFh)。
[2-1]半导体存储装置的电路构成
其次，使用图15及图16，对第2实施方式的半导体存储装置中图案2的DQ引脚的排列进行说明。图15是表示普通封装体110及镜像封装体120的DQ引脚的排列的俯视图。
图15中将普通封装体110的DQ引脚与镜像封装体120的DQ引脚间、例如DQ0(C0)与DQ3(C2)、DQ1(C0)与DQ2(C2)、DQ2(C0)与DQ1(C2)、DQ3(C0)与DQ0(C2)、DQ4(C0)与DQ7(C2)、DQ5(C0)与DQ6(C2)、DQ6(C0)与DQ5(C2)、DQ7(C0)与DQ4(C2)连结的虚线表示这些DQ引脚分别连接。进而，连接于这些虚线的实线表示封装体110、120的两DQ引脚与控制器200的DQ引脚DQ0、DQ1、DQ2、…、DQ7分别连接。
例如，在普通封装体110的引脚坐标6-e、5-e、5-f、6-f分别配置DQ0(C0)、DQ1(C0)、DQ5(C0)、DQ4(C0)。与这些DQ0(C0)、DQ1(C0)、DQ5(C0)、DQ4(C0)连接的是镜像封装体120的引脚坐标2-e、3-e、3-f、2-f，它们分别对应于镜像封装体120的DQ3(C2)、DQ2(C2)、DQ6(C2)、DQ7(C2)。
使用图16，以简单易懂的方式对图15所示的普通封装体110、镜像封装体120、及控制器200的DQ引脚的连接规则进行说明。图16是仅抽取控制器200、及普通封装体110的DQ引脚、以及镜像封装体120的DQ引脚的编号进行表示的图。
如图16所示，控制器200及普通封装体110的DQ0与镜像封装体120的DQ3连接。同样地，DQ1与DQ2、DQ2与DQ1、DQ3与DQ0、DQ4与DQ7、DQ5与DQ6、DQ6与DQ5、DQ7与DQ4分别连接。
其次，使用图17及图18，对第2实施方式的半导体存储装置中图案3的DQ引脚的排列进行说明。图17是表示普通封装体110及镜像封装体120的DQ引脚的排列的俯视图。
图17中将普通封装体110的DQ引脚与镜像封装体120的DQ引脚间、例如DQ0(C0)与DQ4(C2)、DQ1(C0)与DQ5(C2)、DQ2(C0)与DQ6(C2)、DQ3(C0)与DQ7(C2)、DQ4(C0)与DQ0(C2)、DQ5(C0)与DQ1(C2)、DQ6(C0)与DQ2(C2)、DQ7(C0)与DQ3(C2)连结的虚线表示这些DQ引脚分别连接。进而，连接于这些虚线的实线表示封装体110、120的两DQ引脚与控制器200的DQ引脚DQ0～DQ7分别连接。
例如，在普通封装体110的引脚坐标6-e、5-e、5-f、6-f分别配置DQ3(C0)、DQ1(C0)、DQ2(C0)、DQ0(C0)。与这些DQ3(C0)、DQ1(C0)、DQ2(C0)、DQ0(C0)连接的是镜像封装体120的引脚坐标2-e、3-e、3-f、2-f，它们分别对应于镜像封装体120的DQ7(C2)、DQ5(C2)、DQ6(C2)、DQ4(C2)。
使用图18，以简单易懂的方式对图17所示的普通封装体110、镜像封装体120、及控制器200的DQ引脚的连接规则进行说明。图18是仅抽取控制器200及普通封装体110的DQ引脚、以及镜像封装体120的DQ引脚的编号进行表示的图。
如图18所示，控制器200及普通封装体110的DQ0与镜像封装体120的DQ4连接。同样地，DQ1与DQ5、DQ2与DQ6、DQ3与DQ7、DQ4与DQ0、DQ5与DQ1、DQ6与DQ2、DQ7与DQ3分别连接。
其次，使用图19及图20，对第2实施方式的半导体存储装置中图案4的DQ引脚的排列进行说明。图19是表示普通封装体110及镜像封装体120的DQ引脚的排列的俯视图。
图19中将普通封装体110的DQ引脚与镜像封装体120的DQ引脚间、例如DQ0(C0)与DQ7(C2)、DQ1(C0)与DQ2(C2)、DQ2(C0)与DQ1(C2)、DQ3(C0)与DQ4(C2)、DQ4(C0)与DQ3(C2)、DQ5(C0)与DQ6(C2)、DQ6(C0)与DQ5(C2)、DQ7(C0)与DQ0(C2)连结的虚线表示这些DQ引脚分别连接。进而，连接于这些虚线的实线表示封装体110、120的两DQ引脚与控制器200的DQ引脚DQ0～DQ7分别连接。
例如，在普通封装体110的引脚坐标6-e、5-e、5-f、6-f分别配置DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)。与这些DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)连接的是镜像封装体120的引脚坐标2-e、3-e、3-f、2-f，它们分别对应于镜像封装体120的DQ4(C2)、DQ6(C2)、DQ2(C2)、DQ7(C2)。
使用图20，以简单易懂的方式对图19所示的普通封装体110、镜像封装体120、及控制器200的DQ引脚的连接规则进行说明。图20是仅抽取控制器200及普通封装体110的DQ引脚、以及镜像封装体120的DQ引脚的编号进行表示的图。
如图20所示，控制器200及普通封装体110的DQ0与镜像封装体120的DQ7连接。同样地，DQ1与DQ2、DQ2与DQ1、DQ3与DQ4、DQ4与DQ3、DQ5与DQ6、DQ6与DQ5、DQ7与DQ0分别连接。
其次，使用图21及图22，对第2实施方式的半导体存储装置中图案5的DQ引脚的排列进行说明。图21是表示普通封装体110及镜像封装体120的DQ引脚的排列的俯视图。
图21中将普通封装体110的DQ引脚与镜像封装体120的DQ引脚间、例如DQ0(C0)与DQ4(C2)、DQ1(C0)与DQ2(C2)、DQ2(C0)与DQ1(C2)、DQ3(C0)与DQ7(C2)、DQ4(C0)与DQ0(C2)、DQ5(C0)与DQ6(C2)、DQ6(C0)与DQ5(C2)、DQ7(C0)与DQ3(C2)连结的虚线表示这些DQ引脚分别连接。进而，连接于这些虚线的实线表示封装体110、120的两DQ引脚与控制器200的DQ引脚DQ0～DQ7分别连接。
例如，在普通封装体110的引脚坐标6-e、5-e、5-f、6-f分别配置DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)。与这些DQ3(C0)、DQ5(C0)、DQ1(C0)、DQ0(C0)连接的是镜像封装体120的引脚坐标2-e、3-e、3-f、2-f，它们分别对应于镜像封装体120的DQ7(C2)、DQ6(C2)、DQ2(C2)、DQ4(C2)。
使用图22，以简单易懂的方式对图21所示的普通封装体110、镜像封装体120、及控制器200的DQ引脚的连接规则进行说明。图22是仅抽取控制器200及普通封装体110的DQ引脚、以及镜像封装体120的DQ引脚的编号进行表示的图。
如图22所示，控制器200及普通封装体110的DQ0与镜像封装体120的DQ4连接。同样地，DQ1与DQ2、DQ2与DQ1、DQ3与DQ7、DQ4与DQ0、DQ5与DQ6、DQ6与DQ5、DQ7与DQ3分别连接。
在具有所述图案1～5的连接规则的镜像封装体120内的芯片中，当从控制器200的DQ引脚发送对称指令B时，对称指令B基于连接规则得到转换，而成为相同代码被镜像封装体120的DQ引脚接收。因此，只要将对称指令B用作连接变更指令，便能够支持具备具有图案1～5的连接规则的镜像封装体120的半导体存储装置。
[2-2]半导体存储装置的动作
图23是表示在第2实施方式的半导体存储装置中根据包含对称码B的指令及地址进行DQ引脚的连接变更的流程图。图24是表示图23的流程图中地址与图案1～5的对应关系的图。
首先，如果将普通封装体110内的芯片C0及镜像封装体120内的芯片C2接通电源，或者芯片C0、C2从控制器200接收到指令FFh，那么芯片C0、C2进行电源接通读出(POR)(步骤S11)。
接着，于在镜像封装体120内的芯片C2中进行DQ引脚的连接变更的情况下，首先，芯片C2从控制器200接收被肯定的芯片使能信号CES_1，而成为使能状态。芯片C0从控制器200接收被否定的芯片使能信号CES_0，而成为失能状态。
继而，控制器200对芯片C0、C2发送指令66h及地址(00h、FFh、66h、或99h)作为连接变更指令。此时，芯片C2为使能状态，因而接收指令及地址。
在芯片C2接收了指令66h及地址00h的情况下(步骤S12、S13)，视为所述芯片C2是镜像封装体120内的具有图案2的连接规则的芯片(步骤S14)，从而在芯片C2内进行DQ引脚的连接变更(步骤S15)。在该DQ引脚的连接变更中，基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案2)，在芯片C2内进行DQ引脚的交换。
此外，在芯片C2接收了指令66h及地址FFh的情况下(步骤S12、S16)，视为所述芯片C2是镜像封装体120内的具有图案3的连接规则的芯片(步骤S17)，从而在芯片C2内进行DQ引脚的连接变更(步骤S18)。在该DQ引脚的连接变更中，基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案3)，在芯片C2内进行DQ引脚的交换。
此外，在芯片C2接收了指令66h及地址66h的情况下(步骤S12、S19)，视为所述芯片C2是镜像封装体120内的具有图案4的连接规则的芯片(步骤S20)，从而在芯片C2内进行DQ引脚的连接变更(步骤S21)。在该DQ引脚的连接变更中，基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案4)，在芯片C2内进行DQ引脚的交换。
此外，在芯片C2接收了指令66h及地址99h的情况下(步骤S12、S22)，视为所述芯片C2是镜像封装体120内的具有图案5的连接规则的芯片(步骤S23)，从而在芯片C2内进行DQ引脚的连接变更(步骤S24)。在该DQ引脚的连接变更中，基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案5)，在芯片C2内进行DQ引脚的交换。
此外，在芯片C2接收指令66h并且不接收地址(00h、FFh、66h、或99h)的情况下(步骤S12、S22)，视为所述芯片C2是镜像封装体120内的具有图案1的连接规则的芯片(步骤S25)，从而在芯片C2内进行DQ引脚的连接变更(步骤S26)。在该DQ引脚的连接变更中，基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案1)，在芯片C2内进行DQ引脚的交换。
另一方面，芯片C0为失能状态，因而不接收从控制器200发送的指令66h。在芯片C0不接收指令66h的情况下(步骤S12)，视为所述芯片C0是普通封装体110内的芯片(步骤S27)，从而结束动作。通过以上步骤，半导体存储装置的闪速存储器芯片C0、C2中的DQ引脚的连接变更动作结束。
[2-3]第2实施方式的效果
包含对称码B的指令及地址具有如下特征，即，在输入到具有图案1～5的连接规则的镜像封装体120时，即便基于该连接规则进行转换，也会按照相同代码加以受理。在第2实施方式中，将包含该对称码B的指令及地址用作连接变更指令，并将指令及地址与图案1～5的连接规则建立对应关系。由此，能够根据所输入的指令及地址，选择与该镜像封装体120所具有的连接规则对应的DQ引脚的连接变更。其他效果与所述第1实施方式相同。
[3]第3实施方式
对第3实施方式的半导体存储装置进行说明。关于在安装到衬底两面前写入到封装体内的闪速存储器芯片的数据，存在如下情况，即，如果在将封装体安装到衬底两面后读出该数据，那么数据会被转换而成为不同数据。因此，在第3实施方式中，对以下示例进行说明：使在安装到衬底两面前写入的数据在安装后以正确的数据被读出。例如，作为在将封装体安装到衬底两面前预先写入到闪速存储器芯片的数据，有设备ID码。此处，列举读出设备ID码的情况为例。第3实施方式的半导体存储装置的构造及电路构成与所述第1实施方式相同。
[3-1]半导体存储装置的构成
图25是表示闪速存储器芯片内的存储着设备ID码的页的图。闪速存储器芯片C0～C3分别具备包含存储单元17的存储单元阵列MA0、MA1、及控制存储单元阵列MA0、MA1的周边控制电路30。存储单元阵列MA0、MA1分别具有作为删除单位的多个模块NB0、NB1、NB2、…、NBX、…、NB(n－1)、NBn(n是0以上的自然数)。另外，此处示出了2个存储单元阵列，但也可以为3个以上存储单元阵列。
在模块NBX内的具有特定地址的页A中，存储着设备ID码A。进而，在模块NBX内的地址与页A不同的页B中，存储着基于所述连接规则(图案1～5)转换设备ID码A所得的设备ID码B。
使用图26(a)及图26(b)，对向安装到衬底两面前的闪速存储器芯片写入设备ID码A及设备ID码B的指令顺序进行说明。此处，假设在将封装体安装到衬底两面后，镜像封装体120内的芯片的DQ引脚与控制器200的DQ引脚具有图案1的连接规则。
在对闪速存储器芯片的模块NBX内的页A写入设备ID码A(例如01h、23h、45h)的情况下，成为如下顺序。
如图26(a)所示，首先，芯片接收表示SLC模式的指令A2h。进而，芯片接收地址输入指令80h。继指令80h后，芯片接收指定页A的地址ADD_A，进而接收设备ID码A(01h、23h、45h)。继而，芯片接收写入执行指令10h。由此，如图27所示，将存储在页缓冲器的设备ID码A写入到模块NBX内的页A。
此外，在对闪速存储器芯片的模块NBX内的页B写入设备ID码B(80h、C4h、A2h)的情况下，成为如下顺序。
如图26(b)所示，首先，芯片接收指令A2h。进而，芯片接收地址输入指令80h。继指令80h后，芯片接收指定页B的地址ADD_B，进而接收设备ID码B(80h、C4h、A2h)。继而，芯片接收写入执行指令10h。由此，如图27所示，将存储在页缓冲器的设备ID码B写入到模块NBX内的页B。
[3-2]半导体存储装置的动作
其次，对第3实施方式的半导体存储装置中读出设备ID码A、B的指令顺序的示例进行说明。图28是表示普通封装体、及具有图案1的连接规则的镜像封装体中设备ID码的读出顺序的图。此处，对使用"指令42h及地址C3h"作为连接变更指令的示例进行叙述。
首先，芯片C2从控制器200接收被肯定的芯片使能信号CES_1，而成为使能状态。芯片C0从控制器200接收被否定的芯片使能信号CES_0，而成为失能状态。
继而，为了将镜像封装体120内的芯片C2设定为镜像模式，控制器200对芯片C0、C2的DQ引脚发送"指令42h及地址C3h"。此时，芯片C2为使能状态，因而受理"指令42h及地址C3h"。另一方面，芯片C0为失能状态，因而不受理"指令42h及地址C3h"。
"指令42h及地址C3h"相当于对称指令A，因而被镜像封装体120内的芯片C2按照相同代码加以受理。如果"指令42h及地址C3h"被受理，那么在镜像封装体120内的芯片C2中，肯定选择信号DIOSWAP_EN，而执行镜像模式的设定。于镜像模式的设定中，在连接变更电路13中执行DQ引脚的连接变更。
接着，控制器200对芯片C0、C2的DQ引脚发送指令F3h。指令F3h是芯片选择指令，此处为用来选择芯片C2的指令。从控制器200发送的指令F3h基于控制器200的DQ引脚与芯片C2的DQ引脚的连接规则(图案1)转换为指令CFh后被芯片C2的DQ引脚接收。然而，指令CFh通过芯片C2内的连接变更电路13进一步转换后会恢复为指令F3h。通过指令F3h，镜像封装体120内的芯片C2被选择，普通封装体110内的芯片C0不被选择。
继而，控制器200对芯片C0、C2的DQ引脚发送"指令ECh及地址40h"。此时，芯片C2为选择状态，芯片C0为非选择状态，因而"指令ECh及地址40h"仅被镜像封装体120内的芯片C2受理。由此，在镜像封装体120内的芯片C2中，进行设备ID读出。
此处，芯片C2被设定为镜像模式，因而肯定(启动)选择信号DIOSWAP_EN。在设备ID读出中，当信号DIOSWAP_EN被肯定时，选择模块NBX的页B的地址，而进行页B的读出。在页B中，存储着设备ID码B(80h、C4h、A2h)。从页B读出到页缓冲器21的设备ID码B在从镜像封装体120的DQ引脚输出到控制器200的DQ引脚时，基于图案1的连接规则转换，而恢复为设备ID码A(01h、23h、45h)。
接着，在对普通封装体110内的芯片C0的页A进行读出的指令顺序中，首先，控制器200对芯片C0、C2的DQ引脚发送指令F1h。指令F1h是芯片选择指令，此处为用来选择芯片C0的指令。从控制器200发送的指令F1h同样基于连接规则(图案1)转换为指令8Fh。然而，指令8Fh通过连接变更电路13进一步转换后会恢复为指令F1h。通过指令F1h，普通封装体110内的芯片C0被选择，镜像封装体120内的芯片C2不被选择。
继而，控制器200对芯片C0、C2的DQ引脚发送"指令ECh及地址40h"。此时，芯片C0为选择状态，芯片C2为非选择状态，因而"指令ECh及地址40h"仅被普通封装体110内的芯片C0受理。由此，在普通封装体110内的芯片C0中，进行设备ID读出。
此处，芯片C0未被设定为镜像模式，因而否定(禁止)选择信号DIOSWAP_EN。在设备ID读出中，当信号DIOSWAP_EN被否定时，选择模块NBX的页A的地址，而进行页A的读出。在页A中，存储着设备ID码A(01h、23h、45h)。此后，从页A读出到页缓冲器21的设备ID码A不经转换而从普通封装体110的DQ引脚输出到控制器200的DQ引脚。
[3-3]第3实施方式的效果
在第3实施方式中，能够使在将包含闪速存储器芯片的封装体安装到衬底两面前写入到闪速存储器芯片的数据(例如设备ID码)在将该封装体安装到衬底两面后以正确的数据被读出。其他效果与所述第1实施方式相同。
[4]其他变化例等
所述实施方式能够应用于不拘于非易失性存储器(例如NAND型闪速存储器)、易失性存储器、***LSI(large scale integration，大规模集成电路)等而包含各种半导体芯片的双面安装型半导体装置。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，且可以在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
10 存储器***
11 代码识别电路
12 触发器
13 连接变更电路
14 地址寄存器
15 指令寄存器
16 特征寄存器
17 存储单元
18 连接变更电路
19 读出ID存储部
20 参数存储部
100 半导体存储装置
110 普通封装体
120 镜像封装体
130 衬底
131_0～131_7 选择电路
181_0～181_7 选择电路
200 控制器
C0、C1、C2、C3AND 型闪速存储器的半导体芯片(闪速存储器芯片)
DQ0～DQ7 数据引脚(DQ引脚)(输入输出端子)

Claims (9)

1.一种半导体存储装置，具备：
衬底，具有第1主面、及与所述第1主面对向的第2主面；
第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及
第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路；且
所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，
在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接；
所述第1信号包含具有多个位列的第1指令，且所述第1指令的低阶位与高阶位以所述位列的中心轴为对称轴而对称。
2.根据权利要求1所述的半导体存储装置，其中
在所述第2输入输出端子接收到第1信号时，
使所述第2半导体芯片成为使能状态，使所述第1半导体芯片成为失能状态。
3.根据权利要求1所述的半导体存储装置，其中
基于所述第1连接规则进行的连接是以如下方式将所述第1输入输出端子与所述第2输入输出端子连接，即，在将所述第1信号输入到所述第1输入输出端子时，输入到所述第2输入输出端子的所述第1信号的所述位列不变。
4.根据权利要求1所述的半导体存储装置，其中
所述第1封装体与所述第2封装体具有相同的端子排列及相同的电路构成，且
所述第2封装体以与所述第1主面上的所述第1封装体对向的方式，配置在所述第2主面上。
5.根据权利要求1至4中任一项所述的半导体存储装置，其中
所述第1信号包含以16进制数记为00、18、24、3C、42、5A、66、7E、81、99、A5、BD、C3、DB、E7、FF中的任一者。
6.一种半导体存储装置，具备：
衬底，具有第1主面、及与所述第1主面对向的第2主面；
第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及
第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路；且
所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，
在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接；
所述第1信号是第1指令与第1地址的组合，且
在所述第2输入输出端子接收到所述第1指令及第1地址时，
所述第2连接变更电路基于与所述第1地址的值对应的所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接。
7.根据权利要求6所述的半导体存储装置，其中
所述第1信号包含以16进制数记为00、18、24、3C、42、5A、66、7E、81、99、A5、BD、C3、DB、E7、FF中的任一者。
8.一种半导体存储装置，具备：
衬底，具有第1主面、及与所述第1主面对向的第2主面；
第1封装体，安装在所述第1主面，具有第1半导体芯片，所述第1半导体芯片包含多个第1输入输出端子、多个第1电路、及变更所述第1输入输出端子与所述第1电路间的连接的第1连接变更电路；以及
第2封装体，安装在所述第2主面，具有第2半导体芯片，所述第2半导体芯片包含多个第2输入输出端子、多个第2电路、及变更所述第2输入输出端子与所述第2电路间的连接的第2连接变更电路；且
所述第2输入输出端子基于第1连接规则，与所述第1输入输出端子电连接，
在所述第2输入输出端子接收到第1信号时，所述第2连接变更电路基于所述第1连接规则，变更所述第2输入输出端子与所述第2电路间的连接；
所述第2半导体芯片具有：第1区域，存储着第1数据；及第2区域，存储着基于所述第1连接规则转换所述第1数据所得的第2数据；且
在所述第2输入输出端子接收到所述第1信号时，读出存储在所述第2区域的所述第2数据。
9.根据权利要求8所述的半导体存储装置，其中
所述第1信号包含以16进制数记为00、18、24、3C、42、5A、66、7E、81、99、A5、BD、C3、DB、E7、FF中的任一者。
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