KR100899568B1 - 반도체 소자와 그의 구동 방법 - Google Patents

반도체 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하는 제1 래칭수단과, 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하는 제2 래칭수단과, 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단과, 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호에 응답하여 상기 제1 래칭수단의 출력신호를 래칭하는 제1 프리 래칭수단과, 상기 지연클럭신호에 응답하여 상기 제2 래칭수단의 출력신호를 래칭하는 제2 프리 래칭수단과, 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단, 및 상기 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출력하는 제2 다중화수단을 구비하는 반도체 소자를 제공한다.
Figure R1020070138017
미러 펑션, 프리 래칭부, 스큐, 레이 아웃

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 미러 펑션(mirror function) 동작이 가능한 반도체 소자와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 대용량화, 고속화, 및 저전력화 방향으로 발전하고 있다. 이 중 대용량화를 이루기 위하여 다수의 메모리 칩을 모듈화하여 사용하는 것이 일반적이다. 이러한 모듈은 모듈 기판상에 장착 또는 실장된 다수의 메모리 칩과, 각 메모리 칩과 모듈 기판 간의 커넥터에 전기적으로 연결되는 복수의 접속 단자들을 구비하며, 접속 단자들의 배열 형태에 따라 노말 패키지와 미러 패키지로 구분할 수 있다.
미러 패키지는 양면 모듈 기판(double side module substrate)에 메모리 칩을 장착 또는 실장할 때 모듈 기판의 양면에 형성되는 금속 배선의 배열이 일면을 기준으로 서로 대칭을 이룬다. 이때 메모리 칩의 핀 배열 역시 대칭 구조를 가져야 하며, 그렇기 때문에 서로 동일한 핀 배열을 갖는 메모리 칩의 경우 미러 펑션 동작을 수행하여 메모리 칩의 핀 배열을 대칭구조로 만들어 주어야 한다. 즉, 두 개의 메모리 칩은 대응되는 패드가 서로 반대로 연결되기 때문에, 칩 내부에서는 미러 펑션 동작을 통해 다시 재구성해 주어야 한다.
이러한 미러 펑션 동작을 통해 예컨대, ×16으로 동작하는 메모리 칩 두 개를 핀이 마주보게 겹쳐서 사용할 수 있으며, 하나의 모듈이 마치 ×32로 동작하게끔 할 수 있다.
도 1은 두 개의 메모리 칩이 마주보게 연결되는 형태를 설명하기 위한 도면이다.
도 1을 참조하면, 제1 메모리 칩(110)은 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)를 구비하고, 제2 메모리 칩(130)도 제1 메모리 칩(110)과 동일하게 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)를 구비한다. 설명의 편의를 위해 제1 및 제2 메모리 칩(110, 130) 모두 8개의 패드만 도시하였다.
제1 메모리 칩(110)의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)는 상측에서 바라본 상태에서의 배열이고, 제2 메모리 칩(130)의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)는 하측에서 바라본 상태에서의 배열이다. 여기서, 서로 대응되는 어드레스 패드(예컨대, 제1 메모리 칩(110)의 'A<0>' 어드레스 패드와 제2 메모리 칩(130)의 'A<1>' 어드레스 패드)는 하나의 채널(도시되지 않음.)을 공유하게 된다. 때문에, 미러 펑션을 하고자하는 제2 메모리 칩(130)의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>) 배열은 채널에 대응될 수 있도록 다시 재구성되어야 한다.
다시 설명하면, 제1 메모리 칩(110)의 'A<0>' 어드레스 패드는 대응하는 채널을 통해 해당하는 어드레스 신호를 입력받는다. 동시에 제2 메모리 칩(130)의 'A<1>' 어드레스 패드는 동일한 채널을 통해 'A<0>' 어드레스 패드에 대응하는 어드레스 신호를 입력받는다. 이때 제2 메모리 칩(130) 내부에서는 'A<1>'어드레스 패드로 전달된 어드레스 신호를 마치 'A<0>' 어드레스 패드로 전달된 것과 같이 처리해주어야 한다. 즉, 제2 메모리 칩(130)의 경우 'A<1>' 어드레스 패드로 'A<0>' 어드레스 패드에 대응하는 어드레스 신호를 입력받고, 'A<0>' 어드레스 패드로 'A<1>' 어드레스 패드에 대응하는 어드레스 신호를 입력받아서, 제2 메모리 칩(130) 내부에서 이를 서로 바꾸어 처리함으로써, 제2 메모리 칩(130)은 마치 제1 메모리 칩(110)과 동일한 배열을 입력받은 것처럼 동작한다.
도 2는 도 1의 'A<0>' 어드레스 패드와 'A<1>' 어드레스 패드의 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도이다
도 2를 참조하면, 'A<0>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제1 버퍼링부(210)에서 버퍼링(buffering)되고, 'A<1>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제2 버퍼링부(220)에서 버퍼링된다. 제1 다중화부(230)는 미러펑션 제어신호(CTR_MF)에 응답하여 제1 및 제2 버퍼링부(210, 220)의 출력신호 중 어느 하나를 제1 래칭부(240)에 전달한다. 제1 래칭부(240)는 내부클럭신호(CLK)에 응답하여 제1 다중화부(230)의 출력신호를 래칭(latching)하고 제1 전송라인(PAS1)을 통해 어드레스 출력부(250)로 전달한다.
한편, 제2 다중화부(260)도 미러펑션 제어신호(CTR_MF)에 응답하여 제1 및 제2 버퍼링부(210, 220)의 출력신호 중 어느 하나를 제2 래칭부(260)로 전달한다. 이때, 제2 다중화부(260)는 제1 다중화부(230)에서 선택되지 않은 쪽의 버퍼링부의 출력신호를 제2 래칭부(270)로 전달하게 된다. 즉, 제1 다중화부(230)가 제1 버퍼링부(210)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(260)는 제2 버퍼링부(220)의 출력신호를 선택하여 출력하고, 제1 다중화부(230)가 제2 버퍼링부(220)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(260)는 제1 버퍼링부(210)의 출력신호를 선택하여 출력한다. 이어서, 제2 래칭부(270)는 내부클럭신호(CLK)에 응답하여 제2 다중화부(260)의 출력신호를 래칭하고 제2 전송라인(PAS2)을 통해 어드레스 출력부(250)로 전달한다.
제1 및 제2 전송라인(PAS1, PAS2)을 통해 어드레스 출력부(250)로 전달된 신호는 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로서 출력된다. 여기서, 'OUT_RA<0:1>' 최종 어드레스 신호는 메모리 칩의 로우(row) 동작시 해당하는 로우 디코더(도시되지 않음)로 전달되고, 'OUT_CA<0:1>' 최종 어드레스 신호는 메모리 칩의 컬럼(column) 동작시 해당하는 컬럼 디코더(도시되지 않음)로 전달된다.
참고적으로, 내부명령신호(CMD)는 외부명령신호인 /RAS(Row Adderess Stobe), /CAS(Column Address Stobe), /WE(Write Enable), /CS(Chip Select)를 디 코딩(decoding)한 신호이다.
이하, 미러 펑션 동작을 수행하지 않는 상황에서 도 2의 간단한 동작 설명을 하기로 한다.
'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(210)에서 버퍼링되고, 제1 다중화부(230)를 거쳐 제1 래칭부(240)에 래칭된 후 제1 전송라인(PAS1)을 통해 어드레스 출력부(250)에 전달된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(220)에서 버퍼링되고, 제2 다중화부(260)를 거쳐 제2 래칭부(270)에 래칭된 후 제2 전송라인(PAS2)을 통해 어드레스 출력부(250)에 전달된다. 한편, 어드레스 출력부(250)는 제1 및 제2 전송라인(PAS1, PAS2)을 통해 전달된 신호를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로서 출력한다.
이어서, 미러 펑션 동작을 수행하는 상황에서 도 2의 간단한 동작 설명을 하기로 한다.
'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(210)에서 버퍼링되고, 제2 다중화부(260)를 거쳐 제2 래칭부(270)에 래칭된 후 제2 전송라인(PAS2)을 통해 어드레스 출력부(250)에 전달된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(220)에서 버퍼링되고, 제1 다중화부(230)를 거쳐 제1 래칭부(240)에 래칭된 후 제1 전송라인(PAS1)을 통해 어드레스 출력부(250)에 전달된다. 한편, 어드레스 출력부(250)는 제1 및 제2 전송라인(PAS1, PAS2)을 통해 전달된 신호를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로 출력한다.
여기서, 제1 래칭부(240)의 출력신호가 전달되는 제1 전송라인(PAS1)과 제2 래칭부(270)의 출력신호가 전달되는 제2 전송라인(PAS2)을 살펴보기로 한다.
제1 전송라인(PAS1)과 제2 전송라인(PAS2)은 메모리 칩 입장에서 매우 긴 배선이며, 서로 다른 배선 길이를 가질 수 있다. 그래서, 제1 전송라인(PAS1)을 통해 전달되는 신호와 제2 전송라인(PAS2)을 통해 전달되는 신호간에 스큐(skew)가 발생할 수 있다. 때문에, 어드레스 출력부(250)가 이 두 신호를 동시에 입력받지 못하는 문제점이 발생할 수 있다. 이러한 문제점은 'A<0>' 어드레스 패드와 'A<1>' 어드레스 패드에 대응하는 제1 및 제2 전송라인(PAS1, PAS2)에만 해당하는 것이 아니고, 이외 다른 어드레스 패드에 대응하는 전송라인과의 관계에서도 해당된다. 이하, 도 3을 통해 살펴보도록 한다.
도 3은 도 1의 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)와 이에 대응하는 버퍼링부와, 다중화부, 및 래칭부가 배치되는 영역과 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도이다.
도 2와 도 3을 참조하면, 제1 블록(310)은 'A<0>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제2 블록(320)은 'A<1>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제3 블록(330)은 'A<2>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제4 블록(340)은 'A<3>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제5 블록(350)은 'A<4>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제6 블록(360)은 'A<5>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하고, 제7 블록(370)은 'A<6>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비하며, 제8 블록(380)은 'A<7>'용 어드레스 패드와, 버퍼링부, 다중화부, 및 래칭부를 구비한다.
실질적으로 각각의 버퍼링부, 다중화부, 및 래칭부는 해당하는 어드레스 패드에 인접하여 배치되어 있으며, 이들이 배치된 영역을 이하, "패드영역"이라 칭한다.
도 2에서도 전술한 바와 같이, 제1 블록(310)과 제2 블록(320) 사이에는 미러 펑션을 위하여 배선이 구비되어야 한다. 즉, 제1 버퍼링부(210)의 출력신호는 해당하는 배선을 통해 제2 다중화부(260)에 전달되고, 제2 버퍼링부(230)의 출력신호도 해당하는 배선을 통해 제1 다중화부(230)에 전달된다.
마찬가지로, 제3 블록(330)과 제4 블록(340) 사이에도 미러 펑션을 위하여 배선이 구비되어야 하고, 제5 블록(350)과 제6 블록(360) 사이, 제7 블록(370)과 제8 블록(380) 사이에도 미러 펑션을 위하여 배선이 구비되어야 한다.
요즈음, 설계에 있어서 대용량화 즉, 고집적화를 달성하기 위해서 신호 선폭과 신호 라인들 간의 간격을 줄이기 위한 노력과 더불어 불필요한 배선을 제거하기 위한 노력이 진행 중이다. 이러한 상황에서 미러 펑션을 위한 배선들은 설계에 있어서 큰 부담일 수 있다.
한편, 제1 내지 제8 블록(310, 320, 330, 340, 350, 360, 370, 380)이 배치된 패드영역과 어드레스 출력부(390)는 메모리 칩 입장에서 매우 멀리 떨어져 배치 된다. 또한, 제1 블록(310)에서 어드레스 출력부(390)까지의 배선 길이와, 제2 블록(320)에서 어드레스 출력부(390)까지의 배선 길이는 서로 다를 수 있으며, 이외 제3 내지 제8 블록(330, 340, 350, 360, 370, 380)에서 어드레스 출력부(390)까지의 각각의 배선 역시 그 길이가 서로 다를 수 있다.
결국, 어드레스 출력부(390)는 제1 내지 제8 블록(310, 320, 330, 340, 350, 360, 370, 380) 각각에서 출력되는 8개의 출력신호(BUS_A<0:7>)를 동시에 입력받지 못하는 문제점이 발생하여, 어드레스 출력부(390) 입장에서 출력신호(BUS_A<0:7>)간의 마진(margin)확보에 어려움이 생기게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 미러 펑션 동작을 위한 구성요소를 효율적으로 배치함으로써, 어드레스 출력부에 입력되는 신호간의 마진을 확보할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
또한, 패드영역에 배치되던 배선들을 줄이면서 원하는 동작이 가능한 반도체 소자를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하는 제1 래칭수단; 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하는 제2 래칭수단; 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단; 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호에 응답하여 상기 제1 래칭수단의 출력신호를 래칭하는 제1 프리 래칭수단; 상기 지연클럭신호에 응답하여 상기 제2 래칭수단의 출력신호를 래칭하는 제2 프리 래칭수단; 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및 상기 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출 력하는 제2 다중화수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 반도체 소자는 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하고 제1 전송라인을 통해 출력하는 제1 래칭수단; 제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하고 제2 전송라인을 통해 출력하는 제2 래칭수단; 상기 제1 및 제2 전송라인의 스큐 특성을 보상하기 위한 스큐보상수단; 제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단; 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스큐보상수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및 상기 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스큐보상수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출력하는 제2 다중화수단을 구비한다.
본 발명에서는 어드레스 출력부 이전에 다시 한번 래칭하고 이후 미러 펑션을 위한 선택 동작을 함으로써, 어드레스 출력부에 입력되는 신호간의 마진을 확보할 수 있고, 종래에 미러 펑션 동작을 위해 패드영역에 배치되던 다수의 배선을 없앨 수 있다.
전술한 본 발명은 미러 펑션 동작을 위한 구성요소를 효율적으로 배치함으로써, 어드레스 출력부의 보다 안정적인 동작을 확보할 수 있으며, 칩 설계시 레이 아웃 부담을 줄여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도이다.
도 4를 참조하면, 'A<0>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제1 버퍼링부(410)에서 버퍼링되어 제1 래칭부(420)에 전달된다. 제1 래칭부(420)는 내부클럭신호(CLK)에 응답하여 제1 버퍼링부(410)의 출력신호를 래칭하여 제1 전송라인(PAS1)으로 출력한다. 제1 프리 래칭부(430)는 지연클럭신호(D_CLK)에 응답하여 제1 전송라인(PAS1)을 통해 전달된 신호를 다시 래칭한다.
여기서, 지연클럭신호(D_CLK)는 내부클럭신호(CLK)보다 소정시간 지연된 신호이다. 지연클럭신호(D_CLK)는 제1 및 제2 래칭부(420, 450)의 입력신호에 대응하는 내부클럭신호(CLK)의 활성화 시점과 제1 및 제2 래칭부(420, 450)의 다음 입력신호에 대응하는 내부클럭신호(CLK)의 활성화 시점 사이에 활성화 시점을 가지는 것이 바람직하다.
한편, 'A<1>' 어드레스 패드를 통해 입력되는 어드레스 신호는 제2 버퍼링부(440)에서 버퍼링되어 제2 래칭부(450)에 전달된다. 제2 래칭부(450)는 내 부클럭신호(CLK)에 응답하여 제2 버퍼링부(440)의 출력신호를 래칭하여 제2 전송라인(PAS2)으로 출력한다. 제2 프리 래칭부(460)는 지연클럭신호(D_CLK)에 응답하여 제2 전송라인(PAS2)을 통해 전달된 신호를 다시 래칭한다.
여기서, 제1 및 제2 전송라인(PAS1, PAS2)은 매우 긴 배선이기 때문에 이 배선을 통하는 신호들간의 스큐가 발생할 수 있다. 본 발명에 따르면, 제1 및 제2 프리 래칭부(430, 460)를 제1 및 제2 다중화부(470, 480) 앞단에 배치함으로써, 제1 및 제2 전송라인(PAS1, PAS2)에 의해 발생하는 신호들간의 스큐를 보상해줄 수 있고, 제1 및 제2 다중화부(470, 480) 각각은 제1 및 제2 프리 래칭부(430, 460)의 출력신호를 거의 동시에 받는 것이 가능하다.
한편, 제1 다중화부(470)는 미러 펑션 정보를 가지고 있는 미러평션 제어신호(CTR_MF)에 응답하여 제1 및 제2 프리 래칭부(430, 460)의 출력신호 중 어느 하나를 어드레스 출력부(490)에 전달한다. 그리고, 제2 다중화부(480)도 미러펑션 제어신호(CTR_MF)에 응답하여 제1 및 제2 프리 래칭부(430, 460)의 출력신호 중 어느 하나를 어드레스 출력부(490)에 전달한다. 이때, 제2 다중화부(480)는 제1 다중화부(470)에서 선택되지 않은 쪽의 프리 래칭부의 출력신호를 어드레스 출력부(490)로 전달하게 된다. 즉, 제1 다중화부(470)가 제1 프리 래칭부(430)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(480)는 제2 프리 래칭부(460)의 출력신호를 선택하여 출력하고, 제1 다중화부(470)가 제2 프리 래칭부(460)의 출력신호를 선택하여 출력하는 경우, 제2 다중화부(480)는 제1 프리 래칭부(430)의 출력신호를 선택하여 출력한다.
도 5와 도 6은 도 4의 제1 및 제2 다중화부(470, 480)을 설명하기 위한 회로도이다. 여기서, '/CTR_MF'는 미러펑션 제어신호(CTR_MF)와 위상이 반대인 신호이다.
우선 도 5를 참조하면, 제1 다중화부(470)는 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)를 제1 출력신호(OUT<0>)로 전달하는 제1 전달부(TG1)와, 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)를 제1 출력신호(OUT<0>)로 전달하는 제2 전달부(TG2)를 구비할 수 있다. 여기서, 제1 출력신호(OUT<0>)는 어드레스 출력부(490, 도 4참조)의 제1 입력단으로 입력된다.
예컨대, 미러 펑션 동작을 수행하지 않는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리 '로우(low)'가 되는 경우, 제1 전달부(TG1)가 턴 온(turn on)되고 제2 전달부(TG2)가 턴 오프(turn off)되어 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)가 제1 출력신호(OUT<0>)로 전달된다.
반대로 미러 펑션 동작을 수행하는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리'하이(high)'가 되는 경우, 제1 전달부(TG1)가 턴 오프되고 제2 전달부(TG2)가 턴 온되어 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)가 제1 출력신호(OUT<0>)로 전달된다.
도 6을 참조하면, 제2 다중화부(480)는 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)를 제2 출력신호(OUT<1>)로 전달하는 제3 전달부(TG3)와, 미러펑션 제어신호(CTR_MF, /CTR_MF)에 응답하여 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)를 제2 출력신호(OUT<1>)로 전달하는 제4 전달부(TG4)를 구비할 수 있다. 여기서, 제2 출력신호(OUT<1>)는 어드레스 출력부(490, 도 4참조)의 제2 입력단으로 입력된다.
예컨대, 미러 펑션 동작을 수행하지 않는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리 '로우'가 되는 경우, 제3 전달부(TG3)가 턴 온되고 제4 전달부(TG4)가 턴 오프되어 제2 프리 래칭부(460)의 출력신호(LAT_A<1>)가 제2 출력신호(OUT<1>)로 전달된다.
반대로 미러 펑션 동작을 수행하는 경우 즉, 미러펑션 제어신호(CTR_MF)가 논리'하이'가 되는 경우, 제3 전달부(TG3)가 턴 오프되고 제4 전달부(TG4)가 턴 온되어 제1 프리 래칭부(430)의 출력신호(LAT_A<0>)가 제2 출력신호(OUT<1>)로 전달된다.
다시 도 4를 참조하면, 어드레스 출력부(490)의 제1 및 제2 입력단으로 전달된 제1 및 제2 출력신호(OUT<0>, OUT<1>)는 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로서 출력된다. 여기서, 'OUT_RA<0:1>' 최종 어드레스 신호는 메모리 칩의 로우(row) 동작시 해당하는 로우 디코더(도시되지 않음)로 전달되고, 'OUT_CA<0:1>' 최종 어드레스 신호는 메모리 칩의 컬럼(column) 동작시 해당하는 컬럼 디코더(도시되지 않음)로 전달된다.
참고적으로, 내부명령신호(CMD)는 외부명령신호인 /RAS(Row Adderess Stobe), /CAS(Column Address Stobe), /WE(Write enable), /CS(Chip Select)를 디코딩(decoding)한 신호이다. 또한, 'OUT_RA<0:1>'은 로우 디코더로 전달되는 신호 이고, 'OUT_CA<0:1>'은 컬럼 디코더로 전달되는 신호이다.
이하, 미러 펑션을 적용하지 않은 상황에서 도 4의 간단한 동작 설명을 하기로 한다.
'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(410)에서 버퍼링되고, 제1 래칭부(420)에서 래칭된 후 제1 전송라인(PAS1)을 통해 출력된다. 제1 전송라인(PAS1)을 통해 전달된 신호는 제1 프리 래칭부(430)에서 래칭되고 제1 다중화부(470)를 거쳐 어드레스 출력부(490)의 제1 입력단으로 입력된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(440)에서 버퍼링되고, 제2 래칭부(450)에서 래칭된 후 제2 전송라인(PAS2)을 통해 출력된다. 제2 전송라인(PAS2)을 통해 전달된 신호는 제2 프리 래칭부(460)에서 래칭되고 제2 다중화부(480)를 거쳐 어드레스 출력부(490)의 제2 입력단으로 입력된다. 한편, 어드레스 출력부(250)는 제1 및 제2 다중화부(470, 480)의 출력신호(OUT<0>, OUT<1>)를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로 출력한다.
이어서, 미러 펑션을 적용한 상황에서 도 4의 간단한 동작 설명을 하기로 한다.
'A<0>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제1 버퍼링부(410)에서 버퍼링되고, 제1 래칭부(420)에서 래칭된 후 제1 전송라인(PAS1)을 통해 출력된다. 제1 전송라인(PAS1)을 통해 전달된 신호는 제1 프리 래칭부(430)에서 래칭되고 제2 다중화부(480)를 거쳐 어드레스 출력부(490)의 제2 입력단으로 입력된다. 그리고, 'A<1>' 어드레스 패드를 통해 인가되는 어드레스 신호는 제2 버퍼링부(440)에서 버퍼링되고, 제2 래칭부(450)에서 래칭된 후 제2 전송라인(PAS2)을 통해 출력된다. 제2 전송라인(PAS2)을 통해 전달된 신호는 제2 프리 래칭부(460)에서 래칭되고 제1 다중화부(470)를 거쳐 어드레스 출력부(490)의 제1 입력단으로 입력된다. 한편, 어드레스 출력부(250)는 제1 및 제2 다중화부(470, 480)의 출력신호(OUT<0>, OUT<1>)를 내부명령신호(CMD)에 응답하여 최종 어드레스 신호(OUT_RA<0:1> 또는 OUT_CA<0:1>)로 출력한다.
도 7은 다수의 어드레스 패드(A<0>, A<1>, A<2>, A<3>, A<4>, A<5>, A<6>, A<7>)와 이에 대응하는 버퍼링부와, 래칭부가 배치되는 패드영역과 프리 래칭부와, 다중화부, 및 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도이다.
도 4와 도 7을 참조하면, 제1 블록(710)은 'A<0>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제2 블록(720)은 'A<1>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제3 블록(730)은 'A<2>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제4 블록(740)은 'A<3>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제5 블록(750)은 'A<4>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제6 블록(760)은 'A<5>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하고, 제7 블록(770)은 'A<6>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비하며, 제8 블록(780)은 'A<7>'용 어드레스 패드와, 버퍼링부, 및 래칭부를 구비한다.
본 발명에 따르면, 각각의 해당하는 버퍼링부, 및 래칭부는 해당하는 어드레 스 패드에 인접하게 배치되고, 제1 내지 제8 블록(710, 720, 730, 740, 750, 760, 780) 각각에서 출력된 8개의 출력신호(BUS_A<0:7>) 간의 스큐를 최소화하기 위한 프리 래칭부와 미러 펑션 동작을 위한 다중화부는 어드레스 출력부에 인접하게 배치된다. 때문에, 종래에 제1 및 제2 블록(310, 320 도 3참조), 제3 및 제4 블록(330, 340), 제5 및 제6 블록(350, 360), 제7 및 제8 블록(370, 380) 사이를 연결하는 배선을 제거할 수 있으며, 제1 내지 제8 블록(710, 720, 730, 740, 750, 760, 780)의 출력신호(BUS_A<0:7>) 간의 스큐를 최소화하는 것이 가능하다.
전술한 바와 같이, 미러 펑션 동작을 위한 구성요소를 효율적으로 배치함으로써, 제1 내지 제8 블록(710, 720, 730, 740, 750, 760, 780)의 출력신호(BUS_A<0:7>) 간의 스큐를 최소화하여 어드레스 출력부(490)에 입력되는 신호간의 마진을 충분히 확보할 수 있어서, 어드레스 출력부(490)의 보다 안정적인 동작을 확보할 수 있고, 패드영역에 배치되던 다수의 배선을 없앨 수 있어 칩 설계시 레이 아웃 부담을 줄여 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 미러 펑션 동작을 수행하는데 있어서 어드레스가 입력되는 어드레스 패드의 경우를 일례로 들어 설명하였으나, 본 발명은 어드레스뿐만 아니라 데이터나 반도체 소자에 입력되는 이외 신호에 대응하는 패드의 경우에도 적용할 수 있다.
도 1은 두 개의 메모리 칩이 마주보게 연결되는 형태를 설명하기 위한 도면.
도 2는 도 1의 'A<0>' 어드레스 패드와 'A<1>' 어드레스 패드의 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도.
도 3은 도 1의 다수의 어드레스 패드가 배치되는 영역과 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도.
도 4는 본 발명에 따른 미러 펑션 동작에 관련된 구성을 설명하기 위한 블록도.
도 5와 도 6은 도 4의 제1 및 제2 다중화부을 설명하기 위한 회로도.
도 7은 다수의 어드레스 패드가 배치되는 영역과 프리 래칭부와, 다중화부, 및 어드레스 출력부가 배치되는 영역을 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 제1 버퍼링부 420 : 제1 래칭부
430 : 제1 프리 래칭부 440 : 제2 버퍼링부
450 : 제2 래칭부 460 : 제2 프리 래칭부
470 : 제1 다중화부 480 : 제2 다중화부
490 : 어드레스 출력부

Claims (19)

  1. 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하는 제1 래칭수단;
    제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하는 제2 래칭수단;
    제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단;
    상기 내부클럭신호보다 소정시간 지연된 지연클럭신호에 응답하여 상기 제1 래칭수단의 출력신호를 래칭하는 제1 프리 래칭수단;
    상기 지연클럭신호에 응답하여 상기 제2 래칭수단의 출력신호를 래칭하는 제2 프리 래칭수단;
    미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및
    상기 미러 펑션 정보에 따라 상기 제1 및 제2 프리 래칭수단의 출력신호 중 어느 하나를 상기 제2 입력단으로 출력하는 제2 다중화수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 입력신호를 버퍼링하여 상기 제1 래칭수단에 전달하는 제1 버퍼링부와,
    상기 제2 입력신호를 버퍼링하여 상기 제2 래칭수단에 전달하는 제2 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 래칭수단은 상기 출력수단보다 상기 제1 패드에 인접하게 배치되고, 상기 제1 프리 래칭수단은 상기 제1 패드보다 상기 출력수단에 인접하게 배치되는 것을 특징으로 하는 반도체 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 래칭수단은 상기 출력수단보다 상기 제2 패드에 인접하게 배치되고, 상기 제2 프리 래칭수단은 상기 제2 패드보다 상기 출력수단에 인접하게 배치되는 것을 특징으로 하는 반도체 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 다중화수단은,
    상기 미러 펑션 정보에 따라 상기 제1 프리 래칭수단의 출력신호를 상기 제1 입력단으로 전달하는 제1 전달부와,
    상기 미러 펑션 정보에 따라 상기 제2 프리 래칭수단의 출력신호를 상기 제1 입력단으로 전달하는 제2 전달부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 전달부의 활성화 구간에서 상기 제2 전달부는 비활성화 구간을 갖고, 상기 제2 전달부의 활성화 구간에서 상기 제1 전달부는 비활성화 구간을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제2 다중화수단은,
    상기 미러 펑션 정보에 따라 상기 제1 프리 래칭수단의 출력신호를 상기 제2 입력단으로 전달하는 제3 전달부와,
    상기 미러 펑션 정보에 따라 상기 제2 프리 래칭수단의 출력신호를 상기 제2 입력단으로 전달하는 제4 전달부를 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제3 전달부의 활성화 구간에서 상기 제4 전달부는 비활성화 구간을 갖고, 상기 제4 전달부의 활성화 구간에서 상기 제3 전달부는 비활성화 구간을 갖는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 전달부와 상기 제4 전달부는 동일한 활성화 구간과 비활성화 구간을 갖고, 상기 제2 전달부와 상기 제3 전달부는 동일한 활성화 구간과 비활성화 구간을 갖는 것을 특징으로 하는 반도체 소자.
  10. 제1항 또는 제2항에 있어서,
    상기 지연클럭신호는 상기 제1 및 제2 입력신호에 대응하는 상기 내부클럭신호의 활성화 시점과 다음 제1 및 제2 입력신호에 대응하는 내부클럭신호의 활성화 시점 사이에 활성화 시점을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 입력신호는 어드레스 신호인 것을 특징으로 하는 반도체 소 자.
  12. 제11항에 있어서,
    상기 어드레스 신호에 대응하는 상기 출력수단의 출력신호를 입력받아 디코딩하여 로우 또는 컬럼 어드레스 신호를 출력하는 어드레스 디코더를 더 구비하는 것을 특징으로 하는 반도체 소자.
  13. 제1 패드를 통해 인가된 제1 입력신호를 내부클럭신호에 응답하여 래칭하고 제1 전송라인을 통해 출력하는 제1 래칭수단;
    제2 패드를 통해 인가된 제2 입력신호를 상기 내부클럭신호에 응답하여 래칭하고 제2 전송라인을 통해 출력하는 제2 래칭수단;
    상기 제1 및 제2 전송라인의 스큐 특성을 보상하기 위한 스큐보상수단;
    제1 및 제2 입력단을 통해 입력된 신호를 내부명령신호에 응답하여 출력하는 출력수단;
    미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스큐보상수단의 출력신호 중 어느 하나를 상기 제1 입력단으로 출력하는 제1 다중화수단; 및
    상기 미러 펑션 정보에 따라 상기 제1 및 제2 전송라인에 대응하는 상기 스 큐보상수단의 출력신호 중 어느 하나를 상기 제2 출력단으로 입력하는 제2 다중화수단
    을 구비하는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 입력신호를 버퍼링하여 상기 제1 래칭수단에 전달하는 제1 버퍼링부와,
    상기 제2 입력신호를 버퍼링하여 상기 제2 래칭수단에 전달하는 제2 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 및 제2 래칭수단 각각은 상기 출력수단보다 패드영역에 인접하게 배치되고, 상기 스큐보상수단은 상기 패드영역보다 상기 출력수단에 인접하게 배치되는 것을 특징으로 하는 반도체 소자.
  16. 제13항 또는 제14항에 있어서,
    상기 스큐보상수단은 상기 내부클럭신호보다 소정시간 지연된 지연클럭신호 에 응답하여 상기 제1 및 제2 전송라인에 인가된 신호를 래칭하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 지연클럭신호는 상기 제1 및 제2 입력신호에 대응하는 상기 내부클럭신호의 활성화 시점과 다음 제1 및 제2 입력신호에 대응하는 내부클럭신호의 활성화 시점 사이에 활성화 시점을 가지는 것을 특징으로 하는 반도체 소자.
  18. 제13항 또는 제14항에 있어서,
    상기 제1 및 제2 입력신호는 어드레스 신호인 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서,
    상기 어드레스 신호에 대응하는 상기 출력수단의 출력신호를 입력받아 디코딩하여 로우 또는 컬럼 어드레스 신호를 출력하는 어드레스 디코더를 더 구비하는 것을 특징으로 하는 반도체 소자.
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KR20050012933A (ko) * 2003-07-25 2005-02-02 삼성전자주식회사 미러 패키지 구현을 위한 모드 레지스터 셋팅 방법

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