JP2005339604A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 ３×３バンク形式レイアウトにおいて、長配線バス線をできるだけ短くし、高速データ転送特性を実現する半導体記憶装置を提供する。
【解決手段】 メモリセルアレイを有するチップ１０を備える半導体記憶装置１００である。メモリセルアレイは、３×３のマトリクス状に配置された９個のメモリバンク１〜９を備えている。メモリバンク１〜９の各々は、複数個のメモリプレート１１〜１４と、複数のデータ入出力経路１６ａ〜１６ｂと、を備える。メモリバンク１〜９の各々は、複数のデータ入出力経路１６ａ〜１６ｂを介して各メモリプレート１１〜１４に対するデータ入出力を行うように構成されている。
【選択図】 図２

Description

本発明は、半導体記憶装置に関する。
近年、例えば、半導体記憶装置の一例としてのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、機能の高度化及び記憶容量の大規模化という二つの側面において、次のような改良が行われている。
機能の高度化の一例としては、多ビット化が挙げられる。例えば、現在では、４ビット、８ビット、１６ビット及び３２ビットが使用されている。今後、ＤＲＡＭの多ビット化はさらに進むことが予想され、それに伴い、データ入出力用パッドの数は飛躍的に増加する。
データ入出力用パッドの配列の仕方としては、矩形状のチップの周辺縁部に沿ってパッドを並べる方法と、チップの短辺の中心線に沿って長辺方向にデータ入出力用パッドを並べる方法の二つがある。現在の主流は後者の方法であるが、データ入出力用パッド数が増加すると、チップ上にパッドを効率的に配置することはもはや不可能になるおそれが大きい。
また、記憶容量の大規模化に伴って、メモリセルまたはトランジスタなどの回路素子の微細化が進展している。しかしながら、回路素子の微細化の進展の度合いは、回路素子の集積数に追従できなくなってきており、このため、現在では、チップのサイズを大きくせざるを得ない状況になっている。
チップのサイズが大きくなると、Ｉ／Ｏパッドと、データを格納するためのメモリセルとを接続するデータ転送回路の配線長、あるいは、データ転送回路を制御する制御回路からデータ転送回路までの制御信号線の長さがともに長くなる。このように、データ転送回路の配線長や制御信号線の長さが長くなると、配線容量が増加し、制御信号及びデータ信号の伝送速度は必然的に低下する。
図１０は、特許文献１に記載されているような従来の×３６ビット構成、×１８ビット構成、×９ビット構成、×８ビット構成を実現する半導体記憶装置のレイアウトを示す平面図である。
図１０に示すように、従来の半導体記憶装置は、プレート３００ａ〜３００ｈの８つのプレート３００を有するチップ３５０を備えて構成されている。
また、図１１は、図１０に示す半導体記憶装置における各プレート３００の活性化、すなわちライトアンプＷＡ、センスアンプＳＡの活性化を説明する図である。
ここで、ｂ４はバースト長が４であることを意味し、ｂ２はバースト長が２であることを意味する。従って、×３６ｂ４は、データ幅が３６ビットでその３６ビットデータが４つ連続して入出力されることを示す。
図１１に示すように、図１０に示す半導体記憶装置においては、×３６ｂ４のときには８つのプレート３００ａ〜３００ｈの全てを活性にし（図１１（ａ））、×１８ｂ４及び×８ｂ４のときには４つのプレート３００ａ〜３００ｄを活性にし（図１１（ｂ））、×３６ｂ２のときには４つのプレート３００ａ、３００ｃ、３００ｅ、３００ｇを活性にし（図１１（ｃ））、×１８ｂ２及び×８ｂ２のときには２つのプレート３００ａ、３００ｅを活性にする（図１１（ｄ））。
特開平８−３１５５７８号公報
しかしながら、図１０に示す従来の技術では、８個の長方形状のプレート３００が縦４列、横２列のマトリクス状に配置されている。このうち左側の４個のプレート３００ａ〜３００ｄは、バス（ＬＤＳ）３０１を介してデータ出力回路（ＤＯＵＴ）３０２に接続され、右側の４個のプレート３００ｅ〜３００ｈは、バス（ＬＤＳ）３０３を介してデータ出力回路（ＤＯＵＴ）３０４に接続されている。つまり、データ出力回路３０２は、チップの半分、つまり左側のプレート３００ａ〜３００ｄを担当し、同様に、データ出力回路３０４は、チップの残り半分、つまり右側のプレート３００ｅ〜３００ｈを担当している。そして、左側のプレート３００ａ〜３００ｄからはバス３０１及びデータ出力回路３０２を介してデータが転送され、右側のプレート３００ｅ〜３００ｈからはバス３０３及びデータ出力回路３０４を介してデータが転送される。
ここで、各プレート３００の寸法は、短辺が１０２４（単位長さ）、長辺が２０４８（単位長さ）であると仮定する。
この場合に、左側の縦の列をなす各プレート３００ａ、３００ｂ、３００ｃ、３００ｄとデータ出力回路（ＤＯＵＴ）３０２との間の距離を計算すると、順に、以下のようになる。
５１２＋２０４８＋４０９６＝６６５６
５１２＋２０４８＋３０７２＝５６３２
５１２＋２０４８＋２０４８＝４６０８
５１２＋２０４８＋１０２４＝３５８４
このように、データ出力回路（ＤＯＵＴ）３０２から最も遠い位置にあるプレート３００ａとデータ出力回路（ＤＯＵＴ）３０２との間の距離はプレート３００の長辺の３．２５倍（６６５６／２０４８）にも達する。
上述のように、ＤＲＡＭを代表とする半導体記憶装置においては、多ビット化が進展し、それに伴い、チップサイズが増加してきている。多ビット化はデータ入出力用パッド数の増加を招き、仮に、データ入出力用パッド数が著しく増加すると、データ入出力用パッドの配置そのものが困難になる。また、チップサイズの増加は制御信号線やデータ線の長さの増加を招き、アクセス時間の増大または単位時間当たりのデータ出力数の低下を招く。
また、図１１に示すように、従来の技術の場合には、例えば×８ｂ２のときにも２つのプレート３００ａ、３００ｅを活性にする必要があり、消費電力が非効率的である。
本発明は、上記のような問題点を解決するためになされたもので、主に３×３バンク形式レイアウトにおいて、長配線バス線をできるだけ短くし、高速データ転送特性を実現し、好ましくは消費電力を低減可能な半導体記憶装置を提供することを目的とする。
上記課題を解決するため、本発明の半導体記憶装置は、メモリセルアレイを有するチップを備える半導体記憶装置において、前記メモリセルアレイは、３Ｎ×３Ｎ（Ｎは１以上の正の整数）のマトリクス状に配置された９Ｎ2個のメモリバンクを備え、前記メモリバンクの各々は、複数個のサブブロックと、複数のデータ入出力経路と、を備え、これら複数のデータ入出力経路を介して各メモリプレートに対するデータ入出力を行うように構成されていることを特徴としている。
本発明の半導体記憶装置においては、前記メモリバンクの各々は、２Ｍ×２Ｍ（Ｍは２以上の正の整数）のマトリクス状に配置された４Ｍ2個の前記メモリプレートを備えて構成されていることが好ましい。
本発明の半導体記憶装置においては、各メモリバンクにおける各メモリプレートの活性化状態を、全てのメモリプレートを活性化して該全てのサブブロックに対するデータ入出力が可能な状態と、半数のメモリプレートを活性化して該半数のサブブロックに対するデータ入出力が可能な状態と、全数の１／４のメモリプレートを活性化して該１／４のメモリプレートに対するデータ入出力が可能な状態と、の何れかに変更可能に構成されていることが好ましい。
本発明の半導体記憶装置においては、各メモリバンクにおける各メモリプレートの活性化状態を、全てのメモリバンクにおいて、それぞれ全てのメモリプレートを活性化して該全てのサブブロックに対するデータ入出力が可能な状態と、全てのメモリバンクにおいて、それぞれ半数のメモリプレートを活性化して該半数のサブブロックに対するデータ入出力が可能な状態と、全てのメモリバンクにおいて、それぞれ全数の１／４のメモリプレートを活性化して該１／４のメモリプレートに対するデータ入出力が可能な状態と、（９Ｎ2−Ｎ2）個のメモリバンクにおいて、それぞれ全数の１／４のメモリプレートを活性化して該１／４のメモリプレートに対するデータ入出力が可能な状態と、の何れかに変更可能に構成されていることが好ましい。
本発明の半導体記憶装置においては、前記チップと重ね合わせて配置される基板を更に備え、前記基板には、前記メモリバンクの各々におけるデータ入出力用パッドとそれぞれ電気的に接続される外部端子が設けられているとともに、各メモリバンク毎に、対応する外部端子が近傍に配置されていることが好ましい。
また、本発明の半導体記憶装置は、３行３列のマトリクス状に配置された９個のメモリバンクと、複数のデータ入出力回路と、各メモリバンクと対応するデータ入出回路とを接続するデータ配線とを備え、各データ配線は、対応するメモリバンク内で完結した状態に配置され、対応するメモリバンクのみに使用されることを特徴としている。
本発明の半導体記憶装置においては、各メモリバンクは、複数のメモリプレートを有し、各自独自に活性化が可能であることが好ましい。
本発明の半導体記憶装置においては、各メモリバンクは複数の前記データ配線を備え、当該半導体記憶装置は、前記メモリプレートと複数のデータ配線のうちの接続対象となるデータ配線との接続の切り替えを、バースト長信号に応じて行う第１のセレクタを備えることが好ましい。
本発明の半導体記憶装置においては、各メモリプレートは複数の副データ配線を有し、当該半導体記憶装置は、前記副データ配線を入出力ビット数に応じて前記複数のデータ配線のうちの何れかに選択的に接続する第２のセレクタと、前記第１のセレクタに供給するバースト長信号を入出力ビット数に応じて決定する第３のセレクタと、を備え、前記第１のセレクタは、前記第３のセレクタから供給されるバースト長信号に応じて、前記複数の副データ配線のうちの何れかとデータ配線との接続の切り替えを行うことが好ましい。
本発明の半導体記憶装置においては、３行３列に配置された複数の信号ピン群が半導体パッケージの裏面に設けられていることが好ましい。
また、本発明の半導体記憶装置は、複数のメモリバンクと、複数のデータ入出回路と、各メモリバンクと対応するデータ入出回路とを接続するデータ配線とを備え、各データ配線は、対応するメモリバンクのみに使用されることを特徴としている。
また、本発明の半導体記憶装置は、パリティービットを含むデータを取り扱う半導体記憶装置において、３行３列のマトリクス状に配置された９個のメモリバンクを備え、前記パリティービットを含む一つのデータは前記９個のメモリバンクに分けて書込み及び前記９個のメモリバンクから読み出しされることを特徴としている。
本発明によれば、メモリバンクの各々は、複数個のメモリプレートと、複数のデータ入出力経路と、を備え、これら複数のデータ入出力経路を介して各メモリプレートに対するデータ入出力を行うように構成されているので、従来の半導体記憶装置と比較して、短い距離のデータ入出力経路を介してデータを入出力することができ、ひいては、高速データ伝送を実現することが可能になる。
つまり、従来の半導体記憶装置の場合には、１本のデータ入出力経路を共通的に用いて複数のサブブロック（プレート）に対するデータ入出力を行っていたのに対し、本発明では、複数のデータ入出力経路を並列的に使用して複数のメモリプレートに対するデータ入出力を行うことができるため、個々のメモリプレートに対するデータ入出力経路を従来よりも短縮することができ、高速データ伝送が可能となるのである。
よって、機能の高度化及び記憶容量の大規模化に適した半導体記憶装置を提供することができる。
また、本発明によれば、３行３列のマトリクス状に配置された９個のメモリバンクと、複数のデータ入出力回路と、各メモリバンクと対応するデータ入出回路とを接続するデータ配線とを備え、各データ配線は、対応するメモリバンク内で完結した状態に配置され、対応するメモリバンクのみに使用されるので、従来の半導体記憶装置と比較して、短い距離のデータ入出力経路を介してデータを入出力することができ、ひいては、高速データ伝送を実現することが可能になる。
また、本発明によれば、複数のメモリバンクと、複数のデータ入出回路と、各メモリバンクと対応するデータ入出回路とを接続するデータ配線とを備え、各データ配線は、対応するメモリバンクのみに使用されるので、従来の半導体記憶装置と比較して、短い距離のデータ入出力経路を介してデータを入出力することができ、ひいては、高速データ伝送を実現することが可能になる。
以下、図面を参照して、本発明に係る実施形態について説明する。
〔第１の実施形態〕
本実施形態に係る半導体記憶装置１００（図９）は、パリティビットを含むデータを取り扱う半導体記憶装置であって、図１に示すチップ１０を備えている。
図１に示すように、チップ１０は、例えば縦３列及び横３列の３×３のマトリクス状にレイアウトされた９個のバンク（メモリバンク）１〜９を備えて構成されたメモリセルアレイを有している。
半導体記憶装置１００においては、パリティービットを含む一つのデータが９個のバンク１〜９に分けて書込まれたり、或いは、逆に、分けて書込まれたデータが９個のバンクから読み出されたりするようになっている。
これら９個のバンク１〜９の各々は、例えば相互に等しい面積の配置領域に設けられている。
なお、各バンク１〜９の相互の境界部分には、図示しないが、バンク１〜９に共通に使用される回路が適宜設けられている。例えば、ＸＹアドレスバッファ、テストモード回路、リファレンス電圧発生回路、内部クロック発生回路などがその回路に該当する。
また、バンク１〜９の各々は、図２に示すように、例えば縦２列及び横２列のマトリクス状にレイアウトされた４個のプレート（サブブロック）１１〜１４を備えて構成されている。
各プレート１１〜１４は、データを格納するための複数個のメモリセル（図示せず）を有する。各プレート１１〜１４は、内部コマンド信号により、相互に独立してデータの書き込みまたは読み出しを行うことができるようになっている。また、各プレート１１〜１４は、例えば相互に等しい面積の配置領域に設けられている。
更に、各バンク１〜９は、それらプレート１１〜１４のアクセス制御を司るバンクコントローラ１５を備える。バンクコントローラ１５は、Ｘアドレスコントロール（主ＷＬ，副ＷＤ）、Ｙアドレスコントロール（バンクセレクトＢＳ，ＹセレクトＹｊ）、Ｒ／Ｗコントロール（バンク毎のセンスアンプＳＡ、ライトアンプＷＡの活性制御）、バースト長制御及び入出力レジスタ制御を行う。
また、各バンク１〜９は、複数本のデータバス（データ入出力経路）１６ａ〜１６ｄを備え、これら複数のデータバス１６ａ〜１６ｄを介して各プレート１１〜１４に対するデータ入出力を行うように構成されている。
なお、各データバス１６ａ〜１６ｄは、対応するバンク１〜９にのみ使用される。
また、データバス１６ａ〜１６ｄは、各バンク１〜９内で終端されている。つまり、データの入出力を司る回路及びバスは各バンク１〜９内で完結しているとともに、各データバス１６ａ〜１６ｄの配線長は短い。
また、データバス１６ａ〜１６ｄの各々は、１対１で対応付けられたデータパッド（データ入出力用パッド）１７に接続されている。
このデータパッド１７は、後述するようにチップ１０と重ね合わせて配置されるパッケージ（基板）４０の半田ボール（外部端子）２３と接続される。
そして、各プレート１１〜１４のメモリセルと半導体記憶装置１００の外部との間でのデータ入出力は、半田ボール２３、データパッド１７、データバス１６ａ〜１６ｄ及び後述する副データバス１８ａ〜１８ｄなどを介して行われる。
なお、各データパッド１７によりデータ入出力回路３０が構成されている。つまり、半導体記憶装置１００は、複数のデータ入出力回路３０を備えているとともに、各バンク１〜９毎に、対応するデータ入出力回路３０が設けられている。
ここで、各データバス１６ａ〜１６ｄは、相互に並列に配置されているとともに、上側に位置する２個のプレート１１，１２と下側に位置する２個のプレート１３，１４とを分けるようにして、各バンク１〜９の中心線に沿って設けられている。
更に、各データバス１６ａ〜１６ｄのデータパッド１７は、各バンク１〜９のほぼ中央において、一列に直線状に並べて配置されている。このようにデータパッド１７を一列に並べて配置することにより、面積効率を高めることができる。
図３は、×８（×８ビット構成）、×９（×９ビット構成）、×１８（×１８ビット構成）及び×３６（×３６ビット構成）の各々におけるバンク、プレートの活性化状況、すなわちライトアンプＷＡ、センスアンプＳＡ、プリチャージ回路ＰＲの活性化を説明する図である。
ここで、各バンク１〜９は、各々独自に活性化が可能となっている。
図３に示すように、×３６のときは、全てのバンク１〜９の全てのプレート１１〜１４を活性化し、各バンク１〜９から４つのデータを同時に入出力する。バンクは９個あるので、４×９＝３６個のデータが同時にアクセスされる。
×１８のときは、全てのバンク１〜９の２つずつのプレート（例えば、プレート１１及び１３）を活性化し、各バンク１〜９から２つずつのデータを同時に入出力する。バンクは９個あるので、２×９＝１８個のデータが同時にアクセスされる。
×９のときは、全てのバンク１〜９の１つずつのプレート（例えばプレート１１）を活性化し、各バンク１〜９から１つずつのデータを同時に入出力する。バンクは９個あるので、１×９＝９個のデータが同時にアクセスされる。
×８のときは、何れか１つのバンク（例えば、バンク９）を非活性にし、残りの８つのバンク（例えば、バンク１〜８）を活性化し、各バンク１〜８から１つずつのデータを同時に入出力する。よって、１×８＝８のデータが同時にアクセスされる。
ここで、ｂ４はバースト長が４であることを意味し、ｂ２はバースト長が２であることを意味する。従って、×３６ｂ４は、データ幅が３６ビットでその３６ビットデータが４つ連続して入出力されることを示す。
×３６ｂ４は、１つのバンクの４つのプレート１１〜１４を活性化して動作していることを示す。×３６ｂ２は、１つのバンクの２つのプレート１１、１２を活性化して動作していることを示す。
以下、図３の動作を図４〜図６を使用して説明する。
図４は、１つのバンク（バンク１〜９の何れか）を例に×３６ｂ４の動作を示す図面である。各プレート１１〜１４には４つの副データバス１８ａ〜１８ｄが相互に並列に設けられている。なお、各副データバス１８ａ〜１８ｄは、例えば各データバス１６ａ〜１６ｄに対して直交している。
プレート１１の副データバス１８ａ、１８ｂは、バースト信号Ｂ１、Ｂ２により制御されるセレクタ１９ａを介してデータバス１６ａに接続される。また、プレート１１とはデータバス１６ａ〜１６ｄを隔てて対向するプレート１３の副データバス１８ａ、１８ｂは、バースト信号Ｂ３、Ｂ４により制御されるセレクタ１９ａを介してデータバス１６ａに接続される。
また、プレート１１の副データバス１８ｃ、１８ｄは、バースト信号Ｂ１、Ｂ２により制御されるセレクタ（第１のセレクタ）１９ｂを介してデータバス１６ｂに接続される。同様に、プレート１３の副データバス１８ｃ、１８ｄは、バースト信号Ｂ３、Ｂ４により制御されるセレクタ１９ｂを介してデータバス１６ｂに接続される。
また、プレート１２の副データバス１８ａ、１８ｂは、バースト信号Ｂ１、Ｂ２により制御されるセレクタ１９ａを介してデータバス１６ｃに接続される。また、プレート１２とはデータバス１６ａ〜１６ｄを隔てて対向するプレート１４の副データバス１８ａ、１８ｂは、バースト信号Ｂ３、Ｂ４により制御されるセレクタ１９ａを介してデータバス１６ｃに接続される。
また、プレート１２の副データバス１８ｃ、１８ｄは、バースト信号Ｂ１、Ｂ２により制御されるセレクタ１９ｂを介してデータバス１６ｄに接続される。また、プレート１４の副データバス１８ｃ、１８ｄは、バースト信号Ｂ３、Ｂ４により制御されるセレクタ１９ｂを介してデータバス１６ｄに接続される。
ここで、プレート１１、１２は、バースト信号Ｂ１，Ｂ２を司るプレートであり、プレート１３、１４は、バースト信号Ｂ３、Ｂ４を司るプレートである。
例えば、×３６Ｂ４でデータが読み出されるときは、外部から導入されたアドレスに対応したワード線が駆動され、図４ではプレート１１〜１４の各副データバス１８ａ〜１８ｄにデータが転送される。
なお、図示していないが、副データバス１８ａ〜１８ｄには、それぞれ対応したデジット線が接続され、そのデジット線には、マトリクス状のメモリセルが接続されている。
例えば、プレート１１のワード線が立ち上がることにより、４つのセルが選択され、それら４つのセルのデータが対応する４本のデジット線に出力し、更に対応する４本の副データバス１８ａ〜１８ｄに供給される。この動作は、他のプレート１２〜１４でも同様である。
ここで、バースト信号Ｂ１がアクティブになることにより、プレート１１、１２の副データバス１８ａ、１８ｃがデータバス１６ａ〜１６ｄに接続され（プレート１１の副データバス１８ａはデータバス１６ａに、プレート１１の副データバス１８ｃはデータバス１６ｂに、プレート１２の副データバス１８ａはデータバス１６ｃに、プレート１２の副データバス１８ｃはデータバス１６ｄにそれぞれ接続され）、４つのデータがデータバス１６ａ〜１６ｄに出力される。従って、各バンク１〜９で４つずつのデータが同時に出力され、チップ１０に含まれる全バンク１〜９では合計３６個のデータが同時に出力される。
続いて、バースト信号Ｂ２がアクティブになることにより、プレート１１、１２の副データバス１８ｂ、１８ｄがデータバス１６ａ〜１６ｄに接続され（プレート１１の副データバス１８ｂはデータバス１６ａに、プレート１１の副データバス１８ｄはデータバス１６ｂに、プレート１２の副データバス１８ｂはデータバス１６ｃに、プレート１２の副データバス１８ｄはデータバス１６ｄにそれぞれ接続され）、４つのデータがデータバス１６ａ〜１６ｄに出力される。従って、この場合にも各バンク１〜９で４つずつのデータが同時に出力され、チップ１０に含まれる全バンク１〜９では合計３６個のデータが同時に出力される。
続いて、バースト信号Ｂ３がアクティブになることにより、プレート１３、１４の副データバス１８ａ、１８ｃがデータバス１６ａ〜１６ｄに接続され（プレート１３の副データバス１８ａはデータバス１６ａに、プレート１３の副データバス１８ｃはデータバス１６ｂに、プレート１４の副データバス１８ａはデータバス１６ｃに、プレート１４の副データバス１８ｃはデータバス１６ｄにそれぞれ接続され）、４つのデータがデータバス１６ａ〜１６ｄに出力される。従って、この場合にも各バンク１〜９で４つずつのデータが同時に出力され、チップ１０に含まれる全バンク１〜９では合計３６個のデータが同時に出力される。
続いて、バースト信号Ｂ４がアクティブになることにより、プレート１３、１４の副データバス１８ｂ、１８ｄがデータバス１６ａ〜１６ｄに接続され（プレート１３の副データバス１８ｂはデータバス１６ａに、プレート１３の副データバス１８ｄはデータバス１６ｂに、プレート１４の副データバス１８ｂはデータバス１６ｃに、プレート１４の副データバス１８ｄはデータバス１６ｄにそれぞれ接続され）、４つのデータがデータバス１６ａ〜１６ｄに出力される。従って、この場合にも各バンク１〜９で４つずつのデータが同時に出力され、チップ１０に含まれる全バンク１〜９では合計３６個のデータが同時に出力される。
このように、バースト信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の順にアクティブになっていき、副データバス１８ａ〜１８ｄが副データバス１８ａ、１８ｃ→副データバス１８ｂ、１８ｄの順に選択されて、４ビットデータが順に出力される。以上の動作により、×３６のデータが４つ連続して出力される。
×３６Ｂ２は、バースト長が２であるので、先に説明した×３６Ｂ４のバースト信号Ｂ２までの動作に該当する。
図５は、×１８Ｂ４の動作を説明する図面である。
×１８のときは、図５に示すように、例えば、プレート１１、１３を活性にし、プレート１２、１４を非活性にする。これにより、データバス１６ａ、１６ｂのみに信号が出力されることとなるので、１つのバンクのデータ出力ビットは２となる。従って、チップ１０に含まれる全バンク１〜９では、２×９＝１８ビットのデータが同時に出力される。
図６は、×９Ｂ４の動作を説明する図面である。
×９のときは、図６に示すように、例えば、プレート１１だけを活性にし、その他のプレート１２、１３、１４は非活性にする。また、プレート１１に対応する２つのセレクタ１９ａ、１９ｂのうち一方のセレクタ１９ｂには、バースト信号Ｂ１，Ｂ２に代えてバースト信号Ｂ３，Ｂ４が入力される状態とし、その出力はデータバス１６ａに接続される。
また、×８のときは、バンク１〜９のうちの８つのバンク（例えばバンク１〜８）を活性にし、何れか１つのバンク（例えばバンク９）のみを非活性にし、その他は×９のときと同様の動作とする。
このように、本実施形態に係る半導体記憶装置１００は、各バンク１〜９における各プレート１１〜１４の活性化状態を、全てのバンク１〜９において、それぞれ全てのプレート１１〜１４を活性化して該全てのプレート１１〜１４に対するデータ入出力が可能な状態（×３６ｂ４のときに相当）と、全てのバンク１〜９において、それぞれ半数のプレート１１、１３を活性化して該半数のプレート１１、１３に対するデータ入出力が可能な状態（×１８ｂ４のときに相当）と、全てのバンク１〜９において、それぞれ全数の１／４のプレート１１を活性化して該１／４のプレート１１に対するデータ入出力が可能な状態（×９ｂ４のときに相当）と、９−１＝８個のバンク（例えばバンク１〜８）において、それぞれ全数の１／４のプレート１１を活性化して該１／４のプレート１１に対するデータ入出力が可能な状態と、の何れかに変更可能に構成されている。
ここで、図１１に示す従来の半導体記憶装置の場合には、例えば×８ｂ２のときにも２つのプレート３００ａ、３００ｅを活性にする必要があり、消費電力が非効率的である。
対して、本実施形態に係る半導体記憶装置の場合には、×８ｂ４及び×９ｂ４のときには、図６に示すように、１つのプレート１１のみを活性にすればよく、従来の半導体記憶装置と比べて消費電力を低減することができる。
図７は、図４〜図６を用いて説明した上記の動作を実現させる為の、プレート１１の周辺回路を説明する図面である。なお、他のプレート１２〜１４の周辺回路も同様の構成である。
図７に示すように、各プレート１１〜１４の周辺には、上記において説明した回路の他に、セレクタ１９ｂに入力されるバースト信号を、動作状態（入出力ビット数）に応じてバースト信号Ｂ１及びＢ２と、バースト信号Ｂ３，Ｂ４と、に切り替えるセレクタ２０と、セレクタ１９ｂの接続先を動作状態（入出力ビット数）に応じてデータバス１６ａとデータバス１６ｂとに切り替えるセレクタ２１と、が設けられている。
すなわち、セレクタ２０は、セレクタ１９ｂに入力されるバースト信号を、×３６及び×１８のときにはバースト信号Ｂ１及びＢ２とする一方で、×９及び×８のときにはバースト信号Ｂ３及びＢ４とする。
また、セレクタ２１は、セレクタ１９ｂの接続先を、×３６及び×１８のときにはデータバス１６ａとする一方で、×９及び×８のときにはデータバス１６ｂとする。
図８は、プレート１２において、メモリセルからデータパッド１７までの距離を説明する平面図である。
図８において、副ワード線（副ＷＬ）とデジット線との交点には、メモリセルが配置されている。
また、図８において、６４、１０２４といった括弧書きの数字は、従来技術と同一条件の下での長さの例を示している。
図８の例では、メモリセルからデータパッド１７までの距離は、１０２４＋１０２４＝２０４８未満であることが分かる。
なお、プレート１１はプレート１２と左右において鏡面関係にあり、プレート１４はプレート１２と上下において鏡面関係にあり、プレート１３はプレート１２と左右上下に鏡面関係にあるため、プレート１１、１３、１４についても、メモリセルからデータパッド１７までの距離はプレート１２と同様である。
図１０に示した従来の半導体記憶装置においては、データ出力回路（ＤＯＵＴ）３０２から最も遠い位置にあるプレート３００ａとデータ出力回路（ＤＯＵＴ）３０２との間の距離はプレート３００の長辺の３．２５倍であったが、本実施形態に係る半導体記憶装置１００においては、同距離はプレート１１〜１４の一辺の２倍未満に過ぎない。
このように、本実施形態に係る半導体記憶装置１００によれば、従来の半導体記憶装置と比較して、各プレート１１〜１４からデータパッド１７までの距離を飛躍的に短くすることが可能である。
ただし、チップ１０上において配線長を短くすることができても、パッケージ４０（後述）上において配線長が長くなってしまっては、チップ１０上の配線長を短くしたことが無意味になる。
そこで、本実施形態に係る半導体記憶装置１００においては、以下に説明するように、バンク１〜９の３×３の配置形式に対して、ボールグリッドアレイ型のパッケージ４０を組み合わせることにより、チップ１０上の配線長の短縮化の効果を一層高めている。
図９は、本実施形態に係る半導体記憶装置１００の構成を示す図であり、このうち図９（ａ）はチップ１０におけるパッド群６０（データパッド１７及び制御信号用パッド２２を含む）の配置を示す平面図であり、図９（ｂ）はパッケージ４０におけるデータパッド１７用の半田ボール２３及び制御信号用パッド２２用の半田ボール２４の配置を示す平面図であり、図９（ｃ）は半導体記憶装置１００の正面断面図である。
先ず、図９（ｃ）に示すように、半導体記憶装置１００は、上記において説明したチップ１０と、該チップ１０と重ね合わせて配置されるパッケージ（基板）４０と、を備えて構成されている。
次に、図９（ａ）に示すように、データパッド１７が各バンク１〜９のほぼ中央において一列に配列されていることは、上記において説明した通りである。
更に、各バンク１〜９には、制御信号用パッド２２が設けられている。この制御信号用パッド２２は、データパッド１７の上側及び下側に連なるように配置されている。
従って、制御信号用パッド２２及びデータパッド１７からなるパッド群６０は、各バンク１〜９のほぼ中央において一列に設けられている。
また、図９（ｂ）に示すように、パッケージ４０には、バンク１〜９の各々におけるデータパッド（データ入出力用パッド）１７とそれぞれ電気的に接続される半田ボール（外部端子）２３と、バンク１〜９の各々における制御信号用パッド２２とそれぞれ電気的に接続される半田ボール２４と、が設けられている。
ここで、バンク１のデータパッド１７及び制御信号用パッド２２と接続される半田ボール２３、２４は、パッケージ４０の裏面４０ａにおいてバンク１と重なり合う位置となるボールエリア２５内に配置されている。同様に、バンク２〜９に対応する半田ボール２３，２４は、それぞれパッケージ４０においてバンク２〜９と重なり合う位置となるボールエリア２６〜３３内に配置されている。
つまり、各バンク１〜９毎に、対応する半田ボール２３，２４が近傍に配置されている。なお、本実施形態の場合、各バンク１〜９毎に４つのデータパッド１７が設けられているため、各バンク１〜９毎に４個ずつの半田ボール２３が対応している。
よって、本実施形態に係る半導体記憶装置１００においては、各バンク１〜９の各々について、個別、且つ、最短の経路を介してチップ１０の外部との間でのデータ入出力が可能に構成されている。
なお、図９（ｃ）に示すように、チップ１０は、半田ボール２３，２４が配列されている表面４０ａとは反対側の面４０ｂにおいて、パッケージ４０上に搭載されている。
更に、パッケージ４０上に搭載されたチップ１０は樹脂５０により被覆されている。
なお、各ボールエリア２６〜３３は、３行３列に配置されているため、各ボールエリア２６〜３３内の半田ボール２３，２４を信号ピン群と表現すれば、３行３列に配置された複数の信号ピン群が半導体パッケージ４０の裏面に設けられていることになる。
以上のような実施形態に係る半導体記憶装置１００によれば、バンク１〜９の各々は、複数個のプレート１１〜１４と、複数のデータバス１６ａ〜１６ｄと、を備え、これら複数のデータバス１６ａ〜１６ｂを介して各プレート１１〜１４に対するデータ入出力を行うように構成されているので、従来の半導体記憶装置と比較して、短い距離のデータ入出力経路を介してデータを入出力することができ、ひいては、高速データ伝送を実現することが可能になる。
つまり、従来の半導体記憶装置の場合には、１本のデータ入出力経路を共通的に用いて複数のプレート３００ａ〜３００ｄに対するデータ入出力を行っていたのに対し、本実施形態では、複数のデータバス１６ａ〜１６ｄを使用して複数のプレート１１〜１４に対するデータ入出力を行うことができるため、個々のプレート１１〜１４に対するデータ入出力経路を従来よりも短縮することができ、高速データ伝送が可能となるのである。
更に、実施形態に係る半導体記憶装置１００によれば、データ系パスの高速化と、データビット数の柔軟な切り替えを可能にすることができる。
つまり、データパス系において高周波動作を実現しつつタイミングばらつき排除が可能になる。例えば、従来例では、×１８と×３６の切り替えではバス長が大幅に変化し高周波性能が大きく変わり、又、×９ではチップ左右のデータ数（一方から４ビット入出力され他方から５ビット入出力する）が異なるので、一部のデータを左右間にわたり転送する必要があり、これによりバス長が伸び、データ間の特性ばらつきを発生させるが、本実施形態の場合には、そのような問題を解決できる。
また、実施形態に係る半導体記憶装置１００によれば、パリティ付、つまり９ビットのデータ構成にしてエラー検出感度を高くしてシステムの信頼性を確保し、また、×９、×１８、×３６などの製品の要求システムに合わせてデータビット数の切り替えが可能となる。
よって、機能の高度化及び記憶容量の大規模化に適した半導体記憶装置１００を提供することができる。
加えて、パッケージ４０には、バンク１〜９の各々におけるデータパッド１７とそれぞれ電気的に接続される半田ボール２３が設けられているとともに、各バンク１〜９毎に、対応する半田ボール２３が近傍に配置されているので、各バンク１〜９の各々について、個別、且つ、最短の経路を介してチップ１０の外部との間でのデータ入出力が可能となり、より一層の高速データ伝送を実現することが可能になる。
また、図６に示すように、×８ｂ４及び×９ｂ４のときには、１つのプレート１１のみを活性にすればよく、従来の半導体記憶装置と比べて活性化するプレートを減らすことができるので、消費電力を低減することができる。
なお、上述の実施形態においては、メモリセルアレイは、３×３のマトリクス状に配置されたバンク１〜９を備えているが、バンクの数は３×３には限定されない。例えば、９×９、２７×２７その他の３N×３N（Ｎは２以上の正の整数）のマトリクス状に配置することが可能である。
また、上述の実施形態においては、各バンク１〜９は２×２のマトリクス状に配置されたプレート１１〜１４を備えているが、プレートの数は２×２には限定されない。例えば、４×４、８×８その他の２Ｍ×２Ｍ（Ｍは２以上の正の整数）のマトリクス状に配置することが可能である。
また、上述の実施形態においては、バンク１〜９の各々は相互に等しい面積に設定されているが、各バンク１〜９の面積は相互に異なるものであってもよい。
同様に、上述の実施形態においては、プレート１１〜１４の各々は相互に等しい面積に設定されているが、各プレート１１〜１４の面積は相互に異なるものであってもよい。
また、上述の実施形態においては、バースト長が４までの例を挙げて説明したが、それ以上でも対応可能である。例えば、×３６ｂ８（バースト長が８）の場合には、図４において、以下の２点が変更になる。
１点目は、バースト信号Ｂ１、Ｂ２が供給されるセレクタには、バースト信号Ｂ１，Ｂ２，Ｂ３，Ｂ４が供給され、バースト信号Ｂ３，Ｂ４が供給されるセレクタには、バースト信号（バースト長信号）Ｂ５、Ｂ６、Ｂ７、Ｂ８が供給される点である。２点目は、一つのセレクタに接続される副データバスの数が２本から４本になる点である。
また、上述の実施形態においては、×３６までの構成例を示したが、それ以上の構成でも対応可能である。
例えば、×５４ｂ４のときは、図４において、以下の点が変更になる。
すなわち、プレートが４個から６個になり、データバスが４本から６本になる。
ここで、追加した２つのプレートのうちの一方のプレートはプレート１１、１２と同様の構成（つまり、４本の副データバスを備え、２つのセレクタが付随している）を有し、該一方のプレートの二つのセレクタは追加した２つのデータバスに対応して接続される。
また、追加した２つのプレートのうちの他方のプレートはプレート１３，１４と同様の構成を有し、該他方のプレートの２つのセレクタは追加した２つのデータバスに対応して接続される。
要するに、図４のプレート１２、１４と同じものがその右側に二つ追加され、それらが追加された２つのデータバスに接続される。
半導体記憶装置が備えるチップにおけるバンクのレイアウトの例を示す平面図である。 バンクにおけるプレート及び周辺回路のレイアウトの例を示す平面図である。 状態に応じたバンク及びプレートの使用状況の例を示す平面図である。 ×３６ｂ４のときの各バンクにおける動作を説明するための平面図である。 ×１８ｂ４のときの各バンクにおける動作を説明するための平面図である。 ×９ｂ４のときの各バンクにおける動作を説明するための平面図である。 個々のプレート及びその周辺回路を示す平面図である。 個々のプレートにおけるデータの入出力経路の長さを説明するための平面図である。 半導体記憶装置の構成を示す図であり、このうち（ａ）はチップにおけるパッドの配置を示す図、（ｂ）はパッケージにおける半田ボールの配置を示す図、（ｃ）は半導体記憶装置の正面断面図である。 従来の半導体記憶装置における個々のプレートにおけるデータの入出力経路の長さを説明するための平面図である。 従来の半導体記憶装置の状態に応じたプレートの使用状況を示す平面図である。
符号の説明
１〜９ バンク（メモリバンク）
１１〜１４ メモリプレート（プレート）
１０ チップ
１６ａ〜１６ｄ データバス（データ入出力経路、データ配線）
１７ データパッド（データ入出力用パッド）
１８ａ〜１８ｄ 副データバス（副データ配線）
１９ａ セレクタ（第１のセレクタ）
１９ｂ セレクタ（第１のセレクタ）
２３ 半田ボール（外部端子）
３０ データ入出力回路
４０ パッケージ（基板）
１００ 半導体記憶装置
Ｂ１、Ｂ２、Ｂ３、Ｂ４ バースト信号（バースト長信号）

Claims (12)

  1. メモリセルアレイを有するチップを備える半導体記憶装置において、
    前記メモリセルアレイは、３N×３N（Ｎは１以上の正の整数）のマトリクス状に配置された９N個のメモリバンクを備え、
    前記メモリバンクの各々は、複数個のメモリプレートと、複数のデータ入出力経路と、を備え、これら複数のデータ入出力経路を介して各メモリプレートに対するデータ入出力を行うように構成されていることを特徴とする半導体記憶装置。
  2. 前記メモリバンクの各々は、２Ｍ×２Ｍ（Ｍは２以上の正の整数）のマトリクス状に配置された４Ｍ2個の前記メモリプレートを備えて構成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 各メモリバンクにおける各メモリプレートの活性化状態を、
    全てのメモリプレートを活性化して該全てのサブブロックに対するデータ入出力が可能な状態と、
    半数のメモリプレートを活性化して該半数のサブブロックに対するデータ入出力が可能な状態と、
    全数の１／４のメモリプレートを活性化して該１／４のメモリプレートに対するデータ入出力が可能な状態と、
    の何れかに変更可能に構成されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 各メモリバンクにおける各メモリプレートの活性化状態を、
    全てのメモリバンクにおいて、それぞれ全てのメモリプレートを活性化して該全てのサブブロックに対するデータ入出力が可能な状態と、
    全てのメモリバンクにおいて、それぞれ半数のメモリプレートを活性化して該半数のサブブロックに対するデータ入出力が可能な状態と、
    全てのメモリバンクにおいて、それぞれ全数の１／４のメモリプレートを活性化して該１／４のメモリプレートに対するデータ入出力が可能な状態と、
    （８×９N-1）個のメモリバンクにおいて、それぞれ全数の１／４のサブブロックを活性化して該１／４のメモリプレートに対するデータ入出力が可能な状態と、
    の何れかに変更可能に構成されていることを特徴とする請求項２に記載の半導体記憶装置。
  5. 前記チップと重ね合わせて配置される基板を更に備え、
    前記基板には、前記メモリバンクの各々におけるデータ入出力用パッドとそれぞれ電気的に接続される外部端子が設けられているとともに、各メモリバンク毎に、対応する外部端子が近傍に配置されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. ３行３列のマトリクス状に配置された９個のメモリバンクと、
    複数のデータ入出力回路と、
    各メモリバンクと対応するデータ入出回路とを接続するデータ配線とを備え、
    各データ配線は、対応するメモリバンク内で完結した状態に配置され、対応するメモリバンクのみに使用されることを特徴とする半導体記憶装置。
  7. 各メモリバンクは、複数のメモリプレートを有し、各自独自に活性化が可能であることを特徴とする請求項６に記載の半導体記憶装置。
  8. 各メモリバンクは複数の前記データ配線を備え、
    当該半導体記憶装置は、
    前記メモリプレートと複数のデータ配線のうちの接続対象となるデータ配線との接続の切り替えを、バースト長信号に応じて行う第１のセレクタを備えることを特徴とする請求項７に記載の半導体記憶装置。
  9. 各メモリプレートは複数の副データ配線を有し、
    当該半導体記憶装置は、
    前記副データ配線を入出力ビット数に応じて前記複数のデータ配線のうちの何れかに選択的に接続する第２のセレクタと、
    前記第１のセレクタに供給するバースト長信号を入出力ビット数に応じて決定する第３のセレクタと、
    を備え、
    前記第１のセレクタは、前記第３のセレクタから供給されるバースト長信号に応じて、前記複数の副データ配線のうちの何れかとデータ配線との接続の切り替えを行うことを特徴とする請求項８に記載の半導体記憶装置。
  10. ３行３列に配置された複数の信号ピン群が半導体パッケージの裏面に設けられていることを特徴とする請求項６乃至９のいずれか一項に記載の半導体記憶装置。
  11. 複数のメモリバンクと、
    複数のデータ入出回路と、
    各メモリバンクと対応するデータ入出回路とを接続するデータ配線とを備え、
    各データ配線は、対応するメモリバンクのみに使用されることを特徴とする半導体記憶装置。
  12. パリティービットを含むデータを取り扱う半導体記憶装置において、
    ３行３列のマトリクス状に配置された９個のメモリバンクを備え、
    前記パリティービットを含む一つのデータは前記９個のメモリバンクに分けて書込み及び前記９個のメモリバンクから読み出しされることを特徴とする半導体記憶装置。

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